JP2735238B2 - 無停電電源装置の制御方式 - Google Patents
無停電電源装置の制御方式Info
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- JP2735238B2 JP2735238B2 JP63222391A JP22239188A JP2735238B2 JP 2735238 B2 JP2735238 B2 JP 2735238B2 JP 63222391 A JP63222391 A JP 63222391A JP 22239188 A JP22239188 A JP 22239188A JP 2735238 B2 JP2735238 B2 JP 2735238B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、無停電電源装置の制御方式に係り、特に無
停電電源装置の交流出力電圧波形を高速制御するのに好
適な無停電電源装置の制御方式に関する。
停電電源装置の交流出力電圧波形を高速制御するのに好
適な無停電電源装置の制御方式に関する。
計算機や医療機器等においては、停電時のトラブルを
回避するため、直流電力を交流電力に変換するインバー
タを用いた無停電電源装置が利用されている。
回避するため、直流電力を交流電力に変換するインバー
タを用いた無停電電源装置が利用されている。
しかし、上記の計算機や医療機器等は一般に非線形の
インピーダンス特性をもつ負荷であり、無停電電源装置
の交流出力電圧波形に歪みを生じさせる。また、負荷の
急変により交流出力電圧の低下が生じることもある。
インピーダンス特性をもつ負荷であり、無停電電源装置
の交流出力電圧波形に歪みを生じさせる。また、負荷の
急変により交流出力電圧の低下が生じることもある。
このような波形歪みや電圧低下は計算機の誤動作やダ
ウンを引き起こす要因にもなるため、波形歪みや電圧低
下を効果的に抑制する交流出力電圧波形の高速制御が検
討されている。
ウンを引き起こす要因にもなるため、波形歪みや電圧低
下を効果的に抑制する交流出力電圧波形の高速制御が検
討されている。
交流出力電圧波形の高速制御方式としては、「正弦波
インバータの高速電流電圧制御方式」（第68回パワーエ
レクトロニクス研究会資料（昭和61年））に述べられて
いるように、デツドビート制御（有限整定制御）が有効
であるが、上記文献にも述べられているように、デツド
ビート制御特性を実現するには、制御回路に用いる演算
処理手段の演算処理時間に起因する時間遅れ、また制御
量を取り込む検出回路の応答遅れに起因する時間遅れ等
を補償する必要があり、安定した制御系を構築するのは
困難である。
インバータの高速電流電圧制御方式」（第68回パワーエ
レクトロニクス研究会資料（昭和61年））に述べられて
いるように、デツドビート制御（有限整定制御）が有効
であるが、上記文献にも述べられているように、デツド
ビート制御特性を実現するには、制御回路に用いる演算
処理手段の演算処理時間に起因する時間遅れ、また制御
量を取り込む検出回路の応答遅れに起因する時間遅れ等
を補償する必要があり、安定した制御系を構築するのは
困難である。
上記従来技術により無停電電源装置の交流出力電圧波
形を制御する場合、制御回路に用いる演算処理手段の演
算処理時間に起因する時間遅れ、また制御量を取り込む
検出回路の応答遅れに起因する時間遅れ等の影響を補償
した上で交流出力電圧波形の高速制御を行なう必要があ
り、時間遅れの影響を受けやすいデツドビート制御（有
限整定制御）等を適用した高速応答の制御系の実現が困
難であつた。
形を制御する場合、制御回路に用いる演算処理手段の演
算処理時間に起因する時間遅れ、また制御量を取り込む
検出回路の応答遅れに起因する時間遅れ等の影響を補償
した上で交流出力電圧波形の高速制御を行なう必要があ
り、時間遅れの影響を受けやすいデツドビート制御（有
限整定制御）等を適用した高速応答の制御系の実現が困
難であつた。
本発明の目的は、時間遅れの影響を回避して無停電電
源装置の交流出力電圧波形を高速制御できる無停電電源
装置の制御方式を提供することにある。
源装置の交流出力電圧波形を高速制御できる無停電電源
装置の制御方式を提供することにある。
上記目的は、インバータ及び出力フイルタから成る無
停電電源装置の主回路部の動特性を模擬する数式モデル
を制御回路内を設け、その数式モデルを時間遅れなしで
制御する制御関数を制御回路内に作成し、制御関数の出
力すなわち、数式モデルの操作量をインバータの操作量
としても使用し、数式モデルと同時にインバータを動作
させ、さらに数式モデルの出力波形と出力フイルタの出
力電圧波形との誤差が小さくなるようにインバータの操
作量を補正する補正ループを設けることにより、達成さ
れる。
停電電源装置の主回路部の動特性を模擬する数式モデル
を制御回路内を設け、その数式モデルを時間遅れなしで
制御する制御関数を制御回路内に作成し、制御関数の出
力すなわち、数式モデルの操作量をインバータの操作量
としても使用し、数式モデルと同時にインバータを動作
させ、さらに数式モデルの出力波形と出力フイルタの出
力電圧波形との誤差が小さくなるようにインバータの操
作量を補正する補正ループを設けることにより、達成さ
れる。
制御回路内の制御関数は数式モデルを閉ループ制御す
る。したがつて、制御関数における制御定数は、演算処
理手段の演算処理時間に起因する時間遅れ、また検出回
路の応答遅れに起因する時間遅れ等を考慮せずに決定す
ることができる。
る。したがつて、制御関数における制御定数は、演算処
理手段の演算処理時間に起因する時間遅れ、また検出回
路の応答遅れに起因する時間遅れ等を考慮せずに決定す
ることができる。
以下、本発明の一実施例を第１図，第２図，第３図，
第４図，第５図，第６図，第７図，第８図，第９図、及
び第10図により説明する。
第４図，第５図，第６図，第７図，第８図，第９図、及
び第10図により説明する。
第１図は、本実施例の全体構成を示しており、第１図
における主回路部は、ゲートパルスg1,g2,g3、及びg4に
よつて駆動され直流電圧源１の直流電圧Edを交流電圧VI
に変換するインバータ回路２、及びインバータ出力電圧
VIの高調波成分を除去し滑らかな交流出力電圧VCとする
ための出力フイルタ３から成つている。また、第１図の
制御回路部は、インバータ回路２を駆動するためのゲー
トパルスg1,g2,g3、及びg4をゲート指令信号Ｇの値に応
じて作成するゲートロジツク回路4,パルス幅指令信号Ｄ
の値に応じてゲート指令信号Ｇを作成するパルス幅制御
回路５、及び交流出力電圧指令Vrの大きさに応じてパル
ス幅指令信号Ｄを算出する演算処理回路６から成つてい
る。演算処理回路６における演算処理内容をブロツク図
で表わすと、図に示すように、パルス幅制御回路5,ゲー
トロジツク回路4,インバータ回路２、及び出力フイルタ
３を合成した制御対象部分の動特性を模擬する数式モデ
ル８、及び出力フイルタ３におけるリアクトルＬの電流
IL,コンデンサＣの電圧VCにそれぞれ対応する数式モデ
ルの出力信号Im,Vmと交流出力電圧指令Vrとから、数式
モデルの出力信号Vmを交流出力電圧指令Vrに一致させる
ための操作量Dmを作成する制御関数７から成つている。
演算処理回路６における演算処理は、パルス幅制御回路
が周期的に発生する割込みパルスＰにより繰り返し行な
われ、制御関数７の出力信号Dmがパルス幅指令信号Ｄと
して出力される。
における主回路部は、ゲートパルスg1,g2,g3、及びg4に
よつて駆動され直流電圧源１の直流電圧Edを交流電圧VI
に変換するインバータ回路２、及びインバータ出力電圧
VIの高調波成分を除去し滑らかな交流出力電圧VCとする
ための出力フイルタ３から成つている。また、第１図の
制御回路部は、インバータ回路２を駆動するためのゲー
トパルスg1,g2,g3、及びg4をゲート指令信号Ｇの値に応
じて作成するゲートロジツク回路4,パルス幅指令信号Ｄ
の値に応じてゲート指令信号Ｇを作成するパルス幅制御
回路５、及び交流出力電圧指令Vrの大きさに応じてパル
ス幅指令信号Ｄを算出する演算処理回路６から成つてい
る。演算処理回路６における演算処理内容をブロツク図
で表わすと、図に示すように、パルス幅制御回路5,ゲー
トロジツク回路4,インバータ回路２、及び出力フイルタ
３を合成した制御対象部分の動特性を模擬する数式モデ
ル８、及び出力フイルタ３におけるリアクトルＬの電流
IL,コンデンサＣの電圧VCにそれぞれ対応する数式モデ
ルの出力信号Im,Vmと交流出力電圧指令Vrとから、数式
モデルの出力信号Vmを交流出力電圧指令Vrに一致させる
ための操作量Dmを作成する制御関数７から成つている。
演算処理回路６における演算処理は、パルス幅制御回路
が周期的に発生する割込みパルスＰにより繰り返し行な
われ、制御関数７の出力信号Dmがパルス幅指令信号Ｄと
して出力される。
次に、第１図の実施例について動作説明を行なう。
第２図は、パルス幅制御回路５の詳細を示すブロツク
図であり、比較器9,10,スイツチ11,12,信号反転回路14,
15、及び発振回路16から成つている。第２図の回路で
は、まずパルス幅指令信号Ｄの値の正負の判定を比較器
９で行なう。Ｄの値が正の場合、比較器９の出力信号が
Ｈ（High Level）となり、スイツチ11はａ側に接続され
る。すなわちDS＝Ｄとなる。また、Ｄの値が負の場合、
比較器９の出力信号がＬ（Low Level）となり、スイツ
チ11はｂ側に接続され、このときスイツチ11の出力とし
て信号Ｄを反転回路14で反転した信号が得られる。すな
わちDS＝−Ｄとなる。したがつて信号DSは信号Ｄの絶対
値となる。次に、コンパレータ10は、発振回路16が出力
する三角波信号STと信号DSの大きさを比較し、DS＞STの
とき信号GCをＨ（High Level）とし、DS≦STのとき信号
GCを０とする。スイツチ12はスイツチ11と同様、比較器
９の出力信号がＨ（High Level）のとき、ａ側に接続さ
れ、Ｇ＝GCとする。また、比較器９の出力信号がＬ（Lo
w Level）のときス４イツチ12はｂ側に接続され、この
とき、信号GCは、反転回路15で反転され、Ｇ＝−GCとな
る。
図であり、比較器9,10,スイツチ11,12,信号反転回路14,
15、及び発振回路16から成つている。第２図の回路で
は、まずパルス幅指令信号Ｄの値の正負の判定を比較器
９で行なう。Ｄの値が正の場合、比較器９の出力信号が
Ｈ（High Level）となり、スイツチ11はａ側に接続され
る。すなわちDS＝Ｄとなる。また、Ｄの値が負の場合、
比較器９の出力信号がＬ（Low Level）となり、スイツ
チ11はｂ側に接続され、このときスイツチ11の出力とし
て信号Ｄを反転回路14で反転した信号が得られる。すな
わちDS＝−Ｄとなる。したがつて信号DSは信号Ｄの絶対
値となる。次に、コンパレータ10は、発振回路16が出力
する三角波信号STと信号DSの大きさを比較し、DS＞STの
とき信号GCをＨ（High Level）とし、DS≦STのとき信号
GCを０とする。スイツチ12はスイツチ11と同様、比較器
９の出力信号がＨ（High Level）のとき、ａ側に接続さ
れ、Ｇ＝GCとする。また、比較器９の出力信号がＬ（Lo
w Level）のときス４イツチ12はｂ側に接続され、この
とき、信号GCは、反転回路15で反転され、Ｇ＝−GCとな
る。
また、発振回路16は三角波信号STと共に信号STに同期
した割込みパルスＰを発生する。
した割込みパルスＰを発生する。
第３図は、ゲートロジツク回路４の詳細であり、スイ
ツチ13、及びOR回路17,18で構成される。第３図におけ
るスイツチ13は、信号のＧの大きさに応じて、Ｇ＞０の
とき端子ａに、Ｇ＝０のとき端子ｂに、またＧ＜０のと
き端子ｃに接続される。したがつて、Ｇ＞０のとき、g1
＝g4＝VG（VGはインバータのゲートを駆動するための電
圧源）、g2＝g3＝0,G＝０のとき、g1＝g3＝VG,g2＝g4＝
０、またＧ＜０のとき、g1＝g4＝0,g2＝g3＝VGとなる。
ツチ13、及びOR回路17,18で構成される。第３図におけ
るスイツチ13は、信号のＧの大きさに応じて、Ｇ＞０の
とき端子ａに、Ｇ＝０のとき端子ｂに、またＧ＜０のと
き端子ｃに接続される。したがつて、Ｇ＞０のとき、g1
＝g4＝VG（VGはインバータのゲートを駆動するための電
圧源）、g2＝g3＝0,G＝０のとき、g1＝g3＝VG,g2＝g4＝
０、またＧ＜０のとき、g1＝g4＝0,g2＝g3＝VGとなる。
第４図は、インバータ回路２の一例であり、トランジ
スタ19,20,21,22,ダイオード23,24,25,26から成つてお
り、各トランジスタは、それぞれゲートパルスg1,g2,
g3,g4により駆動される。
スタ19,20,21,22,ダイオード23,24,25,26から成つてお
り、各トランジスタは、それぞれゲートパルスg1,g2,
g3,g4により駆動される。
第１図の実施例の動作波形を第５図に示す。
第５図（１）の波形は、パルス幅制御回路５が発生す
る周期Ｔ（Ｓ）の割込みパルスＰの波形である。演算処
理回路６は、割込みパルスＰの立上りで起動し、演算処
理を行ないパルス幅制御指令Ｄを決定する。演算処理時
間を第５図（２）に示すパルス波形で表わすと、パルス
の立下がり時点が演算処理終了時点を表わしているの
で、パルス幅制御指令Ｄの波形は、第５図（２）のパル
ス波形の立下がり時点に同期して階段状に変動する。従
つて、例えば、波形Ｄが第５図（３）のようになつた場
合、第２図における信号DSが第４図に実線で示す波形の
ように求まる。このとき、三角波信号STの波形が第５図
（４）の波線で示すように与えられると、第２図におけ
る信号GC、及びＧがそれぞれ第５図（５），（６）の波
形のように求まる。したがつて、第３図の回路により、
ゲートパルスg1,g2,g3、及びg4が、それぞれ第５図
（７），（８），（９）、及び（10）のように求まる。
このとき、インバータ回路２の出力電圧VIは、第５図
（11）の実線で示す波形となる。出力電圧VIは出力フイ
ルタ３高調波成分が除去され第５図（11）における波線
で示す波形のようになる。
る周期Ｔ（Ｓ）の割込みパルスＰの波形である。演算処
理回路６は、割込みパルスＰの立上りで起動し、演算処
理を行ないパルス幅制御指令Ｄを決定する。演算処理時
間を第５図（２）に示すパルス波形で表わすと、パルス
の立下がり時点が演算処理終了時点を表わしているの
で、パルス幅制御指令Ｄの波形は、第５図（２）のパル
ス波形の立下がり時点に同期して階段状に変動する。従
つて、例えば、波形Ｄが第５図（３）のようになつた場
合、第２図における信号DSが第４図に実線で示す波形の
ように求まる。このとき、三角波信号STの波形が第５図
（４）の波線で示すように与えられると、第２図におけ
る信号GC、及びＧがそれぞれ第５図（５），（６）の波
形のように求まる。したがつて、第３図の回路により、
ゲートパルスg1,g2,g3、及びg4が、それぞれ第５図
（７），（８），（９）、及び（10）のように求まる。
このとき、インバータ回路２の出力電圧VIは、第５図
（11）の実線で示す波形となる。出力電圧VIは出力フイ
ルタ３高調波成分が除去され第５図（11）における波線
で示す波形のようになる。
第６図は、演算処理回路６によつて周期的に行なわれ
る演算処理内容をフロー図で示しており、交流出力電圧
指令Vrの取り込み，制御関数の演算処理，数式モデルの
演算処理、及びパルス幅制御指令Ｄの出力を行なう処理
ブロツクから成つている。
る演算処理内容をフロー図で示しており、交流出力電圧
指令Vrの取り込み，制御関数の演算処理，数式モデルの
演算処理、及びパルス幅制御指令Ｄの出力を行なう処理
ブロツクから成つている。
次に演算処理で扱う数式モデルについて説明する。第
１図のインバータ２の入出力利得をＫとおくと、次の微
分方程式が成り立つ。
１図のインバータ２の入出力利得をＫとおくと、次の微
分方程式が成り立つ。
ここで、割り込みパルスＰの周期をＴとし、時間ｔ＝
nT（n:整数）におけるVC,IL,Dの値をそれぞれ（VC）n,
（Iin）n,（Ｄ）ｎとおくと、近似的に次の差分方程式
が求まる。
nT（n:整数）におけるVC,IL,Dの値をそれぞれ（VC）n,
（Iin）n,（Ｄ）ｎとおくと、近似的に次の差分方程式
が求まる。
ここでＺはラプラス変換における時間要素eTSを表わ
している。
している。
（４）式をブロツク図で表わすと、第７図のようにな
る。また、制御関数７は一般に次式で表わされる。
る。また、制御関数７は一般に次式で表わされる。
Dm＝α1Vr＋α2Vm＋α3Im …（５） したがつて、（５）式をブロツク図で表わすと、第８
図のようになる。
図のようになる。
第１図における、制御関数７と数式モデル８からなる
閉ループ系の応答特性は（５）式における制御定数α1,
α2,α３の値により決まる。
閉ループ系の応答特性は（５）式における制御定数α1,
α2,α３の値により決まる。
第９図に、制御関数７と数式モデルから成る閉ループ
系の応答特性を示す。
系の応答特性を示す。
出力電圧指令Vrが図の一点鎖線のようにステツプ状に
変化した場合、Vmの応答は一般に第９図の波線のように
なるが、（３）式のような差分程式で与えられた制御対
象の場合、実線のように有限時間で整定する応答特性を
実現できる。このときの整定時間は、閉ループ系がｎ次
系の場合、nT時間となるが、本実施例では、２次系なの
で2T時間で整定する。このような高速応答の制御特性
は、閉ループ系に演算処理回路の演算処理時間による時
間遅れなどがあると実現できない。ところが本実施例に
おける閉ループ系は、演算処理回路６により演算処理に
含まれており、理想的な系を自由に構築できる。したが
つて、上記の高速応答の制御特性が実現できる。本実施
例では、数式モデルの操作量Dmを、そのまま実際の制御
対象の操作量Ｄとして用いているので、出力フイルタの
電圧VCは、第10図に示すように時間Ｔだけ遅れてVmに追
従する。したがつて、結果的にVCが制御される。
変化した場合、Vmの応答は一般に第９図の波線のように
なるが、（３）式のような差分程式で与えられた制御対
象の場合、実線のように有限時間で整定する応答特性を
実現できる。このときの整定時間は、閉ループ系がｎ次
系の場合、nT時間となるが、本実施例では、２次系なの
で2T時間で整定する。このような高速応答の制御特性
は、閉ループ系に演算処理回路の演算処理時間による時
間遅れなどがあると実現できない。ところが本実施例に
おける閉ループ系は、演算処理回路６により演算処理に
含まれており、理想的な系を自由に構築できる。したが
つて、上記の高速応答の制御特性が実現できる。本実施
例では、数式モデルの操作量Dmを、そのまま実際の制御
対象の操作量Ｄとして用いているので、出力フイルタの
電圧VCは、第10図に示すように時間Ｔだけ遅れてVmに追
従する。したがつて、結果的にVCが制御される。
第11図，第12図，第13図により本発明の他の実施例を
示す。
示す。
第１図においては、数式モデル８を精度良く作成して
も、モデルの出力Vmと出力フイルタの電圧VCの間には誤
差が生じる。
も、モデルの出力Vmと出力フイルタの電圧VCの間には誤
差が生じる。
本実施例は、上記誤差を補正するための補正ループを
設けたものであり、補正ループは、第11図における電流
検出器27,電圧検出器29、及び補正関数30から成つてい
る。また、この場合、演算処理回路６における演算処理
フローも第12図に示すように、第６図のフロー図に補正
関数の演算処理ブロツクを追加したものとなる。
設けたものであり、補正ループは、第11図における電流
検出器27,電圧検出器29、及び補正関数30から成つてい
る。また、この場合、演算処理回路６における演算処理
フローも第12図に示すように、第６図のフロー図に補正
関数の演算処理ブロツクを追加したものとなる。
補正関数は、次式で与えられ、そのブロツク図は第13
図のようになる。
図のようになる。
（６）式における制御定数β1,β2,β３は補正ループ
を安定化するように決定する。
を安定化するように決定する。
本実施例では、出力電圧VCを精度良く制御できる。
第14図は、負荷31の特性によつて変動する出力電流I
outにより出力電圧VCの波形が歪むのを抑制するため、
数式モデルが出力電流Ioutの変動の影響を受けるように
電流検出回路28を介して得た電流Ioutの影響も考慮した
数式モデルとし、制御関数も、Ioutについての演算を行
なうようにした。
outにより出力電圧VCの波形が歪むのを抑制するため、
数式モデルが出力電流Ioutの変動の影響を受けるように
電流検出回路28を介して得た電流Ioutの影響も考慮した
数式モデルとし、制御関数も、Ioutについての演算を行
なうようにした。
この場合、数式モデルを表わす式は次のようになる。
また、制御関数は次式となる。
Dm＝α1V2＋α2Vm＋α3Im＋α4Iout …（８） （７），（８）式は、ブロツク図で表わすと、それぞ
れ第15図，第16図となる。
れ第15図，第16図となる。
本実施例では、パルス幅制御信号ＤがIoutの変動も考
慮して算出されるので、出力電流Ioutの変動による出力
電圧VCの波形歪みを効果的に抑制できる。
慮して算出されるので、出力電流Ioutの変動による出力
電圧VCの波形歪みを効果的に抑制できる。
制御に必要な信号を検出する方式として以下の変形が
可能である。すなわち、出力フイルタのコンデンサ電流
を で表わすことができるので、 が成立する。
可能である。すなわち、出力フイルタのコンデンサ電流
を で表わすことができるので、 が成立する。
このことから、検出信号を１つ少なくすることができ
る。第17図、及び第18図は微分回路32,33を用いて、２
つの検出信号から３つの信号を得ている。すなわち、第
17図では、 の関係を用いており、また、第18図では の関係を用いている。
る。第17図、及び第18図は微分回路32,33を用いて、２
つの検出信号から３つの信号を得ている。すなわち、第
17図では、 の関係を用いており、また、第18図では の関係を用いている。
本発明によれば、演算処理手段の演算処理時間に起因
する時間遅れ、また検出回路の応答遅れに起因する時間
遅れの影響を回避して無停電電源装置の交流出力電圧波
形を制御する制御系の制御定数を決定することができる
ので、安定かつ高速の交流出力電圧波形制御系を実現で
きる。
する時間遅れ、また検出回路の応答遅れに起因する時間
遅れの影響を回避して無停電電源装置の交流出力電圧波
形を制御する制御系の制御定数を決定することができる
ので、安定かつ高速の交流出力電圧波形制御系を実現で
きる。
第１図は本発明の一実施例の全体構成図、第２図はパル
ス幅制御回路の詳細を示すブロツク図、第３図はゲート
ロジツク回路の詳細図、第４図はインバータ回路の一例
を示す図、第５図は動作波形図、第６図は演算処理内容
のフロー図、第７図は式（４）のブロツク図、第８図は
式（５）のブロツク図、第９図は制御関数７と数式モデ
ルからなる閉ループ系の応答特性を示す図、第10図は出
力フイルタ10の電圧特性図、第11図ないし第18図は他の
実施例を示す図である。 １……直流電圧源、２……インバータ回路、３……出力
フイルタ、４……ゲートロジツク回路、５……パルス幅
制御回路、６……演算処理回路、７……制御関数、８…
…数式モデル、9,10……比較器、11,12,13……スイツ
チ、14,15……信号反転回路、16……発振回路、17,18…
…OR回路、19,20,21,22……トランジスタ、23,24,25,26
……ダイオード、27,28……電流検出回路、29……電圧
検出回路、30……補正関数、31……負荷、32,33……微
分回路。
ス幅制御回路の詳細を示すブロツク図、第３図はゲート
ロジツク回路の詳細図、第４図はインバータ回路の一例
を示す図、第５図は動作波形図、第６図は演算処理内容
のフロー図、第７図は式（４）のブロツク図、第８図は
式（５）のブロツク図、第９図は制御関数７と数式モデ
ルからなる閉ループ系の応答特性を示す図、第10図は出
力フイルタ10の電圧特性図、第11図ないし第18図は他の
実施例を示す図である。 １……直流電圧源、２……インバータ回路、３……出力
フイルタ、４……ゲートロジツク回路、５……パルス幅
制御回路、６……演算処理回路、７……制御関数、８…
…数式モデル、9,10……比較器、11,12,13……スイツ
チ、14,15……信号反転回路、16……発振回路、17,18…
…OR回路、19,20,21,22……トランジスタ、23,24,25,26
……ダイオード、27,28……電流検出回路、29……電圧
検出回路、30……補正関数、31……負荷、32,33……微
分回路。
Claims (2)
- 【請求項１】直流電力を交流電力に変換するインバータ
とインバータの交流出力電圧波形を滑らかにする出力フ
イルタを基本構成要素とする無停電電源装置のインバー
タの交流出力電圧波形を操作する第１の操作量を調節し
出力フイルタの出力電圧波形が交流電圧波形指令値に一
致するようにする無停電電源装置の制御方式において、 前記インバータと前記出力フイルタから成る回路の動特
性を模擬する数式変化されたモデル、及びこのモデルの
出力電圧波形を操作する第２の操作量を調節して前記モ
デルの出力電圧波形が該交流電圧波形指令値に一致する
ようにする制御関数を設け、この制御関数の出力を前記
第２の操作量として用いると共に前記第１の操作量とし
ても用いることを特徴とする無停電電源装置の制御方
式。 - 【請求項２】特許請求の範囲第１項の無停電電源装置の
制御方式において、 前記出力フイルタの出力電圧波形と前記モデルの出力電
圧波形との誤差を小さくするように、前記第１の操作量
を補正する制御ループを設けたことを特徴とする無停電
電源装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222391A JP2735238B2 (ja) | 1988-09-07 | 1988-09-07 | 無停電電源装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222391A JP2735238B2 (ja) | 1988-09-07 | 1988-09-07 | 無停電電源装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0274164A JPH0274164A (ja) | 1990-03-14 |
| JP2735238B2 true JP2735238B2 (ja) | 1998-04-02 |
Family
ID=16781631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222391A Expired - Lifetime JP2735238B2 (ja) | 1988-09-07 | 1988-09-07 | 無停電電源装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735238B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5385317B2 (ja) * | 2011-02-01 | 2014-01-08 | 株式会社日立製作所 | 電力変換装置の制御装置 |
| JP6858725B2 (ja) * | 2018-04-20 | 2021-04-14 | 株式会社京三製作所 | Ｄｃ／ｄｃコンバータ、及びｄｃ／ｄｃコンバータの制御方法 |
-
1988
- 1988-09-07 JP JP63222391A patent/JP2735238B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0274164A (ja) | 1990-03-14 |
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