JP2734731B2 - デルタシグマ変調器 - Google Patents
デルタシグマ変調器Info
- Publication number
- JP2734731B2 JP2734731B2 JP7302590A JP7302590A JP2734731B2 JP 2734731 B2 JP2734731 B2 JP 2734731B2 JP 7302590 A JP7302590 A JP 7302590A JP 7302590 A JP7302590 A JP 7302590A JP 2734731 B2 JP2734731 B2 JP 2734731B2
- Authority
- JP
- Japan
- Prior art keywords
- delta
- signal
- flop
- flip
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/344—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by filtering other than the noise-shaping inherent to delta-sigma modulators, e.g. anti-aliasing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタルオーディオ機器等に使用される
アナログ・ディジタル変換器に応用されるデルタシグマ
変調器に関するものである。
アナログ・ディジタル変換器に応用されるデルタシグマ
変調器に関するものである。
従来の技術 近年、コンパクト・ディスク・プレーヤやディジタル
・オーディオ・テープレコーダにみられるようなディジ
タルオーディオ機器の開発が活発化しており、これに応
じたディジタル技術も発展著しいものがある。このよう
なディジタルオーディオ機器にとってアナログ・ディジ
タル変換器は非常に重要であり、高精度のアナログ・デ
ィジタル変換器の開発が活発に行われている。
・オーディオ・テープレコーダにみられるようなディジ
タルオーディオ機器の開発が活発化しており、これに応
じたディジタル技術も発展著しいものがある。このよう
なディジタルオーディオ機器にとってアナログ・ディジ
タル変換器は非常に重要であり、高精度のアナログ・デ
ィジタル変換器の開発が活発に行われている。
デルタシグマ変調はアナログ・ディジタル変換の一種
であり、一定時間ごとに標本化する際の各標本間の差分
に着目し、この情報を符号化すると共にこの符号化のた
めに生じた量子化誤差を後続の標本により修正していく
ものである。
であり、一定時間ごとに標本化する際の各標本間の差分
に着目し、この情報を符号化すると共にこの符号化のた
めに生じた量子化誤差を後続の標本により修正していく
ものである。
以下、上述したような従来のデルタシグマ変調器につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
第５図は従来のデルタシグマ変調器の構成を示すブロ
ック図、第６図は従来のデルタシグマ変調器の一例を示
す回路図である。
ック図、第６図は従来のデルタシグマ変調器の一例を示
す回路図である。
第５図において、アナログ信号入力端子３より入力さ
れたアナログ信号は第１の積分器４に入力され、積分信
号を出力している。第１の積分器４の出力信号は減算器
５に入力される。減算器５では第１の積分器４の出力と
１標本化周期前に標本化したレベルである第２の積分器
８の出力との差をとり、量子化器６に出力している。量
子化器６では標本化クロック信号入力端子１より入力さ
れた標本化クロック信号の周期で、減算器５の出力信号
レベルと所定のスレッシュホールドとを比較し、その結
果をデルタシグマ変調信号としてデルタシグマ変調信号
出力端子７に出力している。一方、第２の積分器８では
量子化器６の出力であるデルタシグマ変調信号を積分す
ることによって局部復調し、１標本化周期前に標本化し
たレベルを出力している。
れたアナログ信号は第１の積分器４に入力され、積分信
号を出力している。第１の積分器４の出力信号は減算器
５に入力される。減算器５では第１の積分器４の出力と
１標本化周期前に標本化したレベルである第２の積分器
８の出力との差をとり、量子化器６に出力している。量
子化器６では標本化クロック信号入力端子１より入力さ
れた標本化クロック信号の周期で、減算器５の出力信号
レベルと所定のスレッシュホールドとを比較し、その結
果をデルタシグマ変調信号としてデルタシグマ変調信号
出力端子７に出力している。一方、第２の積分器８では
量子化器６の出力であるデルタシグマ変調信号を積分す
ることによって局部復調し、１標本化周期前に標本化し
たレベルを出力している。
第６図の回路図においては、抵抗107とコンデンサ108
が第１の積分器４を構成しており、抵抗109とコンデン
サ108が第２の積分器８を構成している。アナログ信号
入力端子104から入力されたアナログ信号は第１の積分
器４によって積分される。一方、Ｄフリップフロップ10
5のNQ端子より出力された信号は第２の積分器８によっ
て積分され、第１の積分器４の出力と加算される。ただ
し、Ｄフリップフロップ105のNQ端子からはデルタシグ
マ変調の反転信号が出力されているため、第１の積分器
４の出力と第２の積分器８の出力の加算は第５図のブロ
ック図での減算器５の処理を行っていることになる。Ｄ
フリップフロップ105ではＤ入力の電位がスレッシュホ
ールドレベルに比べ高電位か、低電位かを識別し、標本
化クロック信号入力端子101から入力されるクロックの
立ち上がりエッジで標本化しており、１ビットの量子化
を行っている。この１ビットの信号がデルタシグマ変調
信号であり、Ｑよりデルタシグマ変調信号を、NQよりデ
ルタシグマ変調の反転信号を出力している。
が第１の積分器４を構成しており、抵抗109とコンデン
サ108が第２の積分器８を構成している。アナログ信号
入力端子104から入力されたアナログ信号は第１の積分
器４によって積分される。一方、Ｄフリップフロップ10
5のNQ端子より出力された信号は第２の積分器８によっ
て積分され、第１の積分器４の出力と加算される。ただ
し、Ｄフリップフロップ105のNQ端子からはデルタシグ
マ変調の反転信号が出力されているため、第１の積分器
４の出力と第２の積分器８の出力の加算は第５図のブロ
ック図での減算器５の処理を行っていることになる。Ｄ
フリップフロップ105ではＤ入力の電位がスレッシュホ
ールドレベルに比べ高電位か、低電位かを識別し、標本
化クロック信号入力端子101から入力されるクロックの
立ち上がりエッジで標本化しており、１ビットの量子化
を行っている。この１ビットの信号がデルタシグマ変調
信号であり、Ｑよりデルタシグマ変調信号を、NQよりデ
ルタシグマ変調の反転信号を出力している。
発明が解決しようとする課題 しかしながら上記従来の構成では、クロック信号の高
周波成分のためにＤフリップフロップのＤ入力信号や電
源線に雑音が加わって誤識別を起こす。また、第２の積
分器がフィードバック系を構成しているため、１回の誤
識別が半永久的に影響が残り、結果として大きな雑音を
発生し、デルタシグマ変調器としての性能を劣化させる
という問題点を持っていた。
周波成分のためにＤフリップフロップのＤ入力信号や電
源線に雑音が加わって誤識別を起こす。また、第２の積
分器がフィードバック系を構成しているため、１回の誤
識別が半永久的に影響が残り、結果として大きな雑音を
発生し、デルタシグマ変調器としての性能を劣化させる
という問題点を持っていた。
一般に、デルタシグマ変調器に供給されるクロック信
号はディジタル動作のデバイスから出力されていること
が多く、クロック信号波形は矩形波になっている。ま
た、実際の回路では理想的な矩形波ではなくオーバーシ
ュートやアンダーシュートが存在していることがほとん
どである。
号はディジタル動作のデバイスから出力されていること
が多く、クロック信号波形は矩形波になっている。ま
た、実際の回路では理想的な矩形波ではなくオーバーシ
ュートやアンダーシュートが存在していることがほとん
どである。
矩形波クロックについて解析してみると、周期T,デュ
ーティd,振幅１（ピーク・トゥ・ピーク）の方形波は関
数ｆ（ｘ）で表される。
ーティd,振幅１（ピーク・トゥ・ピーク）の方形波は関
数ｆ（ｘ）で表される。
ｆ（ｘ）＝ｄ（１＋2A1cosω＋2A2cos2ω＋…） …（１） ただし、 ω＝２π/T …（２） Ａk＝sinkπ d/kπ d （ｋ＝1,2,…） …（３） である。
（１）式に示すように矩形波クロックは整数倍高調波
を持っている。特にデューティが50％（ｄ＝0.5）のと
きは奇数倍高調波になる。いずれにしても矩形波クロッ
クには基本周波数、すなわちクロック周波数より高い周
波数成分が存在している。
を持っている。特にデューティが50％（ｄ＝0.5）のと
きは奇数倍高調波になる。いずれにしても矩形波クロッ
クには基本周波数、すなわちクロック周波数より高い周
波数成分が存在している。
また、クロック波形にオーバーシュートやアンダーシ
ュートがある場合もクロック周波数より高い周波数成分
が存在している。
ュートがある場合もクロック周波数より高い周波数成分
が存在している。
以上のような高周波成分が存在すると、プリント基板
上の配線パターン間、ICのリード線間・ホンディングワ
イヤ間の相互インダクタンスによる誘導電流が発生し、
他の信号線に雑音を与えてしまう。
上の配線パターン間、ICのリード線間・ホンディングワ
イヤ間の相互インダクタンスによる誘導電流が発生し、
他の信号線に雑音を与えてしまう。
また、相互インダクタンスによって発生する誘導電流
の大きさは、周波数が高くなれば大きくなる。矩形波ク
ロックでは立ち上がり・立ち下がりエッジでステップ関
数的に電位変動しているため最も高周波成分が大きく、
誘導電流も大きくなっている。
の大きさは、周波数が高くなれば大きくなる。矩形波ク
ロックでは立ち上がり・立ち下がりエッジでステップ関
数的に電位変動しているため最も高周波成分が大きく、
誘導電流も大きくなっている。
すなわち、Ｄフリップフロップが標本化を行うクロッ
ク信号の立ち上がりにおいて、Ｄ入力信号に誘導電流性
雑音が発生するため、誤識別を起こしやすくなってい
る。そして、第２の積分器のフィードバックにより、１
回誤識別すれば本来のデルタシグマ変調信号に対して異
なった標本が複数個出現してしまう。
ク信号の立ち上がりにおいて、Ｄ入力信号に誘導電流性
雑音が発生するため、誤識別を起こしやすくなってい
る。そして、第２の積分器のフィードバックにより、１
回誤識別すれば本来のデルタシグマ変調信号に対して異
なった標本が複数個出現してしまう。
さらに従来のデルタシグマ変調器では、Ｄフリップフ
ロップのＤ入力信号は減算処理後の信号であるので、電
気的論理レベルの振幅（例えばCMOSデバイスを5V電源で
使用する場合は5Vppの振幅）ではなく、スレッシュホー
ルド付近で微小変動しているために、外来雑音の影響を
受けやすくなっており、クロック信号の高周波成分が性
能を劣化させている。
ロップのＤ入力信号は減算処理後の信号であるので、電
気的論理レベルの振幅（例えばCMOSデバイスを5V電源で
使用する場合は5Vppの振幅）ではなく、スレッシュホー
ルド付近で微小変動しているために、外来雑音の影響を
受けやすくなっており、クロック信号の高周波成分が性
能を劣化させている。
本発明は上記従来の問題点を解決するものであり、誘
導電流性雑音による誤識別を小さくした高性能デルタシ
グマ変調器を提供することを目的とする。また、誘導電
流性雑音による誤識別を小さくするとともに、高速標本
化を可能とした高性能デルタシグマ変調器を提供するこ
とを目的とする。
導電流性雑音による誤識別を小さくした高性能デルタシ
グマ変調器を提供することを目的とする。また、誘導電
流性雑音による誤識別を小さくするとともに、高速標本
化を可能とした高性能デルタシグマ変調器を提供するこ
とを目的とする。
課題を解決するための手段 この目的を達成するために、本発明のデルタシグマ変
調器は、標本化クロック信号のクロック周波数より高い
周波数成分を除去する低域通過フィルタをクロック入力
部に設ける構成としている。また、本発明のデルタシグ
マ変調器は、前記低域通過フィルタの代わりに標本化ク
ロック信号のクロック周波数より高い周波数成分とクロ
ック周波数より低い周波数成分を除去する帯域通過フィ
ルタと、帯域通過フィルタの出力信号の直流成分を量子
化器のクロック入力のスレッシュホールドレベルに制御
するバイアス回路とを設ける構成としている。
調器は、標本化クロック信号のクロック周波数より高い
周波数成分を除去する低域通過フィルタをクロック入力
部に設ける構成としている。また、本発明のデルタシグ
マ変調器は、前記低域通過フィルタの代わりに標本化ク
ロック信号のクロック周波数より高い周波数成分とクロ
ック周波数より低い周波数成分を除去する帯域通過フィ
ルタと、帯域通過フィルタの出力信号の直流成分を量子
化器のクロック入力のスレッシュホールドレベルに制御
するバイアス回路とを設ける構成としている。
作用 本発明は上記した構成により、標本化クロック信号の
高周波成分を低域通過フィルタによって除去し、プリン
ト基板上の配線パターン間、ICのリード線間・ボンディ
ングワイヤ間の相互インダクタンスによる誘導電流の発
生を小さくし、量子化器入力信号に与える雑音を小さく
し、量子化器の誤識別を低減するものである。
高周波成分を低域通過フィルタによって除去し、プリン
ト基板上の配線パターン間、ICのリード線間・ボンディ
ングワイヤ間の相互インダクタンスによる誘導電流の発
生を小さくし、量子化器入力信号に与える雑音を小さく
し、量子化器の誤識別を低減するものである。
また、標本化クロック信号の高周波成分を帯域通過フ
ィルタによって除去し、プリント基板上の配線パターン
間、ICのリード線間・ボンディングワイヤ間の相互イン
ダクタンスによる誘導電流の発生を小さくし、量子化器
入力信号に与える雑音を小さくし、量子化器の誤識別を
低減するとともに、量子化器に入力する標本化クロック
信号のディーティを50％にし、高速標本化を可能とする
ものである。
ィルタによって除去し、プリント基板上の配線パターン
間、ICのリード線間・ボンディングワイヤ間の相互イン
ダクタンスによる誘導電流の発生を小さくし、量子化器
入力信号に与える雑音を小さくし、量子化器の誤識別を
低減するとともに、量子化器に入力する標本化クロック
信号のディーティを50％にし、高速標本化を可能とする
ものである。
実施例 以下、本発明の一実施例におけるデルタシグマ変調器
について、図面を参照して説明する。
について、図面を参照して説明する。
第１図は本発明の第１の実施例におけるデルタシグマ
変調器の構成を示すブロック図、第２図は同実施例の具
体例を示す回路図である。なお、第１図，第２図に示す
第１の実施例のデルタシグマ変調器は、部分的には第５
図，第６図に示す従来のデルタシグマ変調器と同じ構成
であるので、同一構成部分には同一符号を付して詳細な
説明を省略する。第１図，第２図において、２は低域通
過フィルタであり、抵抗102およびコンデンサ103で構成
されている。
変調器の構成を示すブロック図、第２図は同実施例の具
体例を示す回路図である。なお、第１図，第２図に示す
第１の実施例のデルタシグマ変調器は、部分的には第５
図，第６図に示す従来のデルタシグマ変調器と同じ構成
であるので、同一構成部分には同一符号を付して詳細な
説明を省略する。第１図，第２図において、２は低域通
過フィルタであり、抵抗102およびコンデンサ103で構成
されている。
以上のように構成されたデルタシグマ変調器につい
て、以下その動作について説明する。
て、以下その動作について説明する。
第２図において、標本化クロック信号入力端子101よ
り入力されたクロック信号は低域通過フィルタ２でクロ
ック周波数より高い周波数成分が除去される。アナログ
信号入力端子104から入力されたアナログ信号は第１の
積分器４によって積分される。一方、Ｄフリップフロッ
プ105のNQより出力された信号は第２の積分器８によっ
て積分され、第１の積分器４の出力と加算される。ただ
し、Ｄフリップフロップ105のNQ端子からはデルタシグ
マ変調の反転信号が出力されているため、第１の積分器
４の出力と第２の積分器８の出力の加算は第１図のブロ
ック図での減算器５の処理を行っていることになる。Ｄ
フリップフロップ105ではＤ入力の電位がスレッシュホ
ールドレベルに比べ高電位か、低電位かを識別し、低域
通過フィルタ２から出力される信号の立ち上がりで標本
化しており、１ビットの量子化を行っている。Ｄフリッ
プフロップ105のＱよりデルタシグマ変調信号を、NQよ
りデルタシグマ変調の反転信号を出力している。
り入力されたクロック信号は低域通過フィルタ２でクロ
ック周波数より高い周波数成分が除去される。アナログ
信号入力端子104から入力されたアナログ信号は第１の
積分器４によって積分される。一方、Ｄフリップフロッ
プ105のNQより出力された信号は第２の積分器８によっ
て積分され、第１の積分器４の出力と加算される。ただ
し、Ｄフリップフロップ105のNQ端子からはデルタシグ
マ変調の反転信号が出力されているため、第１の積分器
４の出力と第２の積分器８の出力の加算は第１図のブロ
ック図での減算器５の処理を行っていることになる。Ｄ
フリップフロップ105ではＤ入力の電位がスレッシュホ
ールドレベルに比べ高電位か、低電位かを識別し、低域
通過フィルタ２から出力される信号の立ち上がりで標本
化しており、１ビットの量子化を行っている。Ｄフリッ
プフロップ105のＱよりデルタシグマ変調信号を、NQよ
りデルタシグマ変調の反転信号を出力している。
以上のように本実施例によれば、低域通過フィルタ２
を設けることにより、Ｄフリップフロップ105に入力す
るクロック信号の高周波成分を除去することができ、プ
リント基板上の配線パターン間、ICのリード線間・ボン
ディングワイヤ間の相互インダクタンスによって発生す
る誘導電流を小さくし、ＤフリップフロップのＤ入力信
号に与える誘導電流性雑音を低減することができ、量子
化器６としての誤識別を低減できる。これにより、デル
タシグマ変調器の性能が向上する。
を設けることにより、Ｄフリップフロップ105に入力す
るクロック信号の高周波成分を除去することができ、プ
リント基板上の配線パターン間、ICのリード線間・ボン
ディングワイヤ間の相互インダクタンスによって発生す
る誘導電流を小さくし、ＤフリップフロップのＤ入力信
号に与える誘導電流性雑音を低減することができ、量子
化器６としての誤識別を低減できる。これにより、デル
タシグマ変調器の性能が向上する。
次に、本発明の第２の実施例におけるデルタシグマ変
調器について、図面を参照して説明する。
調器について、図面を参照して説明する。
第３図は本発明の第２の実施例におけるデルタシグマ
変調器の構成を示すブロック図、第４図は同実施例の具
体例を示す回路図である。なお、第３図，第４図に示す
第２の実施例のデルタシグマ変調器は、部分的には第５
図，第６図に示す従来のデルタシグマ変調器と同じ構成
であるので、同一構成部分には同一符号を付して詳細な
説明を省略する。第３図，第４図において、９は帯域通
過フィルタ、10はバイアス回路であり、帯域通過フィル
タ９は抵抗111およびコンデンサ110および112で構成さ
れており、バイアス回路10は抵抗113および114で構成さ
れている。
変調器の構成を示すブロック図、第４図は同実施例の具
体例を示す回路図である。なお、第３図，第４図に示す
第２の実施例のデルタシグマ変調器は、部分的には第５
図，第６図に示す従来のデルタシグマ変調器と同じ構成
であるので、同一構成部分には同一符号を付して詳細な
説明を省略する。第３図，第４図において、９は帯域通
過フィルタ、10はバイアス回路であり、帯域通過フィル
タ９は抵抗111およびコンデンサ110および112で構成さ
れており、バイアス回路10は抵抗113および114で構成さ
れている。
以上のように構成されたデルタシグマ変調器につい
て、以下その動作について説明する。
て、以下その動作について説明する。
第４図において、標本化クロック信号入力端子101よ
り入力されたクロック信号は帯域通過フィルタ９でクロ
ック周波数より高い周波数成分およびクロック成分より
低い周波数が除去される。帯域通過フィルタ９の出力信
号はバイアス回路10によってＤフリップフロップ105の
クロック入力のスレッシュホールドレベルの直流バイア
スが与えられている。アナログ信号入力端子104から入
力されたアナログ信号は第１の積分器４によって積分さ
れる。一方、Ｄフリップフロップ105のNQより出力され
た信号は第２の積分器８によって積分され、第１の積分
器４の出力と加算される。ただし、Ｄフリップフロップ
105のNQ端子からはデルタシグマ変調の反転信号が出力
されているため、第１の積分器４の出力と第２の積分器
８の出力の加算は第３図のブロック図での減算器５の処
理を行っていることになる。Ｄフリップフロップ105で
はＤ入力の電位がスレッシュホールドレベルに比べ高電
位か、低電位かを識別し、バイアス回路10から出力され
る信号の立ち上がりで標本化しており、１ビットの量子
化を行っている。Ｄフリップフロップ105のＱよりデル
タシグマ変調信号を、NQよりデルタシグマ変調の反転信
号を出力している。
り入力されたクロック信号は帯域通過フィルタ９でクロ
ック周波数より高い周波数成分およびクロック成分より
低い周波数が除去される。帯域通過フィルタ９の出力信
号はバイアス回路10によってＤフリップフロップ105の
クロック入力のスレッシュホールドレベルの直流バイア
スが与えられている。アナログ信号入力端子104から入
力されたアナログ信号は第１の積分器４によって積分さ
れる。一方、Ｄフリップフロップ105のNQより出力され
た信号は第２の積分器８によって積分され、第１の積分
器４の出力と加算される。ただし、Ｄフリップフロップ
105のNQ端子からはデルタシグマ変調の反転信号が出力
されているため、第１の積分器４の出力と第２の積分器
８の出力の加算は第３図のブロック図での減算器５の処
理を行っていることになる。Ｄフリップフロップ105で
はＤ入力の電位がスレッシュホールドレベルに比べ高電
位か、低電位かを識別し、バイアス回路10から出力され
る信号の立ち上がりで標本化しており、１ビットの量子
化を行っている。Ｄフリップフロップ105のＱよりデル
タシグマ変調信号を、NQよりデルタシグマ変調の反転信
号を出力している。
以上のように本実施例によれば、帯域通過フィルタ９
を設けることにより、Ｄフリップフロップ105に入力す
るクロック信号の高周波成分を除去することができ、プ
リント基板上の配線パターン間、ICのリード線間・ボン
ディングワイヤ間の相互インダクタンスによって発生す
る誘導電流を小さくし、ＤフリップフロップのＤ入力信
号に与える誘導電流性雑音を低減することができ、量子
化器６としての誤識別を減らすことができる。また、バ
イアス回路10を設けることによりＤフリップフロップ10
5内部に取り込まれるクロック信号のディーティを50％
にすることができ、高速動作に対して安定させることが
できる。これにより、デルタシグマ変調器の性能が向上
する。
を設けることにより、Ｄフリップフロップ105に入力す
るクロック信号の高周波成分を除去することができ、プ
リント基板上の配線パターン間、ICのリード線間・ボン
ディングワイヤ間の相互インダクタンスによって発生す
る誘導電流を小さくし、ＤフリップフロップのＤ入力信
号に与える誘導電流性雑音を低減することができ、量子
化器６としての誤識別を減らすことができる。また、バ
イアス回路10を設けることによりＤフリップフロップ10
5内部に取り込まれるクロック信号のディーティを50％
にすることができ、高速動作に対して安定させることが
できる。これにより、デルタシグマ変調器の性能が向上
する。
発明の効果 以上のように、本発明のデルタシグマ変調器は、低域
または帯域通過フィルタを設けることにより、クロック
信号の高周波成分を除去し、プリント基板上の配線パタ
ーン間、ICのリード線間・ボンディングワイヤ間の相互
インダクタンスによる誘導電流の発生を小さくし、量子
化器の入力信号に与える雑音を低減し、量子化器での誤
識別を低減することができ、高性能なデルタシグマ変調
器とすることができる。また、従来は誘導電流性雑音の
ために誤識別する毎に複数回誤ったデルタシグマ変調信
号を出力していたが、本発明では誤識別の回数が激減
し、その効果は非常に大きい。
または帯域通過フィルタを設けることにより、クロック
信号の高周波成分を除去し、プリント基板上の配線パタ
ーン間、ICのリード線間・ボンディングワイヤ間の相互
インダクタンスによる誘導電流の発生を小さくし、量子
化器の入力信号に与える雑音を低減し、量子化器での誤
識別を低減することができ、高性能なデルタシグマ変調
器とすることができる。また、従来は誘導電流性雑音の
ために誤識別する毎に複数回誤ったデルタシグマ変調信
号を出力していたが、本発明では誤識別の回数が激減
し、その効果は非常に大きい。
さらに、帯域通過フィルタを用いる場合はバイアス回
路を設けることにより、量子化器内部に取り込まれるク
ロック信号のデューティを50％にすることができ、高速
動作に対する安定度が増し、高速標本化を可能とするこ
とができ、その実用的効果は大きい。
路を設けることにより、量子化器内部に取り込まれるク
ロック信号のデューティを50％にすることができ、高速
動作に対する安定度が増し、高速標本化を可能とするこ
とができ、その実用的効果は大きい。
第１図は本発明の第１の実施例におけるデルタシグマ変
調器の構成を示すブロック図、第２図は同実施例の具体
例を示す回路図、第３図は本発明の第２の実施例におけ
るデルタシグマ変調器の構成を示すブロック図、第４図
は同実施例の具体例を示す回路図、第５図は従来のデル
タシグマ変調器の構成を示すブロック図、第６図は同従
来の具体例を示す回路図である。 1,101……標本化クロック信号入力端子、２……低域通
過フィルタ、3,104……アナログ信号入力端子、４……
第１の積分器、５……減算器、６……量子化器、7,106
……デルタシグマ変調信号入力端子、８……第２の積分
器、９……帯域通過フィルタ、10……バイアス回路。
調器の構成を示すブロック図、第２図は同実施例の具体
例を示す回路図、第３図は本発明の第２の実施例におけ
るデルタシグマ変調器の構成を示すブロック図、第４図
は同実施例の具体例を示す回路図、第５図は従来のデル
タシグマ変調器の構成を示すブロック図、第６図は同従
来の具体例を示す回路図である。 1,101……標本化クロック信号入力端子、２……低域通
過フィルタ、3,104……アナログ信号入力端子、４……
第１の積分器、５……減算器、６……量子化器、7,106
……デルタシグマ変調信号入力端子、８……第２の積分
器、９……帯域通過フィルタ、10……バイアス回路。
Claims (2)
- 【請求項１】アナログ信号を積分する第１の積分器と、
標本化クロック信号を入力とし、前記標本化クロック信
号のクロック周波数より高い周波数成分を除去する低域
通過フィルタと、デルタシグマ変調信号を出力する量子
化器としてのＤフリップフロップと、前記Ｄフリップフ
ロップ出力のデルタシグマ変調信号を積分する第２の積
分器と、前記第１の積分器出力と第２の積分器出力との
差をとり前記ＤフリップフロップのＤ端子に出力する減
算器とからなり、前記低域通過フィルタ出力を前記Ｄフ
リップフロップのクロック端子に入力するデルタシグマ
変調器。 - 【請求項２】低域通過フィルタの代わりに、標本化クロ
ック信号のクロック周波数より高い周波数成分とクロッ
ク周波数より低い周波数成分を除去する帯域通過フィル
タと、前記帯域通過フィルタ出力の直流成分を制御する
バイアス回路とを設け、前記バイアス回路の出力をＤフ
リップフロップのクロック端子に入力する請求項１記載
のデルタシグマ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7302590A JP2734731B2 (ja) | 1990-03-22 | 1990-03-22 | デルタシグマ変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7302590A JP2734731B2 (ja) | 1990-03-22 | 1990-03-22 | デルタシグマ変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03273713A JPH03273713A (ja) | 1991-12-04 |
| JP2734731B2 true JP2734731B2 (ja) | 1998-04-02 |
Family
ID=13506390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7302590A Expired - Fee Related JP2734731B2 (ja) | 1990-03-22 | 1990-03-22 | デルタシグマ変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734731B2 (ja) |
-
1990
- 1990-03-22 JP JP7302590A patent/JP2734731B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03273713A (ja) | 1991-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Hauser | Principles of oversampling A/D conversion | |
| US5396244A (en) | Digital-to-analog converter | |
| US5196853A (en) | Sigma delta converter insensitive to asymmetrical switching times | |
| EP0704980A2 (en) | Analog-digital converter using Delta Sigma modulation | |
| US10547323B2 (en) | Signal processing device and method | |
| JP3112605B2 (ja) | Ｄ／ａ変換回路 | |
| WO2005122409A1 (en) | Analog-to-digital modulation | |
| US7200187B2 (en) | Modulator for digital amplifier | |
| US5835044A (en) | 1-Bit A/D converting device with reduced noise component | |
| JPH0774645A (ja) | オーバサンプリングｄ／ａ変換器の出力フィルタ | |
| JPH11122112A (ja) | 波形整形装置およびσδ型ｄ／ａ変換装置 | |
| JPH04302222A (ja) | シグマデルタ型ｄ／ａ変換器システム | |
| JP2734731B2 (ja) | デルタシグマ変調器 | |
| EP0597523B1 (en) | Digital-to-analog converter | |
| US6147634A (en) | Method and apparatus for digital to analog conversion with reduced noise | |
| JPH0865166A (ja) | 信号変調器 | |
| JP3824912B2 (ja) | デルタシグマ型ａｄコンバータ | |
| WO2006060137A1 (en) | Inductorless architecture for a switching amplifier | |
| KR100419984B1 (ko) | 디지털신호뮤트방법과디지털신호뮤트방법을이용하는디지털신호처리장치와디지털신호기록장치 | |
| US10763887B2 (en) | Sigma delta analog to digital converter | |
| JP3226657B2 (ja) | Δςモジュレータ | |
| GB2278247A (en) | Chopper-stabilized sigma-delta converter | |
| JP3028689B2 (ja) | Ａ／ｄ変換装置 | |
| JP3344546B2 (ja) | デルタシグマ変調回路 | |
| JP3047368B2 (ja) | Ａ／ｄコンバータ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |