JP2723270B2 - 画面重ね合わせシステムにおけるクロックスキュー調整回路 - Google Patents
画面重ね合わせシステムにおけるクロックスキュー調整回路Info
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Description
「産業上の利用分野」 この発明は、複数の画面を重ね合わせて表示させる画
面重ね合わせシステムにおいて、システムを構成する各
回路のクロック位相を調整することによりシステム全体
の同期化を行う画面重ね合わせシステムにおけるクロッ
クスキュー調整回路に関する。 「従来の技術」 パーソナルコンピュータ等において、複数の画面を重
ね合わせて表示させることが可能なシステムが実現され
ている。この種のシステムには、複数の表示制御回路が
搭載されており、各表示制御回路の出力信号に基づいて
画面の重ね合わせ表示が行われる。また、このシステム
では、正常な画面重ね合わせ表示を行うために、各表示
制御回路の同期化が行われている。 第７図は従来の画面重ね合わせシステムの構成を示す
ブロック図である。１はシステム全体を制御するCPU
（中央処理装置）であり、コモンバスCBを介して各部と
データの授受を行う。２はRAMであり、CPU1における演
算処理データの一時記憶等が行われる。３はROMであ
り、このシステムの制御プログラムが記憶されている。
４および５は表示制御回路である。これらの表示制御回
路４および５には、ビデオRAMおよび漢字ROM（共に図示
せず）が接続されている。そして、これらの表示制御回
路４および５では、CPU1の制御に基づいて、表示画面を
構成する各ドットの点灯制御情報が作成され、各ドット
毎に、ドットの表示色を指定するカラーコードがドット
信号として出力されると共に、ドット信号と同期したド
ットクロックが出力される。６は優先度切換回路であ
り、表示制御回路４および５の各出力信号を各々の優先
度に従って選択し、選択された信号を表示装置７に供給
する。このシステムでは、表示制御回路４の出力信号が
優先されるようになっている。従って、表示制御回路４
はマスタ表示制御回路、表示制御回路５はスレーブ表示
制御回路と呼ばれる。 第８図は第７図における表示制御回路４および５と優
先切換回路６の構成を示すブロック図である。表示制御
回路５には、オシレータOSCの出力信号がマスタクロッ
クとして入力される。また、表示制御回路４には、オシ
レータOSCの出力信号が遅延回路4Dによって遅延されて
マスタクロックとして入力される。ここで、遅延回路4D
はCPU1からの制御信号によって遅延時間が切り換えられ
るようになっている。なお、この遅延回路4Dの役割につ
いては後述する。表示制御回路４からは、表示画面を構
成する各ドット毎に、ドット信号VDTMと、これと同期し
たドットクロックDCKMが出力される。ここで、表示する
ドットが透明の場合、ドット信号におけるカラーコード
は全ビットが“0"となっている。表示制御回路４からも
同様に、ドット信号VDTSと、これと同期したドットクロ
ックDCKSが出力される。また、表示制御回路５から表示
制御回路４に水平同期信号HSYNCおよび垂直同期信号VSY
NCを送ることによって各表示制御回路のドット単位での
同期化が行われる。 優先度切換回路６は、レジスタ6aおよび6b、セレクタ
6c、ORゲート6d、レジスタ6eからなる。ドット信号VDTM
およびVDTSは、各々レジスタ6aおよび6bに入力データと
して供給される。また、レジスタ6aおよび6bには、ドッ
トクロックDCKSが共通にクロック信号として供給され
る。そして、ドットクロックDCKSの立ち上がり時点にお
いて、ドット信号VDTMおよびVDTSが、各々レジスタ6aお
よび6bに読み込まれる。 レジスタ6aの全ビットの出力信号はORゲート6dに入力
される。そして、これらの出力信号レベルがすべて“0"
の場合、すなわち、表示ドットが透明の場合、ORゲート
6dの出力レベルが“0"となる。セレクタ6cはORゲート6d
によって切り換えられる。そして、ORゲート6dの出力レ
ベルが“0"の場合はレジスタ6aが、また、“1"の場合は
レジスタ6bが選択され、選択されたレジスタの出力信号
がレジスタ6eに入力される。レジスタ6eは、入力データ
をドットクロックDCKSの立ち上がりのタイミングで読み
込み、表示装置７に出力する。 このようにして、この優先度切換回路６では、マスタ
表示制御回路４から出力されるドット信号VDTMの表示色
が透明の場合はスレーブ表示制御回路５のドット信号VD
TSが選択され、また、そうでない場合はマスタ表示制御
回路４から出力されるドット信号VDTMが選択され、表示
制御７に入力される。この結果、表示装置７には２つの
画面の重ね合わせ表示が行われる。 さて、この画面重ね合わせシステムでは、表示制御装
置４および５から出力されるドット信号VDTMおよびVDTS
を共通のクロックDCKSによってレジスタ6aおよび6bに読
み込むようにしている。しかしながら、表示制御回路４
および５は、素子の製造バラツキにより信号伝達遅延時
間が異なり、たとえ共通のマスタクロックで駆動したと
しても出力信号VDTMおよびDCKMと出力信号VDTSおよびDC
KSとは、信号が変化するタイミングが大きくずれてしま
うことがある。特に、表示制御回路４および５が別々の
LSIチップで実現されているような場合は、この傾向が
甚だしい。そのため、以下に説明する問題が発生する。 第９図は信号VDTMおよびDCKMと信号VDTSおよびDCKMの
各種位相関係を示したタイムチャートである。第８図の
表示制御回路４において、ドット信号VDTMはドットクロ
ックDCKMの立ち上がりに同期して、その内容がM0、M1,M
2、〜と切り換えられる。また、表示制御回路５におい
ても、ドット信号VDTSはドットクロックDCKSの立ち上が
りに同期して、その内容がS0、S1、S2〜と切り換えられ
る。 さて、各出力信号の位相が（ａ）のような関係にある
場合、例えば、第９図で斜線表示したドットクロックDC
KSの立ち上がり時には、データM1およびS1が各々レジス
タ6aおよび6bに読み込まれる。従って、このような位相
関係においては、表示装置７に正常な重ね合わせ表示が
なされる。 しかし、（ｂ）の場合のように、ドット信号VDTMの切
り換わり時点付近でドットクロックDCKSが立ち上がるよ
うな位相関係になると、後続のレジスタ6aにおけるデー
タ読み込み動作が非常に不安定な状態となる。すなわ
ち、動作中における各出力信号のジッタなどにより、例
えば、斜線表示したドットクロックDCKSの立ち上がり時
には、データM1がレジスタ6aに読み込まれたり、データ
M2が読み込まれたり、非常に不安定な状態となる。従っ
て、このような位相関係においては、表示装置７に正常
な重ね合わせ表示がなされない。 このように、表示制御回路４および５の信号遅延時間
のバラツキに起因して、正常な重ね合わせ表示が行われ
なくなる可能性がある。この場合、マスタクロックMCK
の周期を十分に大きくすることにより、各ドットクロッ
クの位相差の影響を受けないようにすることができる
が、このようにすると、システムのスピードが下がって
しまい、要求性能を満足させることができなくなってし
まう。従って、従来の画面重ね合わせシステムでは、第
８図に示すように、遅延回路4Dによって表示制御回路４
および５に供給されるマスタクロックMCKの位相差を調
整するようにしていた。そして、このようにすること
で、ドット信号VDTMおよびVDTSの位相差を調整し、同一
ドットに対応するデータが、レジスタ6aおよび6bに読み
込まれるようにしていた。 「発明が解決しようとする課題」 ところで、上述した従来の画面重ね合わせシステム
は、表示制御回路に対して遅延回路を外付けする必要が
あり、部品点数が増えてしまう。また、システムを１台
製造する毎に、表示制御回路４および５の出力信号の位
相を確認し、正常な動作が得られるように遅延回路4Dの
遅延量を調整する必要があったため、この調整工程を製
造工程の中に設けていた。従って、製造コストが大きく
なってしまうという問題があった。 この発明は上述した事情に鑑みてなされたもので、上
述の画面重ね合わせシステムにおいて、システムを構成
する各回路のクロックの位相を自動的に調整し、システ
ムの同期嵌合を行うことを可能にする画面重ね合わせシ
ステムにおけるクロックスキュー調整回路を提供するこ
とを目的としている。 「課題を解決するための手段」 上記課題を解決するため、請求項１記載の発明は、ク
ロックによって駆動され、表示画面を構成するドット信
号および該ドット信号に同期したドットクロックを出力
する表示制御回路を複数有し、これらの表示制御回路か
ら出力されるドット信号およびドットクロックに基づい
て表示装置に複数の画面の重ね合わせ表示を行う画面重
ね合わせシステムにおいて、前記複数の表示制御回路の
中の特定の表示制御回路におけるドットクロックをクロ
ック信号として作動するフリップ・フロップ回路に、各
々の表示制御回路の出力信号を入力し、該フリップ・フ
ロップ回路の出力に基づいて前記複数の表示制御回路に
おける各出力信号の位相差を検出する位相検出手段と、
前記各表示制御回路のクロックの位相を、前記位相差に
応じて調整するクロックスキュー調整手段とを具備する
ことを特徴としている。 また請求項２記載の発明は、前記複数の表示制御回路
における１つの表示制御回路のクロック信号をクロック
信号として作動するフリップ・フロップ回路に、前記複
数の表示制御回路から出力される各ドットクロックを入
力し、該フリップ・フロップ回路の出力に基づいて前記
複数の表示制御回路における各出力信号の位相差を検出
する位相検出手段と、前記各表示制御回路のクロックの
位相を、前記位相差に応じて調整するクロックスキュー
調整手段とを具備することを特徴としている。 「作用」 上記各構成によれば、位相検出手段によって、各制御
回路の出力信号の位相差が検出される。そして、この検
出結果に基づいて、各制御回路のクロック位相が調整さ
れる。この結果、各制御回路の出力信号の位相が調整さ
れ、システムの同期が正常に行われる。 「実施例」 以下、図面を参照して本発明の実施例について説明す
る。
面重ね合わせシステムにおいて、システムを構成する各
回路のクロック位相を調整することによりシステム全体
の同期化を行う画面重ね合わせシステムにおけるクロッ
クスキュー調整回路に関する。 「従来の技術」 パーソナルコンピュータ等において、複数の画面を重
ね合わせて表示させることが可能なシステムが実現され
ている。この種のシステムには、複数の表示制御回路が
搭載されており、各表示制御回路の出力信号に基づいて
画面の重ね合わせ表示が行われる。また、このシステム
では、正常な画面重ね合わせ表示を行うために、各表示
制御回路の同期化が行われている。 第７図は従来の画面重ね合わせシステムの構成を示す
ブロック図である。１はシステム全体を制御するCPU
（中央処理装置）であり、コモンバスCBを介して各部と
データの授受を行う。２はRAMであり、CPU1における演
算処理データの一時記憶等が行われる。３はROMであ
り、このシステムの制御プログラムが記憶されている。
４および５は表示制御回路である。これらの表示制御回
路４および５には、ビデオRAMおよび漢字ROM（共に図示
せず）が接続されている。そして、これらの表示制御回
路４および５では、CPU1の制御に基づいて、表示画面を
構成する各ドットの点灯制御情報が作成され、各ドット
毎に、ドットの表示色を指定するカラーコードがドット
信号として出力されると共に、ドット信号と同期したド
ットクロックが出力される。６は優先度切換回路であ
り、表示制御回路４および５の各出力信号を各々の優先
度に従って選択し、選択された信号を表示装置７に供給
する。このシステムでは、表示制御回路４の出力信号が
優先されるようになっている。従って、表示制御回路４
はマスタ表示制御回路、表示制御回路５はスレーブ表示
制御回路と呼ばれる。 第８図は第７図における表示制御回路４および５と優
先切換回路６の構成を示すブロック図である。表示制御
回路５には、オシレータOSCの出力信号がマスタクロッ
クとして入力される。また、表示制御回路４には、オシ
レータOSCの出力信号が遅延回路4Dによって遅延されて
マスタクロックとして入力される。ここで、遅延回路4D
はCPU1からの制御信号によって遅延時間が切り換えられ
るようになっている。なお、この遅延回路4Dの役割につ
いては後述する。表示制御回路４からは、表示画面を構
成する各ドット毎に、ドット信号VDTMと、これと同期し
たドットクロックDCKMが出力される。ここで、表示する
ドットが透明の場合、ドット信号におけるカラーコード
は全ビットが“0"となっている。表示制御回路４からも
同様に、ドット信号VDTSと、これと同期したドットクロ
ックDCKSが出力される。また、表示制御回路５から表示
制御回路４に水平同期信号HSYNCおよび垂直同期信号VSY
NCを送ることによって各表示制御回路のドット単位での
同期化が行われる。 優先度切換回路６は、レジスタ6aおよび6b、セレクタ
6c、ORゲート6d、レジスタ6eからなる。ドット信号VDTM
およびVDTSは、各々レジスタ6aおよび6bに入力データと
して供給される。また、レジスタ6aおよび6bには、ドッ
トクロックDCKSが共通にクロック信号として供給され
る。そして、ドットクロックDCKSの立ち上がり時点にお
いて、ドット信号VDTMおよびVDTSが、各々レジスタ6aお
よび6bに読み込まれる。 レジスタ6aの全ビットの出力信号はORゲート6dに入力
される。そして、これらの出力信号レベルがすべて“0"
の場合、すなわち、表示ドットが透明の場合、ORゲート
6dの出力レベルが“0"となる。セレクタ6cはORゲート6d
によって切り換えられる。そして、ORゲート6dの出力レ
ベルが“0"の場合はレジスタ6aが、また、“1"の場合は
レジスタ6bが選択され、選択されたレジスタの出力信号
がレジスタ6eに入力される。レジスタ6eは、入力データ
をドットクロックDCKSの立ち上がりのタイミングで読み
込み、表示装置７に出力する。 このようにして、この優先度切換回路６では、マスタ
表示制御回路４から出力されるドット信号VDTMの表示色
が透明の場合はスレーブ表示制御回路５のドット信号VD
TSが選択され、また、そうでない場合はマスタ表示制御
回路４から出力されるドット信号VDTMが選択され、表示
制御７に入力される。この結果、表示装置７には２つの
画面の重ね合わせ表示が行われる。 さて、この画面重ね合わせシステムでは、表示制御装
置４および５から出力されるドット信号VDTMおよびVDTS
を共通のクロックDCKSによってレジスタ6aおよび6bに読
み込むようにしている。しかしながら、表示制御回路４
および５は、素子の製造バラツキにより信号伝達遅延時
間が異なり、たとえ共通のマスタクロックで駆動したと
しても出力信号VDTMおよびDCKMと出力信号VDTSおよびDC
KSとは、信号が変化するタイミングが大きくずれてしま
うことがある。特に、表示制御回路４および５が別々の
LSIチップで実現されているような場合は、この傾向が
甚だしい。そのため、以下に説明する問題が発生する。 第９図は信号VDTMおよびDCKMと信号VDTSおよびDCKMの
各種位相関係を示したタイムチャートである。第８図の
表示制御回路４において、ドット信号VDTMはドットクロ
ックDCKMの立ち上がりに同期して、その内容がM0、M1,M
2、〜と切り換えられる。また、表示制御回路５におい
ても、ドット信号VDTSはドットクロックDCKSの立ち上が
りに同期して、その内容がS0、S1、S2〜と切り換えられ
る。 さて、各出力信号の位相が（ａ）のような関係にある
場合、例えば、第９図で斜線表示したドットクロックDC
KSの立ち上がり時には、データM1およびS1が各々レジス
タ6aおよび6bに読み込まれる。従って、このような位相
関係においては、表示装置７に正常な重ね合わせ表示が
なされる。 しかし、（ｂ）の場合のように、ドット信号VDTMの切
り換わり時点付近でドットクロックDCKSが立ち上がるよ
うな位相関係になると、後続のレジスタ6aにおけるデー
タ読み込み動作が非常に不安定な状態となる。すなわ
ち、動作中における各出力信号のジッタなどにより、例
えば、斜線表示したドットクロックDCKSの立ち上がり時
には、データM1がレジスタ6aに読み込まれたり、データ
M2が読み込まれたり、非常に不安定な状態となる。従っ
て、このような位相関係においては、表示装置７に正常
な重ね合わせ表示がなされない。 このように、表示制御回路４および５の信号遅延時間
のバラツキに起因して、正常な重ね合わせ表示が行われ
なくなる可能性がある。この場合、マスタクロックMCK
の周期を十分に大きくすることにより、各ドットクロッ
クの位相差の影響を受けないようにすることができる
が、このようにすると、システムのスピードが下がって
しまい、要求性能を満足させることができなくなってし
まう。従って、従来の画面重ね合わせシステムでは、第
８図に示すように、遅延回路4Dによって表示制御回路４
および５に供給されるマスタクロックMCKの位相差を調
整するようにしていた。そして、このようにすること
で、ドット信号VDTMおよびVDTSの位相差を調整し、同一
ドットに対応するデータが、レジスタ6aおよび6bに読み
込まれるようにしていた。 「発明が解決しようとする課題」 ところで、上述した従来の画面重ね合わせシステム
は、表示制御回路に対して遅延回路を外付けする必要が
あり、部品点数が増えてしまう。また、システムを１台
製造する毎に、表示制御回路４および５の出力信号の位
相を確認し、正常な動作が得られるように遅延回路4Dの
遅延量を調整する必要があったため、この調整工程を製
造工程の中に設けていた。従って、製造コストが大きく
なってしまうという問題があった。 この発明は上述した事情に鑑みてなされたもので、上
述の画面重ね合わせシステムにおいて、システムを構成
する各回路のクロックの位相を自動的に調整し、システ
ムの同期嵌合を行うことを可能にする画面重ね合わせシ
ステムにおけるクロックスキュー調整回路を提供するこ
とを目的としている。 「課題を解決するための手段」 上記課題を解決するため、請求項１記載の発明は、ク
ロックによって駆動され、表示画面を構成するドット信
号および該ドット信号に同期したドットクロックを出力
する表示制御回路を複数有し、これらの表示制御回路か
ら出力されるドット信号およびドットクロックに基づい
て表示装置に複数の画面の重ね合わせ表示を行う画面重
ね合わせシステムにおいて、前記複数の表示制御回路の
中の特定の表示制御回路におけるドットクロックをクロ
ック信号として作動するフリップ・フロップ回路に、各
々の表示制御回路の出力信号を入力し、該フリップ・フ
ロップ回路の出力に基づいて前記複数の表示制御回路に
おける各出力信号の位相差を検出する位相検出手段と、
前記各表示制御回路のクロックの位相を、前記位相差に
応じて調整するクロックスキュー調整手段とを具備する
ことを特徴としている。 また請求項２記載の発明は、前記複数の表示制御回路
における１つの表示制御回路のクロック信号をクロック
信号として作動するフリップ・フロップ回路に、前記複
数の表示制御回路から出力される各ドットクロックを入
力し、該フリップ・フロップ回路の出力に基づいて前記
複数の表示制御回路における各出力信号の位相差を検出
する位相検出手段と、前記各表示制御回路のクロックの
位相を、前記位相差に応じて調整するクロックスキュー
調整手段とを具備することを特徴としている。 「作用」 上記各構成によれば、位相検出手段によって、各制御
回路の出力信号の位相差が検出される。そして、この検
出結果に基づいて、各制御回路のクロック位相が調整さ
れる。この結果、各制御回路の出力信号の位相が調整さ
れ、システムの同期が正常に行われる。 「実施例」 以下、図面を参照して本発明の実施例について説明す
る。
【実施例１】 第１図はこの発明の第１の実施例によるクロックスキ
ュー調整回路10のブロック図、第２図は同回路10が内蔵
された表示制御回路4aをマスタ表示制御回路として用い
た画面重ね合わせシステムのブロック図である。なお、
第２図において、前述した第８図と対応する部分には同
一の符号が付してある。この第２図における画面重ね合
わせシステムにおいては、表示制御回路4aから出力され
るドット信号VDTMが位相比較用のフェーズデータ信号PD
Tとして表示制御回路4aに再入力されるようになってい
る。また表示制御回路５から出力されるドットクロック
DCKSが位相比較用のフェーズクロックPCKとして表示制
御回路4aに入力されるようになっている。 第１図に示すクロックスキュー調整回路10において、
オシレータOSCから供給されたマスタクロックMCKは、遅
延回路11によって遅延され、内部クロックCLKとして表
示制御回路4aの各部に供給される。そして、表示制御回
路4aの各部は、この内部クロックCLKに同期して動作す
る。ここで、遅延回路11は、制御信号によってその遅延
量を調整することが可能な構成となっている。従って、
表示制御回路4aと表示制御回路５との位相調整が可能で
ある。 第２図の画面重ね合わせシステムにおいて、初期化が
行われると、その最後の動作モードとしてクロックスキ
ュー調整モードが実行される。このモードでは、セレク
タ12に入力されるテスト信号TSTが“1"となり、テスト
パターン発生回路13から出力されるテストパターンTDT
がセレクタ11およびバッファ13を介し、ドット信号VDTM
として出力される。そして、位相検出回路15によってド
ット信号VDTMと表示制御回路５のドットクロックDCKSと
の位相差が検出され、位相差に応じた検出信号ERが出力
される。そして、この検出信号ERは内部クロックCLKに
よって結果状態表示回路16に取り込まれる。そして、結
果状態表示回路16では、ドット信号VDTMとドットクロッ
クDCKSとが所定の位相関係を満足するか否かが検出信号
ERから判定され、満足しない場合にエラー信号ERSTが出
力される。 遅延回路11の遅延量を変化させると、ドット信号VDTM
の位相がそれに合わせて変化する。従って、表示制御回
路５から出力されるドットクロックDCKSとドット信号VD
TMとの位相差が変化する。このクロックスキュー調整回
路10では、遅延回路11の遅延量が各種切り換えることに
よって内部クロックCLKの位相が切り換えられ、各位相
条件毎にエラー信号ERSTの発生の有無が確認される。そ
して、エラー信号ERSTの出力されない安定した内部クロ
ック位相が探索される。 そして、以上のようにして、内部クロックCLKの位相
調整が完了すると、画面重ね合わせシステムは通常の表
示モードとなる。通常の表示モードにおいては、テスト
信号TSTが“0"となる。そして、表示画面を構成する各
ドットのカラーコードが、ドットデータ発生回路17から
１ドット分ずつ内部クロックCLKに同期して読み出さ
れ、これがセレクタ12およびバッファ14を介してドット
信号VDTMとして出力される。なお、内部クロックCLKは
バッファ18を介してドットクロックDCKMとして出力され
るが、第２図の画面重ね合わせシステムではこのドット
クロックDCKMは使用されない。 次に、上述したクロックスキュー調整回路10の具体例
について説明する。第３図はクロックスキュー調整回路
10の具体例を示す回路図、第４図は第３図に示す回路の
動作を示すタイムチャートである。なお、第１図の各ブ
ロックが第３図のどの回路に相当するのかを明確にする
ために、第１図において各ブロックに付した符号を、第
３図の該当する回路に付してある。以下、この回路の動
作を説明する。 画面重ね合わせシステムにおいて、クロックスキュー
調整モードが開始されると、制御データDTBが供給され
る。この制御データDTBは、書込信号WCSによってレジス
タ11aに書き込まれる。そして、レジスタ11aの第４ビッ
ト出力（この場合“1"）はテスト信号TSTとしてテスト
パターン発生回路13およびセレクタ12に供給される。ま
た、レジスタ11aの第０〜第２ビットはセレクト信号TS0
〜TS2としてセレクタ11dに、第３ビットは信号PSLとし
てEXORゲート11bに入力される。 オシレータOSC（第１図、第２図）から入力されたマ
スタクロックMCKは、EXORゲート11bを介し、多段遅延ゲ
ート11cに入力される。そして、多段遅延ゲート11cの各
段の遅延出力はセレクタ11dに供給される。そして、こ
れら遅延出力の中のセレクト信号TS0〜TS2に対応したも
のがセレクタ11dによって選択され、内部クロックCLKと
して出力される。このようにして、マスタクロックMCK
に対して位相のシフトした内部クロックCLKが発生され
る。なお、信号PSLとして“1"が出力されると、マスタ
クロックMCKは反転されて多段遅延ゲート11cに入力され
る。従って、この場合、内部クロックCLKの位相はさら
に半周期シフトされる。 テスト信号TSTが“0"の場合は、テストパターン発生
回路13におけるANDゲート13aの出力が“0"となるので、
フリップフロップ13bからは“0"が出力される。そし
て、テスト信号TSTが“1"になると、フリップフロップ1
3bでは前回の出力が入力データとして読み込まれるよ
うになり、内部クロックCLKと同期したトグル動作が開
始される。そして、フリップフロップ13bからは、第４
図に示すように、内部クロックCLKが立ち上がる毎に交
互に“1"、“0"を繰り返すテストパターンTDTが発生さ
れる。そして、テスト信号TSTが“1"であるため、この
テストパターンTDTはセレクタ12によって選択されて出
力される。そして、その出力信号はバッファ14に入力さ
れ、次の内部クロックCLKの立ち上がり時に、ドット信
号の第１ビット信号VDT0として出力される。 この信号VDT0は、フェーズデータ信号PDTとして位相
検出回路15内のフリップフロップ15aのデータ入力端子
Ｄに入力される。一方、このフリップフロップ15aのク
ロック入力端子には、表示制御回路５のドットクロック
DCKSがフェーズクロックPCKとして入力されている。そ
して、フェーズデータ信号PDTはこのフェーズクロックP
CKによってフリップフロップ15aに読み込まれ、フェー
ズクロックPCKの立ち上がりに同期してフリップフロッ
プ15aから信号RDTとして出力される。そして、この信号
RDTはEXORゲート15bの一方の入力端子に入力される。こ
こで、EXORゲート15bの他方の入力端子には、信号TDTが
入力される。そして、EXORゲート15bからは、信号TDTの
レベルと信号RDTのレベルとが不一致の期間にレベルが
“1"となる検出信号ERが出力される。 さて、この検出信号ERの発生タイミングは、内部クロ
ックCLKとドットクロックDCKSとの位相関係に応じて変
化する。まず、第４図において、（ａ）の場合のよう
に、ドットクロックDCKSの位相が内部クロックCLKより
も遅れている場合について説明する。この場合、検出信
号ERは、信号TDTの変化に同期して立ち上がり、信号RDT
の変化に同期して立ち下がる。従って、ドットクロック
DCKSが内部クロックCLKに対して遅れるに従って（矢印R
1方向）、検出信号ERの立ち下がりは遅れる（矢印R2方
向）。次に、（ｂ）の場合のように、ドットクロックDC
KSの位相が内部クロックCLKよりも進んでいる場合につ
いて説明する。この場合、検出信号ERは、信号RDTの変
化に同期して立ち上がり、信号TDTの変化に同期して立
ち下がる。従って、ドットクロックDCKSが内部クロック
CLKよりも進むと（矢印F1方向）、その進んだ分だけ検
出信号ERは早く立ち上がる（矢印F2方向）。このよう
に、検出信号ERが“1"になる期間は、ドットクロックDC
KSと内部クロックCLKとの位相差に応じて変化する。 そして、この検出信号ERは結果状態表示回路16に入力
される。結果状態表示回路16は、ORゲート16a、シュミ
ットトリガ回路16b、フリップフロップ16cからなる。こ
こで、シュミットトリガ回路16bは、結果表示回路16の
動作を安定化するために設けられたものである。 以下、結果状態表示回路16の検出信号ERに対する動作
を説明する。クロックスキュー調整回路には、前述した
遅延回路11に制御データDTBが入力されるその後、テス
ト結果読取信号RTRが入力される。そして、この信号RTR
によって、フリップフロップ16cがクリアされ、その時
点におけるエラー信号ERSTがリセットされる。従って、
内部クロックCLKの位相の設定が行われ、位相比較が開
始される時点では、エラー信号ERSTは“0"となってい
る。この状態において、検出信号ERが変化すると、この
信号の変化は、ORゲート16a、シュミットトリガ回路16b
を順次伝播し、フリップフロップ16cのデータ入力が変
化する。 第４図における（ｃ）の場合のように、ドットクロッ
クDCKSの位相遅れによって検出信号ERの立ち下がりが遅
れると、内部クロックCLKの立ち下がり時点においてシ
ュミットトリガ回路16bの出力レベルは“1"となるの
で、このレベル“1"が内部クロックCLKによってフリッ
プフロップ16cに取り込まれ、エラー信号ERSTが立ち上
がる。そして、このエラー信号ERSTはORゲート16aおよ
びシュミットトリガ回路16bを介してフリップフロップ1
6cに再入力されるので、エラー信号ERSTはレベル“1"を
継続する。そして、エラー信号ERSTが読み取られた後、
テスト結果読取信号RTRが入力され、フリップフロップ1
6cはクリアされる。ここで、検出信号ERの立ち下がり時
点と内部クロックCLKの立ち下がり時点とが非常に接近
している場合に、ORゲート16aの出力に幅の狭いパルス
が発生することがある。しかし、シュミットトリガ回路
16bの感度が鈍いので、このパルスはフリップフロップ1
6cに入力されず、フリップフロップ16cが不安定な動作
に陥いることはない。なお、ドットクロックDCKSの位相
が内部クロックCLKより進む場合も、その位相の進みが
限度を越えると、内部クロックCLKの立ち下がり時に検
出信号ER（レベル“1"）がフリップフロップ16cに読み
込まれることとなり、エラー信号ERSTが立ち上がる。 ところで、第４図に示すように、表示制御回路4aの信
号遅延時間が大きく、内部クロックCLKの立ち下がり以
後にドット信号VDT0が変化するような場合は、上述とは
別の動作によってエラー信号ERSTが発生される。すなわ
ち、（ｄ）に示すように、ドットクロックDCKSの位相が
進み、ドット信号VDT0の切り換わり時点より前に立ち上
がると、ドット信号VDT0としては、ドットクロックDCKS
の位相が正常であった場合と比べて１周期前のデータが
フリップフロップ15aに読み込まれる。 そして、第４図のように、ドットVDT0の立ち下がる時
の信号遅延時間が立ち上がる場合の信号遅延時間よりも
大きい場合は、（ｄ）に示すように、ドット信号VDT0と
して毎回“1"がフリップフロップ15aに読み込まれてし
まい、信号RDTが“1"を特徴とすることとなる。この場
合、信号TDTがEXORゲート15bで反転され、検出信号ERと
して出力されることとなり、その結果、エラー信号ERST
が発生される。 なお、上記とは逆に、ドット信号VDT0の立ち下がり時
の信号遅延時間の方が立ち上がり時の場合よりも大きい
場合は、信号RDTが“0"となって、エラー信号ERSTが発
生される。 このように、このクロックスキュー調整回路では、ド
ットクロックDCKSと内部クロックCLKとの位相差および
ドットクロックDCKSとドット信号VDT0の位相差がある限
界を越えた場合にエラー信号ERSTが出力される。そし
て、（ｅ）に示すように、位相の進み方向における限界
および遅れ方向における限界に囲まれた期間SAFEにドッ
トクロックDCKSが立ち上がる場合は、エラー信号ERSTが
出力されない。 以上のようにして、このクロックスキュー調整回路で
は、ドットクロックDCKSと内部クロックCLKおよびドッ
ト信号VDT0との位相比較が行われる。そして、このクロ
ックスキュー調整回路では、遅延回路11における遅延量
を各種切り換えて位相比較が実行され、エラー信号ERST
が発生されないように、内部クロックCLKの位相が調整
される。 そして、この位相調整が終了すると、画面重ね合わせ
システムでは、クロックスキュー調整モードを終了し、
通常の表示モードを開始する。このモードでは、テスト
信号TSTが“0"となる。そして、ドットデータ発生回路1
7から発生されるドットデータVD0〜VDnの内、第０ビッ
トデータVD0はセレクタ12およびバッファ14を介してド
ット信号VDT0にして出力され、また、他のデータVD1〜V
Dnはバッファ14を介してドット信号VDT1として出力され
る。そして、これらのドット信号VDT0〜VDTnは優先度切
換回路６（第２図）に送られ、画面の重ね合わせ表示が
行われる。
ュー調整回路10のブロック図、第２図は同回路10が内蔵
された表示制御回路4aをマスタ表示制御回路として用い
た画面重ね合わせシステムのブロック図である。なお、
第２図において、前述した第８図と対応する部分には同
一の符号が付してある。この第２図における画面重ね合
わせシステムにおいては、表示制御回路4aから出力され
るドット信号VDTMが位相比較用のフェーズデータ信号PD
Tとして表示制御回路4aに再入力されるようになってい
る。また表示制御回路５から出力されるドットクロック
DCKSが位相比較用のフェーズクロックPCKとして表示制
御回路4aに入力されるようになっている。 第１図に示すクロックスキュー調整回路10において、
オシレータOSCから供給されたマスタクロックMCKは、遅
延回路11によって遅延され、内部クロックCLKとして表
示制御回路4aの各部に供給される。そして、表示制御回
路4aの各部は、この内部クロックCLKに同期して動作す
る。ここで、遅延回路11は、制御信号によってその遅延
量を調整することが可能な構成となっている。従って、
表示制御回路4aと表示制御回路５との位相調整が可能で
ある。 第２図の画面重ね合わせシステムにおいて、初期化が
行われると、その最後の動作モードとしてクロックスキ
ュー調整モードが実行される。このモードでは、セレク
タ12に入力されるテスト信号TSTが“1"となり、テスト
パターン発生回路13から出力されるテストパターンTDT
がセレクタ11およびバッファ13を介し、ドット信号VDTM
として出力される。そして、位相検出回路15によってド
ット信号VDTMと表示制御回路５のドットクロックDCKSと
の位相差が検出され、位相差に応じた検出信号ERが出力
される。そして、この検出信号ERは内部クロックCLKに
よって結果状態表示回路16に取り込まれる。そして、結
果状態表示回路16では、ドット信号VDTMとドットクロッ
クDCKSとが所定の位相関係を満足するか否かが検出信号
ERから判定され、満足しない場合にエラー信号ERSTが出
力される。 遅延回路11の遅延量を変化させると、ドット信号VDTM
の位相がそれに合わせて変化する。従って、表示制御回
路５から出力されるドットクロックDCKSとドット信号VD
TMとの位相差が変化する。このクロックスキュー調整回
路10では、遅延回路11の遅延量が各種切り換えることに
よって内部クロックCLKの位相が切り換えられ、各位相
条件毎にエラー信号ERSTの発生の有無が確認される。そ
して、エラー信号ERSTの出力されない安定した内部クロ
ック位相が探索される。 そして、以上のようにして、内部クロックCLKの位相
調整が完了すると、画面重ね合わせシステムは通常の表
示モードとなる。通常の表示モードにおいては、テスト
信号TSTが“0"となる。そして、表示画面を構成する各
ドットのカラーコードが、ドットデータ発生回路17から
１ドット分ずつ内部クロックCLKに同期して読み出さ
れ、これがセレクタ12およびバッファ14を介してドット
信号VDTMとして出力される。なお、内部クロックCLKは
バッファ18を介してドットクロックDCKMとして出力され
るが、第２図の画面重ね合わせシステムではこのドット
クロックDCKMは使用されない。 次に、上述したクロックスキュー調整回路10の具体例
について説明する。第３図はクロックスキュー調整回路
10の具体例を示す回路図、第４図は第３図に示す回路の
動作を示すタイムチャートである。なお、第１図の各ブ
ロックが第３図のどの回路に相当するのかを明確にする
ために、第１図において各ブロックに付した符号を、第
３図の該当する回路に付してある。以下、この回路の動
作を説明する。 画面重ね合わせシステムにおいて、クロックスキュー
調整モードが開始されると、制御データDTBが供給され
る。この制御データDTBは、書込信号WCSによってレジス
タ11aに書き込まれる。そして、レジスタ11aの第４ビッ
ト出力（この場合“1"）はテスト信号TSTとしてテスト
パターン発生回路13およびセレクタ12に供給される。ま
た、レジスタ11aの第０〜第２ビットはセレクト信号TS0
〜TS2としてセレクタ11dに、第３ビットは信号PSLとし
てEXORゲート11bに入力される。 オシレータOSC（第１図、第２図）から入力されたマ
スタクロックMCKは、EXORゲート11bを介し、多段遅延ゲ
ート11cに入力される。そして、多段遅延ゲート11cの各
段の遅延出力はセレクタ11dに供給される。そして、こ
れら遅延出力の中のセレクト信号TS0〜TS2に対応したも
のがセレクタ11dによって選択され、内部クロックCLKと
して出力される。このようにして、マスタクロックMCK
に対して位相のシフトした内部クロックCLKが発生され
る。なお、信号PSLとして“1"が出力されると、マスタ
クロックMCKは反転されて多段遅延ゲート11cに入力され
る。従って、この場合、内部クロックCLKの位相はさら
に半周期シフトされる。 テスト信号TSTが“0"の場合は、テストパターン発生
回路13におけるANDゲート13aの出力が“0"となるので、
フリップフロップ13bからは“0"が出力される。そし
て、テスト信号TSTが“1"になると、フリップフロップ1
3bでは前回の出力が入力データとして読み込まれるよ
うになり、内部クロックCLKと同期したトグル動作が開
始される。そして、フリップフロップ13bからは、第４
図に示すように、内部クロックCLKが立ち上がる毎に交
互に“1"、“0"を繰り返すテストパターンTDTが発生さ
れる。そして、テスト信号TSTが“1"であるため、この
テストパターンTDTはセレクタ12によって選択されて出
力される。そして、その出力信号はバッファ14に入力さ
れ、次の内部クロックCLKの立ち上がり時に、ドット信
号の第１ビット信号VDT0として出力される。 この信号VDT0は、フェーズデータ信号PDTとして位相
検出回路15内のフリップフロップ15aのデータ入力端子
Ｄに入力される。一方、このフリップフロップ15aのク
ロック入力端子には、表示制御回路５のドットクロック
DCKSがフェーズクロックPCKとして入力されている。そ
して、フェーズデータ信号PDTはこのフェーズクロックP
CKによってフリップフロップ15aに読み込まれ、フェー
ズクロックPCKの立ち上がりに同期してフリップフロッ
プ15aから信号RDTとして出力される。そして、この信号
RDTはEXORゲート15bの一方の入力端子に入力される。こ
こで、EXORゲート15bの他方の入力端子には、信号TDTが
入力される。そして、EXORゲート15bからは、信号TDTの
レベルと信号RDTのレベルとが不一致の期間にレベルが
“1"となる検出信号ERが出力される。 さて、この検出信号ERの発生タイミングは、内部クロ
ックCLKとドットクロックDCKSとの位相関係に応じて変
化する。まず、第４図において、（ａ）の場合のよう
に、ドットクロックDCKSの位相が内部クロックCLKより
も遅れている場合について説明する。この場合、検出信
号ERは、信号TDTの変化に同期して立ち上がり、信号RDT
の変化に同期して立ち下がる。従って、ドットクロック
DCKSが内部クロックCLKに対して遅れるに従って（矢印R
1方向）、検出信号ERの立ち下がりは遅れる（矢印R2方
向）。次に、（ｂ）の場合のように、ドットクロックDC
KSの位相が内部クロックCLKよりも進んでいる場合につ
いて説明する。この場合、検出信号ERは、信号RDTの変
化に同期して立ち上がり、信号TDTの変化に同期して立
ち下がる。従って、ドットクロックDCKSが内部クロック
CLKよりも進むと（矢印F1方向）、その進んだ分だけ検
出信号ERは早く立ち上がる（矢印F2方向）。このよう
に、検出信号ERが“1"になる期間は、ドットクロックDC
KSと内部クロックCLKとの位相差に応じて変化する。 そして、この検出信号ERは結果状態表示回路16に入力
される。結果状態表示回路16は、ORゲート16a、シュミ
ットトリガ回路16b、フリップフロップ16cからなる。こ
こで、シュミットトリガ回路16bは、結果表示回路16の
動作を安定化するために設けられたものである。 以下、結果状態表示回路16の検出信号ERに対する動作
を説明する。クロックスキュー調整回路には、前述した
遅延回路11に制御データDTBが入力されるその後、テス
ト結果読取信号RTRが入力される。そして、この信号RTR
によって、フリップフロップ16cがクリアされ、その時
点におけるエラー信号ERSTがリセットされる。従って、
内部クロックCLKの位相の設定が行われ、位相比較が開
始される時点では、エラー信号ERSTは“0"となってい
る。この状態において、検出信号ERが変化すると、この
信号の変化は、ORゲート16a、シュミットトリガ回路16b
を順次伝播し、フリップフロップ16cのデータ入力が変
化する。 第４図における（ｃ）の場合のように、ドットクロッ
クDCKSの位相遅れによって検出信号ERの立ち下がりが遅
れると、内部クロックCLKの立ち下がり時点においてシ
ュミットトリガ回路16bの出力レベルは“1"となるの
で、このレベル“1"が内部クロックCLKによってフリッ
プフロップ16cに取り込まれ、エラー信号ERSTが立ち上
がる。そして、このエラー信号ERSTはORゲート16aおよ
びシュミットトリガ回路16bを介してフリップフロップ1
6cに再入力されるので、エラー信号ERSTはレベル“1"を
継続する。そして、エラー信号ERSTが読み取られた後、
テスト結果読取信号RTRが入力され、フリップフロップ1
6cはクリアされる。ここで、検出信号ERの立ち下がり時
点と内部クロックCLKの立ち下がり時点とが非常に接近
している場合に、ORゲート16aの出力に幅の狭いパルス
が発生することがある。しかし、シュミットトリガ回路
16bの感度が鈍いので、このパルスはフリップフロップ1
6cに入力されず、フリップフロップ16cが不安定な動作
に陥いることはない。なお、ドットクロックDCKSの位相
が内部クロックCLKより進む場合も、その位相の進みが
限度を越えると、内部クロックCLKの立ち下がり時に検
出信号ER（レベル“1"）がフリップフロップ16cに読み
込まれることとなり、エラー信号ERSTが立ち上がる。 ところで、第４図に示すように、表示制御回路4aの信
号遅延時間が大きく、内部クロックCLKの立ち下がり以
後にドット信号VDT0が変化するような場合は、上述とは
別の動作によってエラー信号ERSTが発生される。すなわ
ち、（ｄ）に示すように、ドットクロックDCKSの位相が
進み、ドット信号VDT0の切り換わり時点より前に立ち上
がると、ドット信号VDT0としては、ドットクロックDCKS
の位相が正常であった場合と比べて１周期前のデータが
フリップフロップ15aに読み込まれる。 そして、第４図のように、ドットVDT0の立ち下がる時
の信号遅延時間が立ち上がる場合の信号遅延時間よりも
大きい場合は、（ｄ）に示すように、ドット信号VDT0と
して毎回“1"がフリップフロップ15aに読み込まれてし
まい、信号RDTが“1"を特徴とすることとなる。この場
合、信号TDTがEXORゲート15bで反転され、検出信号ERと
して出力されることとなり、その結果、エラー信号ERST
が発生される。 なお、上記とは逆に、ドット信号VDT0の立ち下がり時
の信号遅延時間の方が立ち上がり時の場合よりも大きい
場合は、信号RDTが“0"となって、エラー信号ERSTが発
生される。 このように、このクロックスキュー調整回路では、ド
ットクロックDCKSと内部クロックCLKとの位相差および
ドットクロックDCKSとドット信号VDT0の位相差がある限
界を越えた場合にエラー信号ERSTが出力される。そし
て、（ｅ）に示すように、位相の進み方向における限界
および遅れ方向における限界に囲まれた期間SAFEにドッ
トクロックDCKSが立ち上がる場合は、エラー信号ERSTが
出力されない。 以上のようにして、このクロックスキュー調整回路で
は、ドットクロックDCKSと内部クロックCLKおよびドッ
ト信号VDT0との位相比較が行われる。そして、このクロ
ックスキュー調整回路では、遅延回路11における遅延量
を各種切り換えて位相比較が実行され、エラー信号ERST
が発生されないように、内部クロックCLKの位相が調整
される。 そして、この位相調整が終了すると、画面重ね合わせ
システムでは、クロックスキュー調整モードを終了し、
通常の表示モードを開始する。このモードでは、テスト
信号TSTが“0"となる。そして、ドットデータ発生回路1
7から発生されるドットデータVD0〜VDnの内、第０ビッ
トデータVD0はセレクタ12およびバッファ14を介してド
ット信号VDT0にして出力され、また、他のデータVD1〜V
Dnはバッファ14を介してドット信号VDT1として出力され
る。そして、これらのドット信号VDT0〜VDTnは優先度切
換回路６（第２図）に送られ、画面の重ね合わせ表示が
行われる。
【実施例２】 第５図および第６図は、この発明の第２の実施例を説
明するものであり、第５図は同実施例における位相検出
回路15aおよび結果状態表示回路15bの構成を示す回路
図、第６図は同回路の動作を示すタイムチャートであ
る。 この位相検出回路15aでは、表示制御回路4aのドット
クロックDCKMと表示制御回路５のドットクロックDCKSの
位相差が検出される。クロックスキュー調整モードが開
始されると、テスト信号TSTが“1"となり、ANDゲート15
1および152を介し、ドットクロックDCKSおよびDCKMがフ
リップフロップ153に入力される。ここで、（ａ）に示
すように、ドットクロックDCKSの位相がドットクロック
DCKMの位相よりも進んでいる場合、ドットクロックDCKS
の信号レベルはドットクロックDCKMの立ち上がり時点で
“1"となる。従って、この場合、フリップフロップ153
の位相検出信号FPDのレベルは“1"となる。 結果状態表示回路16aにおいて、信号FPDはシュミット
トリガ回路161を介してフリップフロップ162に入力され
る。そして、この信号は内部クロックCLK（ドットクロ
ックDCKMはこの内部クロックCLKに同期して出力され
る）の立ち上がり時点で位相状態信号PHST（レベル
“1"）として出力される。 一方、（ｂ）に示すように、ドットクロックDCKSの位
相がドットクロックDCKMの位相よりも遅れている場合、
ドットクロックDCKSの信号レベルはドットクロックDCKM
の立ち上がり時点で常に“0"となる。従って、この場
合、フリップフロップ153の位相検出信号FPDのレベルは
“0"となる。そして、結果状態表示回路16aからはレベ
ル“0"の位相状態信号PHSTが出力される。 このクロックスキュー調整回路では、位相状態信号PG
STが“1"であるか“0"であるかを判定することにより、
ドットクロックDCKSがドットクロックDCKMより進んでい
るのかあるいは遅れているのかが判定される。そして、
ドットクロックDCKMの出力タイミングを各種切り換えな
がら上記判定が行われ、位相状態信号PHSTが“1"から
“0"に変化する境界状態が検出される。この状態におい
て、ドットクロックDCKMとDCKSはほぼ同位相となる。そ
して、第２図の画面重ね合わせシステムのように、ドッ
トクロックDCKSを優先度切換回路６に入力する方式にお
いては、ドットクロックDCKSの位相がドットクロックDC
KMの位相よりもやや進んでいる方が望ましいので、ドッ
トクロックDCKMの位相は上述の境界状態からやや遅れた
位相に調整される。このようにして、このクロックスキ
ュー調整では、ドットクロックDCKMおよびDCKSの位相が
調整される。 なお、以上説明した実施例では、本発明のクロックス
キュー調整回路を画面重ね合わせシステムに適用する例
を説明したが、本発明は複数のLSIを同期して動作させ
るシステムにおいて、各LSIの出力信号の位相を調整し
たい場合にも応用することができる。また、実施例にお
いては、クロックスキュー調整回路を表示制御回路内に
設けた場合を説明したが、クロックスキュー調整回路の
一部あるいは全部を表示制御回路とは別のLISで実現す
るようにしても良い。 「発明の効果」 以上説明したように、この発明によれば、複数の制御
回路における各出力信号の位相差を検出する位相検出手
段と、各制御回路のクロックの位相を、前記位相差に応
じて調整するクロックスキュー調整手段とを設けたの
で、各制御回路の出力信号の位相を、初期化時、プログ
ラム的に調整し、システムを正常に同期化することがで
きる。従って、従来のように製造後に各制御回路のクロ
ックスキューを調整する必要がなくなるので、動作の安
定した同期化システムを効率的に製造することができ
る。また、位相検出手段は、請求項１記載の発明にあっ
ては１つの制御回路のドットクロックをクロック信号と
して作動するフリップ・フロップ回路に、各々の制御回
路の出力信号を入力し、そのフリップ・フロップ回路の
出力に基づいて、また、請求項２記載の発明にあっては
１つの制御回路のクロック信号をクロック信号として作
動するフリップ・フロップ回路に、複数の表示制御回路
から出力される各ドットクロックを入力し、そのフリッ
プ・フロップ回路の出力に基づいて、複数の制御回路に
おける各出力信号の位相差を検出するので、調整すべき
クロックの周波数より高い周波数のクロック信号および
その高い周波数で作動可能な高速作動素子を必要としな
い。さらに非常に簡単に回路構成されることができる。
明するものであり、第５図は同実施例における位相検出
回路15aおよび結果状態表示回路15bの構成を示す回路
図、第６図は同回路の動作を示すタイムチャートであ
る。 この位相検出回路15aでは、表示制御回路4aのドット
クロックDCKMと表示制御回路５のドットクロックDCKSの
位相差が検出される。クロックスキュー調整モードが開
始されると、テスト信号TSTが“1"となり、ANDゲート15
1および152を介し、ドットクロックDCKSおよびDCKMがフ
リップフロップ153に入力される。ここで、（ａ）に示
すように、ドットクロックDCKSの位相がドットクロック
DCKMの位相よりも進んでいる場合、ドットクロックDCKS
の信号レベルはドットクロックDCKMの立ち上がり時点で
“1"となる。従って、この場合、フリップフロップ153
の位相検出信号FPDのレベルは“1"となる。 結果状態表示回路16aにおいて、信号FPDはシュミット
トリガ回路161を介してフリップフロップ162に入力され
る。そして、この信号は内部クロックCLK（ドットクロ
ックDCKMはこの内部クロックCLKに同期して出力され
る）の立ち上がり時点で位相状態信号PHST（レベル
“1"）として出力される。 一方、（ｂ）に示すように、ドットクロックDCKSの位
相がドットクロックDCKMの位相よりも遅れている場合、
ドットクロックDCKSの信号レベルはドットクロックDCKM
の立ち上がり時点で常に“0"となる。従って、この場
合、フリップフロップ153の位相検出信号FPDのレベルは
“0"となる。そして、結果状態表示回路16aからはレベ
ル“0"の位相状態信号PHSTが出力される。 このクロックスキュー調整回路では、位相状態信号PG
STが“1"であるか“0"であるかを判定することにより、
ドットクロックDCKSがドットクロックDCKMより進んでい
るのかあるいは遅れているのかが判定される。そして、
ドットクロックDCKMの出力タイミングを各種切り換えな
がら上記判定が行われ、位相状態信号PHSTが“1"から
“0"に変化する境界状態が検出される。この状態におい
て、ドットクロックDCKMとDCKSはほぼ同位相となる。そ
して、第２図の画面重ね合わせシステムのように、ドッ
トクロックDCKSを優先度切換回路６に入力する方式にお
いては、ドットクロックDCKSの位相がドットクロックDC
KMの位相よりもやや進んでいる方が望ましいので、ドッ
トクロックDCKMの位相は上述の境界状態からやや遅れた
位相に調整される。このようにして、このクロックスキ
ュー調整では、ドットクロックDCKMおよびDCKSの位相が
調整される。 なお、以上説明した実施例では、本発明のクロックス
キュー調整回路を画面重ね合わせシステムに適用する例
を説明したが、本発明は複数のLSIを同期して動作させ
るシステムにおいて、各LSIの出力信号の位相を調整し
たい場合にも応用することができる。また、実施例にお
いては、クロックスキュー調整回路を表示制御回路内に
設けた場合を説明したが、クロックスキュー調整回路の
一部あるいは全部を表示制御回路とは別のLISで実現す
るようにしても良い。 「発明の効果」 以上説明したように、この発明によれば、複数の制御
回路における各出力信号の位相差を検出する位相検出手
段と、各制御回路のクロックの位相を、前記位相差に応
じて調整するクロックスキュー調整手段とを設けたの
で、各制御回路の出力信号の位相を、初期化時、プログ
ラム的に調整し、システムを正常に同期化することがで
きる。従って、従来のように製造後に各制御回路のクロ
ックスキューを調整する必要がなくなるので、動作の安
定した同期化システムを効率的に製造することができ
る。また、位相検出手段は、請求項１記載の発明にあっ
ては１つの制御回路のドットクロックをクロック信号と
して作動するフリップ・フロップ回路に、各々の制御回
路の出力信号を入力し、そのフリップ・フロップ回路の
出力に基づいて、また、請求項２記載の発明にあっては
１つの制御回路のクロック信号をクロック信号として作
動するフリップ・フロップ回路に、複数の表示制御回路
から出力される各ドットクロックを入力し、そのフリッ
プ・フロップ回路の出力に基づいて、複数の制御回路に
おける各出力信号の位相差を検出するので、調整すべき
クロックの周波数より高い周波数のクロック信号および
その高い周波数で作動可能な高速作動素子を必要としな
い。さらに非常に簡単に回路構成されることができる。
第１図はこの発明の第１の実施例によるクロックスキュ
ー調整回路10の構成を示すブロック図、第２図は同実施
例を用いた画面重ね合わせシステムの構成を示すブロッ
ク図、第３図は同実施例におけるクロックスキュー調整
回路10の具体例を示す回路図、第４図は第３図の回路の
動作を示すタイムチャート、第５図はこの発明の第２の
実施例によるクロックスキュー調整回路における位相検
出回路15aおよび結果状態表示回路16aの回路図、第６図
は第５図の回路の動作を示すタイムチャート、第７図は
一般的な画面重ね合わせシステムの構成を示すブロック
図、第８図は第７図のシステムの詳細な構成を示すブロ
ック図、第９図は第８図における表示制御回路４および
５の出力信号の位相を示すタイムチャートである。 10……クロックスキュー調整回路、15、15a……位相検
出回路、11……遅延回路。
ー調整回路10の構成を示すブロック図、第２図は同実施
例を用いた画面重ね合わせシステムの構成を示すブロッ
ク図、第３図は同実施例におけるクロックスキュー調整
回路10の具体例を示す回路図、第４図は第３図の回路の
動作を示すタイムチャート、第５図はこの発明の第２の
実施例によるクロックスキュー調整回路における位相検
出回路15aおよび結果状態表示回路16aの回路図、第６図
は第５図の回路の動作を示すタイムチャート、第７図は
一般的な画面重ね合わせシステムの構成を示すブロック
図、第８図は第７図のシステムの詳細な構成を示すブロ
ック図、第９図は第８図における表示制御回路４および
５の出力信号の位相を示すタイムチャートである。 10……クロックスキュー調整回路、15、15a……位相検
出回路、11……遅延回路。
Claims (2)
- 【請求項１】クロックによって駆動され、表示画面を構
成するドット信号および該ドット信号に同期したドット
クロックを出力する表示制御回路を複数有し、これらの
表示制御回路から出力されるドット信号およびドットク
ロックに基づいて表示装置に複数の画面の重ね合わせ表
示を行う画面重ね合わせシステムにおいて、 前記複数の表示制御回路の中の特定の表示制御回路にお
けるドットクロックをクロック信号として作動するフリ
ップ・フロップ回路に、各々の表示制御回路の出力信号
を入力し、該フリップ・フロップ回路の出力に基づいて
前記複数の表示制御回路における各出力信号の位相差を
検出する位相検出手段と、 前記各表示制御回路のクロックの位相を、前記位相差に
応じて調整するクロックスキュー調整手段と を具備することを特徴とする画面重ね合わせシステムに
おけるクロックスキュー調整回路。 - 【請求項２】クロックによって駆動され、表示画面を構
成するドット信号および該ドット信号に同期したドット
クロックを出力する表示制御回路を複数有し、これらの
表示制御回路から出力されるドット信号およびドットク
ロックに基づいて表示装置に複数の画面の重ね合わせ表
示を行う画面重ね合わせシステムにおいて、 前記複数の表示制御回路における１つの表示制御回路の
クロック信号をクロック信号として作動するフリップ・
フロップ回路に、前記複数の表示制御回路から出力され
る各ドットクロックを入力し、該フリップ・フロップ回
路の出力に基づいて前記複数の表示制御回路における各
出力信号の位相差を検出する位相検出手段と、 前記各表示制御回路のクロックの位相を、前記位相差に
応じて調整するクロックスキュー調整手段と を具備することを特徴とする画面重ね合わせシステムに
おけるクロックスキュー調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285497A JP2723270B2 (ja) | 1988-11-11 | 1988-11-11 | 画面重ね合わせシステムにおけるクロックスキュー調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285497A JP2723270B2 (ja) | 1988-11-11 | 1988-11-11 | 画面重ね合わせシステムにおけるクロックスキュー調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02131289A JPH02131289A (ja) | 1990-05-21 |
| JP2723270B2 true JP2723270B2 (ja) | 1998-03-09 |
Family
ID=17692291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285497A Expired - Lifetime JP2723270B2 (ja) | 1988-11-11 | 1988-11-11 | 画面重ね合わせシステムにおけるクロックスキュー調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723270B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229094A (ja) * | 1984-04-27 | 1985-11-14 | 株式会社日立製作所 | 表示装置 |
| JPS6188618A (ja) * | 1984-10-05 | 1986-05-06 | Hitachi Ltd | パルス発生装置 |
| JPS6346529A (ja) * | 1986-08-13 | 1988-02-27 | Nec Corp | クロツク分配回路 |
| JPS63142932A (ja) * | 1986-12-05 | 1988-06-15 | Fujitsu Ltd | 位相切替え回路 |
| JPS63155870A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | 遅延調整方式 |
-
1988
- 1988-11-11 JP JP63285497A patent/JP2723270B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02131289A (ja) | 1990-05-21 |
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