JPS63142932A - 位相切替え回路 - Google Patents
位相切替え回路Info
- Publication number
- JPS63142932A JPS63142932A JP61290060A JP29006086A JPS63142932A JP S63142932 A JPS63142932 A JP S63142932A JP 61290060 A JP61290060 A JP 61290060A JP 29006086 A JP29006086 A JP 29006086A JP S63142932 A JPS63142932 A JP S63142932A
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- JP
- Japan
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- data
- phase
- input clock
- clock
- gate
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 12
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000011218 segmentation Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 6
- 238000004080 punching Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 244000025254 Cannabis sativa Species 0.000 description 1
- 241001494479 Pecora Species 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
位相切替え回路において、入力クロックのレベル変化点
が入力データの不確定領域内にあることを位相検出手段
が検出した時、ここからの検出出力で位相制御手段を駆
動して入カクロノクの位相をシフトさせてレベル変化点
を不確定領域外にシフトし、確実にデータを打ち抜ける
様にしたものである。
が入力データの不確定領域内にあることを位相検出手段
が検出した時、ここからの検出出力で位相制御手段を駆
動して入カクロノクの位相をシフトさせてレベル変化点
を不確定領域外にシフトし、確実にデータを打ち抜ける
様にしたものである。
本発明は位相切替え回路に関するものである。
一般に、論理処理回路は入力するデータとクロックとの
位相関係の如何によって誤動作する可能性があるが、こ
の可能性を少なくする為に位相関係の規定が設けられて
いる。
位相関係の如何によって誤動作する可能性があるが、こ
の可能性を少なくする為に位相関係の規定が設けられて
いる。
そこで、データとクロックの位相関係が規定の限界に近
く、シかも周囲温度や電源電圧の変動。
く、シかも周囲温度や電源電圧の変動。
論理素子の特性のバラツキ等がある場合でも、確実にデ
ータが打ち抜けて誤動作の可能性が少なくなる様にする
ことが要望されている。
ータが打ち抜けて誤動作の可能性が少なくなる様にする
ことが要望されている。
第４図は従来例のブロック図、第５図は第４図のタイム
チャートを示す。以下、第５図を参照しながら第４図の
動作を説明する。
チャートを示す。以下、第５図を参照しながら第４図の
動作を説明する。
先ず、論理処理回路１は例えばＤクィプフリップフロソ
ブ（以下、 Ｄ−ＦＦと省略する）やゲート等で構成さ
れ、入力クロックを用いて入力データの論理処理を行っ
ている。
ブ（以下、 Ｄ−ＦＦと省略する）やゲート等で構成さ
れ、入力クロックを用いて入力データの論理処理を行っ
ている。
今、入力データとクロックの位相関係が第５図−■、■
に示す様な位相関係にあって規定を満足しているとする
と、Ｄ−ＦＦ ２においてクロックの立上り点でデータ
は確実に打ち抜かれ、端子Ｑから確定した例えば１１
レベルの信号が取り出される。
に示す様な位相関係にあって規定を満足しているとする
と、Ｄ−ＦＦ ２においてクロックの立上り点でデータ
は確実に打ち抜かれ、端子Ｑから確定した例えば１１
レベルの信号が取り出される。
そこで、論理処理回路１が誤動作する可能性は少ない。
しかし、規定を満足しているが限界に近い位相関係を持
つデータとクロックが人力して論理処理が行われ、例え
ば環境条件が変化した為に第５図−〇“に示す様にクロ
ックの立上り点がデータのホールドタイ１．ｔｌとセッ
トアツプタイムｔｚ （斜線の部分で不確定領域と云う
）内に入ったとすると、クロックの立上り点で人力デー
タの不確定領域を打ち抜くことになるので、Ｄ−ＦＦの
端子Ｑからり、又はＤ２信号が取り出され、レベル値が
確定しない。
つデータとクロックが人力して論理処理が行われ、例え
ば環境条件が変化した為に第５図−〇“に示す様にクロ
ックの立上り点がデータのホールドタイ１．ｔｌとセッ
トアツプタイムｔｚ （斜線の部分で不確定領域と云う
）内に入ったとすると、クロックの立上り点で人力デー
タの不確定領域を打ち抜くことになるので、Ｄ−ＦＦの
端子Ｑからり、又はＤ２信号が取り出され、レベル値が
確定しない。
この為、論理処理回路が誤動作する可能性が生ずると云
う問題がある。
う問題がある。
〔間８点を解決する為の手段〕
上記の問題点は第１図に示す位相切替え回路により解決
される。４は入力クロックのレベル変化点が入力データ
の不確定領域内に入っているか否かを検出する位相差検
出手段で、３は該位相差検出手段の出力で該入力クロッ
クの位相を制御する位相制御手段である。
される。４は入力クロックのレベル変化点が入力データ
の不確定領域内に入っているか否かを検出する位相差検
出手段で、３は該位相差検出手段の出力で該入力クロッ
クの位相を制御する位相制御手段である。
本発明はクロックレベルの変化点でデータの不確定領域
を打ち抜いた時のレベルは確定しないが、不確定領域で
ない部分を打ち抜いた時のレベルは確定していることを
利用して、入力クロックのレベル変化点が入力データの
不確定領域に入っているか否かを検出する。
を打ち抜いた時のレベルは確定しないが、不確定領域で
ない部分を打ち抜いた時のレベルは確定していることを
利用して、入力クロックのレベル変化点が入力データの
不確定領域に入っているか否かを検出する。
この為、位相差検出手段４で同一データを入力クロック
及び所定量だけ遅延させた人力クロックの立上り点でそ
れぞれ打ち抜いて、そのレベルを比較し、２つのレベル
が同一であれば不確定領域外、異なっていれば不確定領
域内と検出し、後者の場合は検出出力で位相制御手段３
を制御して入力クロックの位相をシフトしてレベル変化
点が不確定領域外になる様にする。
及び所定量だけ遅延させた人力クロックの立上り点でそ
れぞれ打ち抜いて、そのレベルを比較し、２つのレベル
が同一であれば不確定領域外、異なっていれば不確定領
域内と検出し、後者の場合は検出出力で位相制御手段３
を制御して入力クロックの位相をシフトしてレベル変化
点が不確定領域外になる様にする。
これにより、データ打し抜きの際に確定した値が得られ
る。
る。
第２図は本発明の実施例のブロック図、第３図は第２図
のタイムチャートで、第３図（ａ）は人力クロックのレ
ベル変化点が不確定領域外の場合、第３図（ｂｌは不確
定領域内の場合を示す。
のタイムチャートで、第３図（ａ）は人力クロックのレ
ベル変化点が不確定領域外の場合、第３図（ｂｌは不確
定領域内の場合を示す。
ここで、遅延回路４１．４５、Ｄ−ＦＦ ４２〜４４．
ＥＸ−ＯＲゲート４６は位相差検出手段４の部分で、
ＥＸ−ＯＲゲート３１は位相制御手段３の部分である。
ＥＸ−ＯＲゲート４６は位相差検出手段４の部分で、
ＥＸ−ＯＲゲート３１は位相制御手段３の部分である。
又、第３図中の左側の数字は第２図中の同じ数字の部分
の波形を示す。尚、企図を通じて同一符号は同一対象物
を示す。
の波形を示す。尚、企図を通じて同一符号は同一対象物
を示す。
以下、第３図を参照して第２図の動作を説明する。
（１）不確定領域外の場合（第３図（ａ）参照）先ず、
入力データは直接Ｄ−ＦＦ ４２とＤ−ＦＦ ４３に。
入力データは直接Ｄ−ＦＦ ４２とＤ−ＦＦ ４３に。
クロックはＥＸ−ＯＲゲート３１を介して直接、及び遅
延回路４１を介して同じ＜ Ｄ−ＦＦ ４２． Ｄ−Ｆ
Ｆ ４３に加えられるので、データはクロックで打ち抜
かれ。
延回路４１を介して同じ＜ Ｄ−ＦＦ ４２． Ｄ−Ｆ
Ｆ ４３に加えられるので、データはクロックで打ち抜
かれ。
Ｄ−ＦＦ４２の出力は遅延回路４１と同じ遅延時間の遅
延回路４５を介しテＥＸ−ＯＲゲート４６ニ、Ｄ−ＦＦ
４３ ｆ７）出力は直接にＥＸ−ＯＲゲート４６に加
えられる（第３図（ａ）−■〜■参照）。
延回路４５を介しテＥＸ−ＯＲゲート４６ニ、Ｄ−ＦＦ
４３ ｆ７）出力は直接にＥＸ−ＯＲゲート４６に加
えられる（第３図（ａ）−■〜■参照）。
この時、第３図（ａ）−■、■に示す様に打ち抜かれた
値は確定し、且つ同位相になっているので、ＥＸ−ＯＲ
ゲート４６よりＬレベルの信号がクロックとしてＤ−Ｆ
Ｆ ４４に加えられる。そこで、Ｄ−ＦＦ ４４の端子
Ｑの出力レベルは変化せず、 ＥＸ−ＯＲゲート３１は
入力クロックの位相をシフトさせずに通過させる（第３
図（ａｌ〜■、■、■参照）。
値は確定し、且つ同位相になっているので、ＥＸ−ＯＲ
ゲート４６よりＬレベルの信号がクロックとしてＤ−Ｆ
Ｆ ４４に加えられる。そこで、Ｄ−ＦＦ ４４の端子
Ｑの出力レベルは変化せず、 ＥＸ−ＯＲゲート３１は
入力クロックの位相をシフトさせずに通過させる（第３
図（ａｌ〜■、■、■参照）。
ここで、Ｄ−ＦＦ ４４の端子口の初期出力レベルはＬ
と仮定する。
と仮定する。
尚、遅延回路４１．４５の遅延時間τは同じであるが、
（ｔ＋ ＋ｔｚ） ＜τ＜（％クロック周Ｍ）にしであ
るが、これは後述する様に位相反転した時にデータの中
央付近にクロックの立上り点がくる様にする為である。
（ｔ＋ ＋ｔｚ） ＜τ＜（％クロック周Ｍ）にしであ
るが、これは後述する様に位相反転した時にデータの中
央付近にクロックの立上り点がくる様にする為である。
（２）不確定領域内の場合（第３図（ｂｌ参照）この場
合、第３図中）−■〜■に示す様に入力クロックの立上
り点がデータの不確定領域に近すき。
合、第３図中）−■〜■に示す様に入力クロックの立上
り点がデータの不確定領域に近すき。
遅延回路４１を通った後にデータの不確定領域に入る。
そこで、入力クロックを用いてＤ−ＦＦ ４２でデータ
を打ち抜き遅延回路４５を通ったものと、遅延された入
力クロックを用いてＤ−ＦＦ ４３でデータを打ち抜い
たものとをＥＸ−ＯＲゲート４６に加えるが、第３図（
ｂｌ−■、■に示す様に不確定領域を打ち抜いたものは
データＤ１又はデータＤ２になり値が不確定となる。
を打ち抜き遅延回路４５を通ったものと、遅延された入
力クロックを用いてＤ−ＦＦ ４３でデータを打ち抜い
たものとをＥＸ−ＯＲゲート４６に加えるが、第３図（
ｂｌ−■、■に示す様に不確定領域を打ち抜いたものは
データＤ１又はデータＤ２になり値が不確定となる。
この為、ＥＸ−ＯＲゲート４６でＥＸ−ＯＲを取ると、
２つのレベルが異なる時は第３図（ｂ）−■に示す様に
１１ レベルの信号、即ちトリガー信号がＤ−ＦＦ ４
４に加えられるのでＤ−ＦＦ ４４の出力レベルは反転
し。
２つのレベルが異なる時は第３図（ｂ）−■に示す様に
１１ レベルの信号、即ちトリガー信号がＤ−ＦＦ ４
４に加えられるのでＤ−ＦＦ ４４の出力レベルは反転
し。
ここからＩＩ レベルの信号がＩＥＸ−ＯＲゲート３１
に加えられ、入力クロックの位相が反転してデータの不
確定領域からシフトして確実な打ち抜きが行われる位相
差になる。
に加えられ、入力クロックの位相が反転してデータの不
確定領域からシフトして確実な打ち抜きが行われる位相
差になる。
そこで、この位相切替え回路から出力されるデータとク
ロックとを論理処理回路に加えればこの回路が誤動作す
る可能性が改善される。
ロックとを論理処理回路に加えればこの回路が誤動作す
る可能性が改善される。
以上詳細に説明した様に本発明によれば、入力データと
入力クロックがどの様な位相で入力しても確実な打ち抜
きが行われると云う効果がある。
入力クロックがどの様な位相で入力しても確実な打ち抜
きが行われると云う効果がある。
そこで、これに接続される論理処理回路は誤動作の可能
性が改許される。
性が改許される。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第２図
のタイムチャート、 第４図は従来例のブロック図、 第５図は第４図のタイムチャートを示す。 図において、 ３は位相制御手段、 ４は位相差検出手段を示す。 水冷す男ｔ７）ス暑理フ′ロツ２（支）！Ｊ １ 田 訃朗３突施汐動ブロツ２０ 峯 ２ 口 ■ Ｄｔ ２■
□ 霜５２０（７）９４乙ラーヤート 茅 ３ ［ロ −−Ｊ 従卑９しυ０ブ′ロ〕・２２図 羊 ４ ロ 峯４母■夕４乙科−ト 早５ ■
のタイムチャート、 第４図は従来例のブロック図、 第５図は第４図のタイムチャートを示す。 図において、 ３は位相制御手段、 ４は位相差検出手段を示す。 水冷す男ｔ７）ス暑理フ′ロツ２（支）！Ｊ １ 田 訃朗３突施汐動ブロツ２０ 峯 ２ 口 ■ Ｄｔ ２■
□ 霜５２０（７）９４乙ラーヤート 茅 ３ ［ロ −−Ｊ 従卑９しυ０ブ′ロ〕・２２図 羊 ４ ロ 峯４母■夕４乙科−ト 早５ ■
Claims (1)
- 【特許請求の範囲】 入力クロックのレベル変化点が入力データの不確定領域
内に入っているか否かを検出する位相差検出手段（４）
と、 該位相差検出手段の出力で該入力クロックの位相を制御
する位相制御手段（３）とから構成されたことを特徴と
する位相切替え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290060A JPS63142932A (ja) | 1986-12-05 | 1986-12-05 | 位相切替え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290060A JPS63142932A (ja) | 1986-12-05 | 1986-12-05 | 位相切替え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142932A true JPS63142932A (ja) | 1988-06-15 |
Family
ID=17751266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290060A Pending JPS63142932A (ja) | 1986-12-05 | 1986-12-05 | 位相切替え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181218A (ja) * | 1988-01-13 | 1989-07-19 | Nec Corp | 半導体集積回路装置 |
| JPH02131289A (ja) * | 1988-11-11 | 1990-05-21 | Ascii Corp | 画面重ね合わせシステムにおけるクロックスキュー調整回路 |
-
1986
- 1986-12-05 JP JP61290060A patent/JPS63142932A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181218A (ja) * | 1988-01-13 | 1989-07-19 | Nec Corp | 半導体集積回路装置 |
| JPH02131289A (ja) * | 1988-11-11 | 1990-05-21 | Ascii Corp | 画面重ね合わせシステムにおけるクロックスキュー調整回路 |
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