JP2722582B2 - Glitch detection circuit - Google Patents
Glitch detection circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はグリッチ検出回路に関し、特にグリッチ検出
回路内の遅延回路の遅延時間以下の幅のパルスをグリッ
チとして検出するグリッチ検出回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a glitch detection circuit, and more particularly to a glitch detection circuit that detects, as a glitch, a pulse having a width equal to or less than the delay time of a delay circuit in the glitch detection circuit.
第５図はこの種のグリッチ検出回路の従来例の回路
図、第６図はそのタイムチャートである。FIG. 5 is a circuit diagram of a conventional example of this type of glitch detection circuit, and FIG. 6 is a time chart thereof.
このグリッチ検出回路は、入力端子31と、インバータ
32,33と、遅延回路34と、アンドゲート35と、RSフリッ
プフロップ36と、遅延回路37と、リーディングエッジト
リガのＤフリップフロップ38と、出力端子39とで構成さ
れている。This glitch detection circuit includes an input terminal 31 and an inverter.
32, 33, a delay circuit 34, an AND gate 35, an RS flip-flop 36, a delay circuit 37, a leading edge trigger D flip-flop 38, and an output terminal 39.
入力信号3aはインバータ32,33を通り、遅延回路34、
アンドゲート35およびRSフリップフロップ36のＳ入力に
入力される。アンドゲート35には、さらに遅延回路34の
出力3dが入力され、アンドゲート35の出力3eは、RSフリ
ップフロップ36のCLR入力に入力される。RSフリップフ
ロップ36の出力3fは、Ｄフリップフロップ38のＤ入力お
よび遅延回路37に入力され、遅延回路37の出力3gはＤフ
リップフロップ38のCLK入力に入力される。Ｄフリップ
フロップ38の出力3iがグリッチ検出回路の出力となる。Input signal 3a passes through inverters 32 and 33, delay circuit 34,
The signal is input to the S input of the AND gate 35 and the RS flip-flop 36. The output 3d of the delay circuit 34 is further input to the AND gate 35, and the output 3e of the AND gate 35 is input to the CLR input of the RS flip-flop 36. The output 3f of the RS flip-flop 36 is input to the D input of the D flip-flop 38 and the delay circuit 37, and the output 3g of the delay circuit 37 is input to the CLK input of the D flip-flop 38. The output 3i of the D flip-flop 38 becomes the output of the glitch detection circuit.
アンドゲート35は、インバータ33と遅延回路34の両出
力の論理積をとるため、遅延回路34の遅延時間をＴとす
ると、遅延時間Ｔ以下のパルス幅のパルスはアンドゲー
ト35の出力3eを“1"にできない。すなわち、入力3aの立
ち上りで“1"にセットされたRSフリップフロップ36は、
入力3aのパルス幅の遅延時間Ｔより長い場合にはクリア
され、短い場合には“1"を保持する。遅延回路37の遅延
時間を遅延時間Ｔより長く設定することにより、Ｄフリ
ップフロップ38は、RSフリップフロップ36が“0"にクリ
アされた状態か、“1"を保持した状態かを保持し、出力
3iとして出力する。出力3iは、入力3aのパルスが遅延時
間Ｔよりながいパルス幅であれば“0"、遅延時間Ｔ以下
のパルス幅であれば“1"となる。すなわち、入力3aのパ
ルス幅が遅延時間Ｔ以下の場合は、グリッチとして検出
できることになる。The AND gate 35 calculates the logical product of the outputs of the inverter 33 and the delay circuit 34. Therefore, assuming that the delay time of the delay circuit 34 is T, a pulse having a pulse width equal to or less than the delay time T changes the output 3e of the AND gate 35 to " Cannot be 1 ". That is, the RS flip-flop 36 set to “1” at the rising edge of the input 3a
If the pulse width of the input 3a is longer than the delay time T, it is cleared, and if it is shorter, "1" is held. By setting the delay time of the delay circuit 37 longer than the delay time T, the D flip-flop 38 holds whether the RS flip-flop 36 is cleared to “0” or holds “1”. output
Output as 3i. The output 3i is “0” if the pulse of the input 3a is longer than the delay time T, and is “1” if the pulse width is shorter than the delay time T. That is, when the pulse width of the input 3a is equal to or shorter than the delay time T, it can be detected as a glitch.
上述した従来のグリッチ検出回路は、第６図のタイム
チャートのＡのグリッチは検出できるが、ＢおよびＣの
グリッチは検出できないという欠点がある。グリッチＢ
では、アンドゲート35の出力3eが“1"であるため、RSフ
リップフロップ36を“1"にセットできない。グリッチＣ
では、RSフリップフロップ36は“1"にセットされたの
ち、アンドゲート35の出力3eが“1"となり、“0"にクリ
アされてしまう。The above-described conventional glitch detection circuit has a drawback that it can detect the glitch A in the time chart of FIG. 6, but cannot detect the glitches B and C. Glitch B
Then, since the output 3e of the AND gate 35 is "1", the RS flip-flop 36 cannot be set to "1". Glitch C
Then, after the RS flip-flop 36 is set to "1", the output 3e of the AND gate 35 becomes "1" and is cleared to "0".
本発明のグリッチ検出回路は、入力信号の立ち上りを
検出する立ち上り検出回路と、入力信号の立ち下りを検
出する立ち下り検出回路と、前記立ち上り検出回路およ
び前記立ち下り検出回路の出力を遅延する遅延回路と、
前記遅延回路による入力の変化点からの遅延タイミング
で前記立ち上り検出回路および立ち下り検出回路の出力
をインアクティブにする回路と、前記立ち上り検出回路
および前記立ち下り検出回路の双方の出力がアクティブ
であることを検出しグリッチ検出信号として出力する回
路を備えたことを特徴とする。A glitch detection circuit according to the present invention includes a rise detection circuit that detects a rise of an input signal, a fall detection circuit that detects a fall of an input signal, and a delay that delays outputs of the rise detection circuit and the fall detection circuit. Circuit and
A circuit for inactivating the outputs of the rise detection circuit and the fall detection circuit at a delay timing from a change point of the input by the delay circuit, and outputs of both the rise detection circuit and the fall detection circuit are active. And a circuit for detecting the fact and outputting it as a glitch detection signal.
入力信号に遅延回路の遅延時間以下のパルス幅のパル
スが入力されると、立ち上り検出回路および立ち下り検
出回路の双方の出力がアクティブになるため、グリッチ
が検出される。When a pulse having a pulse width equal to or less than the delay time of the delay circuit is input to the input signal, the output of both the rise detection circuit and the fall detection circuit becomes active, so that a glitch is detected.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明のグリッチ検出回路の第１の実施例の
回路図、第２図はそのタイムチャートである。FIG. 1 is a circuit diagram of a first embodiment of a glitch detection circuit according to the present invention, and FIG. 2 is a time chart thereof.
本実施例のグリッチ検出回路は、入力端子11と、イン
バータ12,13,14と、リーディングエッジトリガのＤフリ
ップフロップ15,16と、オアゲート17と、アンドゲート1
8,19と、遅延回路20と、出力端子21とで構成されてい
る。The glitch detection circuit of the present embodiment includes an input terminal 11, inverters 12, 13, and 14, leading edge trigger D flip-flops 15, 16, an OR gate 17, and an AND gate 1.
8, 19, a delay circuit 20, and an output terminal 21.
入力信号1aはインバータ12および13を通りＤフリップ
フロップ15のCLK入力に入力される。インバータ13の出
力は、さらにインバータ14で反転され、Ｄフリップフロ
ップ16のCLKに入力される。Ｄフリップフロップ15およ
び16のＤ入力は、“1"入力固定で、出力1e,1fは、オア
ゲート17およびアンドゲート19に入力される。遅延回路
20の入力にはオアゲート17の出力1gが入力される。アン
ドゲート18の入力には、オアゲート17の出力1gおよび遅
延回路20の出力1jが入力され、出力1hはＤフリップフロ
ップ15および16のCLR入力に入力される。アンドゲート1
9の出力1kは出力端子21に出力される。The input signal 1a passes through the inverters 12 and 13 and is input to the CLK input of the D flip-flop 15. The output of the inverter 13 is further inverted by the inverter 14 and input to the CLK of the D flip-flop 16. The D inputs of the D flip-flops 15 and 16 are fixed at "1" input, and the outputs 1e and 1f are input to the OR gate 17 and the AND gate 19. Delay circuit
The output 1g of the OR gate 17 is input to the input of 20. The output of the OR gate 17 and the output 1j of the delay circuit 20 are input to the input of the AND gate 18, and the output 1h is input to the CLR inputs of the D flip-flops 15 and 16. And Gate 1
The output 1k of 9 is output to the output terminal 21.
次に、本実施例の動作を第２図により説明する。 Next, the operation of this embodiment will be described with reference to FIG.
入力信号1aが変化すると、Ｄフリップフロップ15また
はＤフリップフロップ16が“1"となるため、オアゲート
17の出力1gは“1"となる。遅延回路20の遅延時間をＴと
すると、オアゲート17の出力1gが“1"に変化してから遅
延時間Ｔ経過したのち、アンドゲート18の出力1hは“1"
になり、Ｄフリップフロップ15および16をクリアして、
“0"にもどる。入力信号1aとして遅延時間Ｔ以下のパル
ス幅のパルスが入力されると、アンドゲート18の出力1h
が“1"になる前に、Ｄフリップフロップ15および16の双
方が“1"になるため、アンドゲート19の出力1kは“1"と
なり、グリッチが検出される。When the input signal 1a changes, the D flip-flop 15 or the D flip-flop 16 becomes "1".
The output 1g of 17 becomes "1". Assuming that the delay time of the delay circuit 20 is T, the output 1h of the AND gate 18 becomes "1" after the delay time T elapses after the output 1g of the OR gate 17 changes to "1".
And clear D flip-flops 15 and 16,
Return to “0”. When a pulse having a pulse width equal to or less than the delay time T is input as the input signal 1a, the output 1h of the AND gate 18 is output.
Before D becomes "1", both of the D flip-flops 15 and 16 become "1", so that the output 1k of the AND gate 19 becomes "1" and a glitch is detected.
第３図は本発明のグリッチ検出回路のたで第２の実施
例の回路図、第４図はそのタイムチャートである。FIG. 3 is a circuit diagram of the second embodiment because of the glitch detection circuit of the present invention, and FIG. 4 is a time chart thereof.
本実施例のグリッチ検出回路は、入力端子11と、イン
バータ12,13,14と、リーディングエッジトリガのＤフリ
ップフロップ15,16と、アンドゲート18,19,23と、遅延
回路20,22と、出力端子21とで構成されている。The glitch detection circuit of this embodiment includes an input terminal 11, inverters 12, 13, 14, D flip-flops 15, 16 for leading edge trigger, AND gates 18, 19, 23, and delay circuits 20, 22, An output terminal 21 is provided.
入力信号1aはインバータ12および13を通ってＤフリッ
プフロップ15のCLK入力に入力される。インバータ13の
出力はインバータ14で反転されＤフリップフロップ16の
CL入力に入力される。遅延回路20および22にはそれぞれ
Ｄフリップフロップ15および22にはそれぞれＤフリップ
フロップ15および16の出力1e,1fが入力される。アンド
ゲート18には、Ｄフリップフロップ15および遅延回路20
の出力1e,1jが入力される。アンドゲート23には、Ｄフ
リップフロップ16および遅延回路22の出力1f,1lがそれ
ぞれ入力される。アンドゲート18および23の出力1h,1m
はそれぞれＤフリップフロップ15および16のCLR入力に
入力される。アンドゲート19には、Ｄフリップフロップ
15および16の出力1e,1fが入力され、出力端子21に出力
する。The input signal 1a is input to the CLK input of the D flip-flop 15 through the inverters 12 and 13. The output of the inverter 13 is inverted by the inverter 14 and the output of the D flip-flop 16
Input to CL input. Outputs 1e and 1f of D flip-flops 15 and 16 are input to delay circuits 20 and 22, respectively. The AND gate 18 includes a D flip-flop 15 and a delay circuit 20.
Are output as 1e and 1j. The outputs 1f and 11 of the D flip-flop 16 and the delay circuit 22 are input to the AND gate 23, respectively. Output 1h, 1m of AND gates 18 and 23
Are input to the CLR inputs of D flip-flops 15 and 16, respectively. AND gate 19 has a D flip-flop
The outputs 1e and 1f of 15 and 16 are input and output to the output terminal 21.
本実施例では、遅延回路20および22の遅延時間を独立
に設定できるため、グリッチとして検出するパルス幅を
“1"と“0"で独立させることができる。In the present embodiment, since the delay times of the delay circuits 20 and 22 can be set independently, the pulse width detected as a glitch can be made independent between “1” and “0”.
ここで、遅延回路20および22の遅延時間をそれぞれ
T1,T2、グリッチＤおよびＥのパルス幅をT3と設定し、
これらの間の関係をT1＜T3＜T2とする。第４図からわか
るようにグリッチＤは検出されるが、グリッチＥは検出
されない。Here, the delay times of the delay circuits 20 and 22 are respectively
Set the pulse width of T 1 , T 2 , glitches D and E to T 3 ,
The relationship between them is defined as T 1 <T 3 <T 2 . As can be seen from FIG. 4, glitch D is detected, but glitch E is not detected.
以上説明したように本発明は、立ち上り検出回路と、
立ち下り検出回路と、入力の変化点からの遅延時間を得
るための遅延回路と、前期立ち上り検出回路および立ち
下り検出回路の出力が双方共にアクティブであることを
検出する回路とを有することにより、グリッチを検出で
きる効果がある。As described above, the present invention provides a rise detection circuit,
By having a fall detection circuit, a delay circuit for obtaining a delay time from the input change point, and a circuit for detecting that both outputs of the rise detection circuit and the fall detection circuit are active, This has the effect of detecting glitches.
第１図は本発明のグリッチ検出回路の第１の実施例の回
路図、第２図は第１図の回路のタイムチャート、第３図
は本発明のクリッチ検出回路の第２の実施例の回路図、
第４図は第３図の回路のタイムチャート、第５図は従来
のグリッチ検出回路の回路図、第６図は第５図の回路の
タイムチャートである。 11……入力端子、 12,13,14……インバータ、 15,16……Ｄフリップフロップ、 17……オアゲート、 18,19,23……アンドゲート、 20,22……遅延回路、 21……出力端子。FIG. 1 is a circuit diagram of a first embodiment of the glitch detection circuit of the present invention, FIG. 2 is a time chart of the circuit of FIG. 1, and FIG. 3 is a second embodiment of the glitch detection circuit of the present invention. circuit diagram,
4 is a time chart of the circuit of FIG. 3, FIG. 5 is a circuit diagram of a conventional glitch detection circuit, and FIG. 6 is a time chart of the circuit of FIG. 11 Input terminal, 12, 13, 14 Inverter, 15, 16 D flip-flop, 17 OR gate, 18, 19, 23 AND gate, 20, 22 Delay circuit, 21 Output terminal.
Claims (1)
出回路と、入力信号の立ち下りを検出する立ち下り検出
回路と、前記立ち上り検出回路および前記立ち下り検出
回路の出力を遅延する遅延回路と、前記遅延回路による
入力の変化点からの遅延タイミングで前記立ち上り検出
回路および立ち下り検出回路の出力をインアクティブに
する回路と、前記立ち上り検出回路および前記立ち下り
検出回路の双方の出力がアクティブであることを検出し
グリッチ検出信号として出力する回路を備えたことを特
徴とするグリッチ検出回路。A rising edge detecting circuit for detecting a rising edge of an input signal; a falling edge detecting circuit for detecting a falling edge of an input signal; a delay circuit for delaying outputs of the rising edge detecting circuit and the falling edge detecting circuit; A circuit for inactivating the outputs of the rise detection circuit and the fall detection circuit at a delay timing from a change point of the input by the delay circuit, and outputs of both the rise detection circuit and the fall detection circuit are active. A glitch detection circuit, comprising: a circuit that detects the fact and outputs a signal as a glitch detection signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324180A JP2722582B2 (en) | 1988-12-21 | 1988-12-21 | Glitch detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324180A JP2722582B2 (en) | 1988-12-21 | 1988-12-21 | Glitch detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168713A JPH02168713A (en) | 1990-06-28 |
| JP2722582B2 true JP2722582B2 (en) | 1998-03-04 |
Family
ID=18162978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324180A Expired - Lifetime JP2722582B2 (en) | 1988-12-21 | 1988-12-21 | Glitch detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722582B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20200285780A1 (en) * | 2019-03-06 | 2020-09-10 | Nvidia Corp. | Cross domain voltage glitch detection circuit for enhancing chip security |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03141716A (en) * | 1989-09-30 | 1991-06-17 | Mitsutoyo Corp | Circuit for counter, counter and scanning type optical dimension measuring device |
| KR100503053B1 (en) * | 1997-11-14 | 2005-09-30 | 삼성전자주식회사 | Clock adjustment circuit |
| JP4558648B2 (en) * | 2003-07-31 | 2010-10-06 | 株式会社アドバンテスト | Test equipment |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60180214A (en) * | 1984-02-27 | 1985-09-14 | Canon Inc | Signal shaping device |
-
1988
- 1988-12-21 JP JP63324180A patent/JP2722582B2/en not_active Expired - Lifetime
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| US20200285780A1 (en) * | 2019-03-06 | 2020-09-10 | Nvidia Corp. | Cross domain voltage glitch detection circuit for enhancing chip security |
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|---|---|
| JPH02168713A (en) | 1990-06-28 |
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