JP2719547B2 - 疑似乱数パターン発生器 - Google Patents
疑似乱数パターン発生器Info
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Description
【０００１】
【産業上の利用分野】本発明はパターン発生器に係り、
特に演算器等の同一の機能モジュールが規則的に並べら
れる試験対象回路に対して組み込み、自己試験（Built-
In Self Test) を行う際にテストパターンを発生させる
疑似乱数パターン発生器に関する。
特に演算器等の同一の機能モジュールが規則的に並べら
れる試験対象回路に対して組み込み、自己試験（Built-
In Self Test) を行う際にテストパターンを発生させる
疑似乱数パターン発生器に関する。
【０００２】
【従来の技術】演算器等のビット毎に切り分けられた繰
り返し論理構成の回路である試験対象回路に対するテス
トパターンを人手で作成する場合、通常、繰り返しパタ
ーンを考えることが多く、実際に繰り返しパターンで効
率よく故障を検出できることが知られている。また、高
い故障検出率を得るために、必ずしも全入力ビット分の
乱数を発生させる必要はない。
り返し論理構成の回路である試験対象回路に対するテス
トパターンを人手で作成する場合、通常、繰り返しパタ
ーンを考えることが多く、実際に繰り返しパターンで効
率よく故障を検出できることが知られている。また、高
い故障検出率を得るために、必ずしも全入力ビット分の
乱数を発生させる必要はない。
【０００３】現在、主流を占めている組み込み自己テス
トにおけるテストパターン発生装置としては、疑似乱数
パターンを発生させる線形帰還シフトレジスタ（Liner
Feedback Shift Register)や重み付け線形帰還シフトレ
ジスタが主流である。
トにおけるテストパターン発生装置としては、疑似乱数
パターンを発生させる線形帰還シフトレジスタ（Liner
Feedback Shift Register)や重み付け線形帰還シフトレ
ジスタが主流である。
【０００４】図９は従来の疑似乱数発生器の構成を示
す。この従来の例は線形帰還シフトレジスタ９１を用い
ている。この手法は繰り返し論理構成をとる回路である
試験対象回路９２の入力数分のビット幅を持つ線形帰還
シフトレジスタ９１を用いて疑似乱数パターンを発生さ
せ、その出力をそのまま試験対象回路９２の入力に接続
する。
す。この従来の例は線形帰還シフトレジスタ９１を用い
ている。この手法は繰り返し論理構成をとる回路である
試験対象回路９２の入力数分のビット幅を持つ線形帰還
シフトレジスタ９１を用いて疑似乱数パターンを発生さ
せ、その出力をそのまま試験対象回路９２の入力に接続
する。
【０００５】
【発明が解決しようとする課題】しかしながら、テスト
パターン発生装置として線形帰還シフトレジスタや重み
付け線形帰還シフトレジスタを用いる方法では、テスト
する回路の入力数分のビット幅を持つ線形帰還シフトレ
ジスタを用いる必要があり、多入力の回路に対しては、
多くのハードウェア量を必要とするという問題がある。
また、線形帰還シフトレジスタは高い故障検出率を得る
ために多くのパターン数を必要とし、多くの試験実行時
間が必要となり、それに伴ってパターン評価のために多
くの故障シミュレーション時間が必要となるという問題
がある。重み付け線形帰還シフトレジスタは故障検出率
の収束性が向上するためパターン数は減るが、論理和、
論理積ゲート等の重み付けのためのハードウェア量がさ
らに必要となるという問題がある。
パターン発生装置として線形帰還シフトレジスタや重み
付け線形帰還シフトレジスタを用いる方法では、テスト
する回路の入力数分のビット幅を持つ線形帰還シフトレ
ジスタを用いる必要があり、多入力の回路に対しては、
多くのハードウェア量を必要とするという問題がある。
また、線形帰還シフトレジスタは高い故障検出率を得る
ために多くのパターン数を必要とし、多くの試験実行時
間が必要となり、それに伴ってパターン評価のために多
くの故障シミュレーション時間が必要となるという問題
がある。重み付け線形帰還シフトレジスタは故障検出率
の収束性が向上するためパターン数は減るが、論理和、
論理積ゲート等の重み付けのためのハードウェア量がさ
らに必要となるという問題がある。
【０００６】本発明は上記の点に鑑みなされたもので、
多くの故障シミュレーション時間を必要とせず、少ない
ハードウェア量でテストパターンを生成することができ
る繰り返し疑似乱数パターン発生器を提供することを目
的とする。
多くの故障シミュレーション時間を必要とせず、少ない
ハードウェア量でテストパターンを生成することができ
る繰り返し疑似乱数パターン発生器を提供することを目
的とする。
【０００７】
【課題を解決するための手段】図１は本発明の原理構成
を示す。本発明は、配列上に配置される同一の機能を有
するモジュール１1 〜１n にデータを与えるデータ入力
部４と、制御信号及びキャリーを与える制御入力部５を
含む試験対象回路２に組み込まれ、自己試験を行う際
に、テストパターンを発生させる疑似乱数パターン発生
器において、試験対象回路２のデータ入力部４に対して
データ入力数のＮ（Ｎ＝２，３，４…）分の１の数の出
力ビット幅を持ち、疑似乱数を生成する線形帰還シフト
レジスタ３と、線形帰還シフトレジスタ３で生成された
疑似乱数をデータ入力部４に出力する繰り返し乱数出力
部６とを有する。
を示す。本発明は、配列上に配置される同一の機能を有
するモジュール１1 〜１n にデータを与えるデータ入力
部４と、制御信号及びキャリーを与える制御入力部５を
含む試験対象回路２に組み込まれ、自己試験を行う際
に、テストパターンを発生させる疑似乱数パターン発生
器において、試験対象回路２のデータ入力部４に対して
データ入力数のＮ（Ｎ＝２，３，４…）分の１の数の出
力ビット幅を持ち、疑似乱数を生成する線形帰還シフト
レジスタ３と、線形帰還シフトレジスタ３で生成された
疑似乱数をデータ入力部４に出力する繰り返し乱数出力
部６とを有する。
【０００８】
【作用】本発明は、データ入力部と、制御入力部を有
し、同一の機能を有するモジュールで構成される試験対
象回路に対して入力数のＮ（Ｎ＝２，３，…）分の１の
数の出力ビット幅を持つ疑似乱数発生器の線形帰還シフ
トレジスタを用い、繰り返し疑似乱数を発生させること
により、少ないハードウェアで自己試験のためのテスト
パターンを発生させることができる。
し、同一の機能を有するモジュールで構成される試験対
象回路に対して入力数のＮ（Ｎ＝２，３，…）分の１の
数の出力ビット幅を持つ疑似乱数発生器の線形帰還シフ
トレジスタを用い、繰り返し疑似乱数を発生させること
により、少ないハードウェアで自己試験のためのテスト
パターンを発生させることができる。
【０００９】
【実施例】先ず、本発明の概要を説明する。図２は本発
明の繰り返し論理構成をとる試験対象回路の構成を示
す。繰り返し論理構成をとる試験対象回路１２は複数の
同一の機能のモジュール１１が直線状に配列され、それ
ぞれのモジュール１１同士が結合されて構成される。モ
ジュール１１はそれぞれ、後述の繰り返し疑似乱数発生
器から入力されるデータを入力するデータ入力部１３
と、繰り返し疑似乱数発生器から入力される制御信号、
キャリー等が一括して与えられる制御入力部１４を有す
る。
明の繰り返し論理構成をとる試験対象回路の構成を示
す。繰り返し論理構成をとる試験対象回路１２は複数の
同一の機能のモジュール１１が直線状に配列され、それ
ぞれのモジュール１１同士が結合されて構成される。モ
ジュール１１はそれぞれ、後述の繰り返し疑似乱数発生
器から入力されるデータを入力するデータ入力部１３
と、繰り返し疑似乱数発生器から入力される制御信号、
キャリー等が一括して与えられる制御入力部１４を有す
る。
【００１０】図３は本発明の繰り返し疑似乱数発生器の
構成を示す。繰り返し疑似乱数発生器２０は上記の試験
対象回路１２のデータ入力部１３へ入力する入力数のＮ
（Ｎ＝２，３，４…）分の１の数の出力ビット幅を持つ
疑似乱数を発生する線形帰還シフトレジスタ２１（ＬＦ
ＳＲ）と、線形帰還シフトレジスタ２１から発生される
繰り返し疑似乱数を試験対象回路１２のデータ入力部１
３に繰り返し入力する繰り返し乱数出力部２２を有す
る。
構成を示す。繰り返し疑似乱数発生器２０は上記の試験
対象回路１２のデータ入力部１３へ入力する入力数のＮ
（Ｎ＝２，３，４…）分の１の数の出力ビット幅を持つ
疑似乱数を発生する線形帰還シフトレジスタ２１（ＬＦ
ＳＲ）と、線形帰還シフトレジスタ２１から発生される
繰り返し疑似乱数を試験対象回路１２のデータ入力部１
３に繰り返し入力する繰り返し乱数出力部２２を有す
る。
【００１１】繰り返し疑似乱数発生器２０は、試験対象
回路１２のデータ入力部１３の入力数のＮ（Ｎ＝２，３
…）分の１の数の出力ビット幅を持つ疑似乱数を発生す
る線形帰還シフトレジスタ２１によりその出力をＮ本に
分配し、繰り返し乱数出力部２２に繰り返し疑似乱数を
出力する。
回路１２のデータ入力部１３の入力数のＮ（Ｎ＝２，３
…）分の１の数の出力ビット幅を持つ疑似乱数を発生す
る線形帰還シフトレジスタ２１によりその出力をＮ本に
分配し、繰り返し乱数出力部２２に繰り返し疑似乱数を
出力する。
【００１２】繰り返し疑似乱数発生器２０から生成され
る繰り返し疑似乱数を試験対象回路１２のデータ入力部
１３に繰り返し入力するために、この繰り返し乱数出力
部２２と試験対象回路１２のデータ入力部１３が結合さ
れることにより、繰り返し疑似乱数発生器２０と試験対
象回路１２を結合する。
る繰り返し疑似乱数を試験対象回路１２のデータ入力部
１３に繰り返し入力するために、この繰り返し乱数出力
部２２と試験対象回路１２のデータ入力部１３が結合さ
れることにより、繰り返し疑似乱数発生器２０と試験対
象回路１２を結合する。
【００１３】繰り返し疑似乱数発生器２０の中核となる
線形帰還シフトレジスタ２１のビット幅は、線形帰還シ
フトレジスタ２１から発生される乱数が、繰り返しモジ
ュール１１単体にではなく、２つ以上のモジュール１１
ｎに対して繰り返し与えられるように生成する。これ
は、繰り返し乱数を与える単位を一つの機能モジュール
とした場合、単体モジュールの試験は可能であるが、モ
ジュール１１間の結合試験ができないため、検出できな
い故障が生じてしまうためである。最終的な線形帰還シ
フトレジスタ２１のビット幅は、故障シミュレーション
により見逃し故障率が予め設定した故障検出率の許容値
以内（９５％）に収まるように決定する。
線形帰還シフトレジスタ２１のビット幅は、線形帰還シ
フトレジスタ２１から発生される乱数が、繰り返しモジ
ュール１１単体にではなく、２つ以上のモジュール１１
ｎに対して繰り返し与えられるように生成する。これ
は、繰り返し乱数を与える単位を一つの機能モジュール
とした場合、単体モジュールの試験は可能であるが、モ
ジュール１１間の結合試験ができないため、検出できな
い故障が生じてしまうためである。最終的な線形帰還シ
フトレジスタ２１のビット幅は、故障シミュレーション
により見逃し故障率が予め設定した故障検出率の許容値
以内（９５％）に収まるように決定する。
【００１４】試験対象回路１２の制御入力部１４に対す
るパターン発生方法としては、上記の線形帰還シフトレ
ジスタ２１のビット幅を制御入力数分だけ増やし、増や
したビットの出力をそのまま分配せずに試験対象回路１
２の制御入力部１４の入力に結合する。試験対象回路１
２の制御入力部１４に対するパターン発生方法として
は、別の線形帰還シフトレジスタ、カウンタ等のパター
ン発生器により実現しても良い。
るパターン発生方法としては、上記の線形帰還シフトレ
ジスタ２１のビット幅を制御入力数分だけ増やし、増や
したビットの出力をそのまま分配せずに試験対象回路１
２の制御入力部１４の入力に結合する。試験対象回路１
２の制御入力部１４に対するパターン発生方法として
は、別の線形帰還シフトレジスタ、カウンタ等のパター
ン発生器により実現しても良い。
【００１５】同一の機能モジュールが直線状に配置さ
れ、且つ結合された繰り返し論理構成をとる代表的な回
路である３２ビットリプル桁上げ加算器と３２ビット桁
上げ先見型加算器に上記の試験対象回路１２と繰り返し
疑似乱数発生器２０を適用した場合の実施例を示す。
れ、且つ結合された繰り返し論理構成をとる代表的な回
路である３２ビットリプル桁上げ加算器と３２ビット桁
上げ先見型加算器に上記の試験対象回路１２と繰り返し
疑似乱数発生器２０を適用した場合の実施例を示す。
【００１６】図４は本発明の第１の実施例の試験対象回
路を説明するための図である。本実施例は、本発明をリ
プル桁上げ加算器に適用した場合について説明する。同
図に示すように、３２ビットリプル桁上げ加算器のモデ
ルは、３入力２出力の全加算器モジュール３１を３２個
並列に並べ、その各々のモジュールは１本のキャリー伝
搬線３２により結合され、最下位モジュール３１32に
は、キャリー入力ピンＣＩ３３、最上位モジュール３１
1 には、キャリー出力ピンＣＯ３４が接続されている。
データ入力ピン３５は繰り返し疑似乱数発生器２０と接
続されている。
路を説明するための図である。本実施例は、本発明をリ
プル桁上げ加算器に適用した場合について説明する。同
図に示すように、３２ビットリプル桁上げ加算器のモデ
ルは、３入力２出力の全加算器モジュール３１を３２個
並列に並べ、その各々のモジュールは１本のキャリー伝
搬線３２により結合され、最下位モジュール３１32に
は、キャリー入力ピンＣＩ３３、最上位モジュール３１
1 には、キャリー出力ピンＣＯ３４が接続されている。
データ入力ピン３５は繰り返し疑似乱数発生器２０と接
続されている。
【００１７】上記の３２ビットリプル桁上げ加算器モデ
ルに対して、繰り返し疑似乱数発生器２０を適用した場
合の構成は図５に示される。図５は本発明の第１の実施
例の繰り返し疑似乱数発生器を説明するための図であ
る。繰り返し疑似乱数発生器２０は、５ビット出力の線
形帰還シフトレジスタ４１（５bit ＬＦＳＲ）を用い
る。シフトレジスタ４１の５ビットの出力のうち、１ビ
ットをキャリー入力ピン４２に接続し、残りの４ビット
をシフトレジスタ４１用としてシフトレジスタ４１から
生成される疑似乱数を図５に示すように２つの全加算器
モジュール３１の４本のデータ入力部４４に繰り返して
与える。ここで、繰り返し乱数を与える単位として、２
つの全加算器モジュールを合わせたものとしている理由
は、繰り返し乱数を与える単位を１つの全加算器モジュ
ールにした場合、全加算器単体の試験は可能であるが、
全加算器間の結合試験ができないため、ハードウェア用
は減るが、逆に検出できない故障が生じてしまうからで
ある。
ルに対して、繰り返し疑似乱数発生器２０を適用した場
合の構成は図５に示される。図５は本発明の第１の実施
例の繰り返し疑似乱数発生器を説明するための図であ
る。繰り返し疑似乱数発生器２０は、５ビット出力の線
形帰還シフトレジスタ４１（５bit ＬＦＳＲ）を用い
る。シフトレジスタ４１の５ビットの出力のうち、１ビ
ットをキャリー入力ピン４２に接続し、残りの４ビット
をシフトレジスタ４１用としてシフトレジスタ４１から
生成される疑似乱数を図５に示すように２つの全加算器
モジュール３１の４本のデータ入力部４４に繰り返して
与える。ここで、繰り返し乱数を与える単位として、２
つの全加算器モジュールを合わせたものとしている理由
は、繰り返し乱数を与える単位を１つの全加算器モジュ
ールにした場合、全加算器単体の試験は可能であるが、
全加算器間の結合試験ができないため、ハードウェア用
は減るが、逆に検出できない故障が生じてしまうからで
ある。
【００１８】３２ビットリプル桁上げ加算器の入力数
は、全６５ビットであるため、通常の疑似乱数発生器を
用いた場合、６５ビットの疑似乱数発生器が必要となる
が、これを上記のように、繰り返し構成とすることによ
り５ビットの疑似乱数発生器で実現可能となる。
は、全６５ビットであるため、通常の疑似乱数発生器を
用いた場合、６５ビットの疑似乱数発生器が必要となる
が、これを上記のように、繰り返し構成とすることによ
り５ビットの疑似乱数発生器で実現可能となる。
【００１９】図６は本発明の第２の実施例の試験対象回
路を説明するための図である。本実施例は本発明を桁上
げ先見型加算器に適用した場合について説明する。図６
は４ビット桁上げ先見型加算器ユニット５１を８個並列
に並べ、その各々のモジュール５１1 〜５１8 は、１本
のキャリー伝搬ピン５２により結合され、最下位モジュ
ール５１8 には、キャリー入力ピンＣＩ５３、最上位モ
ジュール５１1 には、キャリー出力ピンＣＯ５４が接続
されている。
路を説明するための図である。本実施例は本発明を桁上
げ先見型加算器に適用した場合について説明する。図６
は４ビット桁上げ先見型加算器ユニット５１を８個並列
に並べ、その各々のモジュール５１1 〜５１8 は、１本
のキャリー伝搬ピン５２により結合され、最下位モジュ
ール５１8 には、キャリー入力ピンＣＩ５３、最上位モ
ジュール５１1 には、キャリー出力ピンＣＯ５４が接続
されている。
【００２０】図７に示す桁上げ先見型加算器ユニットは
半加算器部６１、キャリー算出部６２、６３、排他的論
理和部６４から構成される。上記の桁上げ先見型加算器
モデルに対して、繰り返し、疑似乱数発生器２０を適用
した場合について説明する。図８は本発明の第２の実施
例の繰り返し乱数発生器を説明するための図を示す。繰
り返し乱数発生器２０としては、１７ビット出力の線形
帰還シフトレジスタ７１（17bit ＬＦＳＲ）を用いる。
この桁上げ先見型加算器に対する繰り返し乱数発生器
は、１７ビットの出力のうち、１ビットをキャリー入力
ピン５３に接続し、残りの１６ビットを繰り返し乱数発
生器として、それから発生する疑似乱数を疑似乱数出力
部７４を介して２つの桁上げ先見型加算器ユニット５１
1 〜５１ 8 の１６本のデータ入力部５５（図６）に繰り
返して与える。ここでキャリー入力ピン５３は図６に示
すものと同様のものである。
半加算器部６１、キャリー算出部６２、６３、排他的論
理和部６４から構成される。上記の桁上げ先見型加算器
モデルに対して、繰り返し、疑似乱数発生器２０を適用
した場合について説明する。図８は本発明の第２の実施
例の繰り返し乱数発生器を説明するための図を示す。繰
り返し乱数発生器２０としては、１７ビット出力の線形
帰還シフトレジスタ７１（17bit ＬＦＳＲ）を用いる。
この桁上げ先見型加算器に対する繰り返し乱数発生器
は、１７ビットの出力のうち、１ビットをキャリー入力
ピン５３に接続し、残りの１６ビットを繰り返し乱数発
生器として、それから発生する疑似乱数を疑似乱数出力
部７４を介して２つの桁上げ先見型加算器ユニット５１
1 〜５１ 8 の１６本のデータ入力部５５（図６）に繰り
返して与える。ここでキャリー入力ピン５３は図６に示
すものと同様のものである。
【００２１】本実施例では、繰り返し乱数を与える単位
は、２つの桁上げ先見型加算器ユニットを合わせたもの
とする。これは、リプル桁上げ加算器の場合と同様に、
繰り返し乱数を与える単位を１つの桁上げ先見型加算器
ユニットとした場合、単体の試験は可能であるが、ユニ
ット間の結合試験ができないため、ハードウェア量は減
るが、逆に検出できない故障が生じてしまうためであ
る。３２ビット桁上げ先見型加算器の入力数は全６５ビ
ットであるため、通常の疑似乱数発生器を用いた場合、
６５ビットの線形帰還シフトレジスタが必要となるが、
これを上記のように繰り返し構成することにより、１７
ビットの線形帰還シフトレジスタで実現可能となる。以
上、繰り返し疑似乱数発生器を代表的な２つの加算器に
適用した実施例を示したが、繰り返し論理構成をとる回
路であれば、同一機能モジュールが直線状に配置された
回路として、加算器よりもさらに複雑な構成をとる算術
論理演算ユニット（ＡＬＵ）や、同一機能モジュールが
配列状に配置された回路として、乗算器等に対しても繰
り返し疑似乱数発生器は有効である。
は、２つの桁上げ先見型加算器ユニットを合わせたもの
とする。これは、リプル桁上げ加算器の場合と同様に、
繰り返し乱数を与える単位を１つの桁上げ先見型加算器
ユニットとした場合、単体の試験は可能であるが、ユニ
ット間の結合試験ができないため、ハードウェア量は減
るが、逆に検出できない故障が生じてしまうためであ
る。３２ビット桁上げ先見型加算器の入力数は全６５ビ
ットであるため、通常の疑似乱数発生器を用いた場合、
６５ビットの線形帰還シフトレジスタが必要となるが、
これを上記のように繰り返し構成することにより、１７
ビットの線形帰還シフトレジスタで実現可能となる。以
上、繰り返し疑似乱数発生器を代表的な２つの加算器に
適用した実施例を示したが、繰り返し論理構成をとる回
路であれば、同一機能モジュールが直線状に配置された
回路として、加算器よりもさらに複雑な構成をとる算術
論理演算ユニット（ＡＬＵ）や、同一機能モジュールが
配列状に配置された回路として、乗算器等に対しても繰
り返し疑似乱数発生器は有効である。
【００２２】なお、繰り返し疑似乱数発生器を２５種類
の算術・論理・比較演算機能・オーバーフロー検出機能
等の機能を備えた１６ビット算術論理演算ユニットや、
２次のブース方式、桁上げ保存加算器方式を採用した１
６ビット乗算器に適用し、シミュレーションを行った結
果、加算器の場合と同様に少ないハードウェア量（２５
％〜６０％）、少ないパターン数（１０％〜４０％）で
高い故障検出率を持ったパターン発生器が構成可能であ
る。
の算術・論理・比較演算機能・オーバーフロー検出機能
等の機能を備えた１６ビット算術論理演算ユニットや、
２次のブース方式、桁上げ保存加算器方式を採用した１
６ビット乗算器に適用し、シミュレーションを行った結
果、加算器の場合と同様に少ないハードウェア量（２５
％〜６０％）、少ないパターン数（１０％〜４０％）で
高い故障検出率を持ったパターン発生器が構成可能であ
る。
【００２３】上記２つの実施例で示した３２ビットリプ
ル桁上げ加算器、３２ビット桁上げ先見型加算器に対
し、必要となる疑似乱数発生器のビット幅は、それぞ
れ、５ビット、１７ビットであり、加算器の入力数分の
疑似乱数発生器を用いる従来の方法と比較して７．７
％，２６．２％のビット数で実現できる。
ル桁上げ加算器、３２ビット桁上げ先見型加算器に対
し、必要となる疑似乱数発生器のビット幅は、それぞ
れ、５ビット、１７ビットであり、加算器の入力数分の
疑似乱数発生器を用いる従来の方法と比較して７．７
％，２６．２％のビット数で実現できる。
【００２４】また、これらの疑似乱数発生器のビット幅
は、同一機能のモジュール数、つまり加算器のビット幅
によって変化しない。よって、６４ビット加算器、１２
８ビット加算器を考えた場合も、上記のビット幅の疑似
乱数発生器で繰り返し乱数発生器を構成可能で、飛躍的
にハードウェア量の削減が可能である。
は、同一機能のモジュール数、つまり加算器のビット幅
によって変化しない。よって、６４ビット加算器、１２
８ビット加算器を考えた場合も、上記のビット幅の疑似
乱数発生器で繰り返し乱数発生器を構成可能で、飛躍的
にハードウェア量の削減が可能である。
【００２５】リプル桁上げ加算器に対し、図４に示した
本発明による繰り返し疑似乱数発生器を適用したモデル
と、従来の手法である入力数のビット幅の疑似乱数発生
器を適用したモデルに対し、実際に故障シミュレーショ
ンを行った場合のパターン数と故障検出率の関係を表１
に示す。
本発明による繰り返し疑似乱数発生器を適用したモデル
と、従来の手法である入力数のビット幅の疑似乱数発生
器を適用したモデルに対し、実際に故障シミュレーショ
ンを行った場合のパターン数と故障検出率の関係を表１
に示す。
【表１】
【００２６】桁上げ先見型加算器に対し図６に示した本
発明による繰り返し疑似乱数発生器を適用したモデル
と、従来の方法である入力数のビット幅の疑似乱数発生
器を適用したモデルに対して実際に故障シミュレーショ
ンを行った場合のパターン数と故障検出率の関係を表２
に示す。
発明による繰り返し疑似乱数発生器を適用したモデル
と、従来の方法である入力数のビット幅の疑似乱数発生
器を適用したモデルに対して実際に故障シミュレーショ
ンを行った場合のパターン数と故障検出率の関係を表２
に示す。
【表２】
【００２７】上記に示すように、繰り返し疑似乱数発生
器において故障検出率１００％を得るためのパターン数
は従来の方法の疑似乱数発生器と比較して、リプル桁上
げ加算器の場合２％、桁上げ先見加算器の場合の１０％
程度になり、製造試験時の試験時間を短縮可能であり、
また、パターン発生器から発生されるパターンの評価の
ための故障シミュレーション時間を飛躍的に少なくする
ことができる。
器において故障検出率１００％を得るためのパターン数
は従来の方法の疑似乱数発生器と比較して、リプル桁上
げ加算器の場合２％、桁上げ先見加算器の場合の１０％
程度になり、製造試験時の試験時間を短縮可能であり、
また、パターン発生器から発生されるパターンの評価の
ための故障シミュレーション時間を飛躍的に少なくする
ことができる。
【００２８】
【発明の効果】上述のように、本発明によれば、繰り返
し疑似乱数発生器を繰り返し論理構成をとる多入力の回
路に適用した場合に、従来の入力ビット幅分の線形帰還
シフトレジスタを用いた場合と比較して、少ないビット
幅の線形帰還シフトレジスタで実現可能であり、さらに
試験用のハードウェア量を削減できる。
し疑似乱数発生器を繰り返し論理構成をとる多入力の回
路に適用した場合に、従来の入力ビット幅分の線形帰還
シフトレジスタを用いた場合と比較して、少ないビット
幅の線形帰還シフトレジスタで実現可能であり、さらに
試験用のハードウェア量を削減できる。
【００２９】また、繰り返し乱数を試験対象回路に与え
るにすることによって、１パターンあたりの故障検出効
率が良くなり、高い故障検出を得るために試験対象回路
に与えるパターン数が少なくて済み、製造試験時間を短
縮可能であり、また、パターン評価のための故障シミュ
レーション時間を節約できる。
るにすることによって、１パターンあたりの故障検出効
率が良くなり、高い故障検出を得るために試験対象回路
に与えるパターン数が少なくて済み、製造試験時間を短
縮可能であり、また、パターン評価のための故障シミュ
レーション時間を節約できる。
【図１】本発明の原理構成図である。
【図２】本発明の繰り返し論理構成をとる試験対象回路
の構成を示す図である。
の構成を示す図である。
【図３】本発明の繰り返し疑似乱数発生器の構成を示す
図である。
図である。
【図４】本発明の第１の実施例を説明するための図であ
る（３２ビットリプル桁上げ加算器の構成）。
る（３２ビットリプル桁上げ加算器の構成）。
【図５】本発明の第１の実施例を説明するための図であ
る（リプル桁上げ加算器に対する繰り返し疑似乱数発生
器）。
る（リプル桁上げ加算器に対する繰り返し疑似乱数発生
器）。
【図６】本発明の第２の実施例の試験対象回路を説明す
るための図である（３２ビット桁上げ先見加算器の構
成）。
るための図である（３２ビット桁上げ先見加算器の構
成）。
【図７】本発明の第２の実施例の試験対象回路を説明す
るための図である（４ビット桁上げ先見型加算器ユニッ
ト）。
るための図である（４ビット桁上げ先見型加算器ユニッ
ト）。
【図８】本発明の第２の実施例の繰り返し乱数発生器を
説明するための図である（桁上げ先見型に対する繰り返
し乱数発生器）。
説明するための図である（桁上げ先見型に対する繰り返
し乱数発生器）。
【図９】従来の疑似乱数発生器を示す図である。
１ モジュール ２ 試験対象回路 ３ 線形帰還シフトレジスタ ４ データ入力部 ５ 制御入力部 ６ 疑似乱数出力部 １１ 同一機能モジュール １２ 試験対象回路 １３ データ入力部 １４ 制御入力部 ２１ 線形帰還シフトレジスタ ２２ 繰り返し乱数出力部 ３１ 全加算器モジュール ３２ キャリー伝搬線 ３３ キャリー入力ピン ３４ キャリー出力ピン ３５ データ入力ピン ３６ データ出力ピン ４１ ５ビット線形帰還シフトレジスタ ４２ キャリー入力ピン ４４ データ入力 ５１ ４ビット桁上げ先見型加算器ユニット ５２ キャリー伝達線 ５３ キャリー入力ピン ５４ キャリー出力ピン ５５ データ入力ピン ５６ データ出力ピン ６１ 半加算器 ６２ 論理積ゲート ６３ 論理和ゲート ５４ 排他的論理和ゲート ７１ １７ビット線形帰還シフトレジスタ
Claims (1)
- 【請求項１】 配列上に配置される同一の機能を有する
モジュールにデータを与えるデータ入力部と、制御信号
及びキャリーを与える制御入力部を有する試験対象回路
に組み込まれ、自己試験を行う際に、テストパターンを
発生させる疑似乱数パターン発生器において、 前記試験対象回路のデータ入力部に対してデータ入力数
のＮ（Ｎ＝２，３，４…）分の１の数の出力ビット幅を
持ち、疑似乱数を生成する線形帰還シフトレジスタと、 前記疑似乱数を前記データ入力部に出力する繰り返し乱
数出力部とを有することを特徴とする疑似乱数パターン
発生器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332300A JP2719547B2 (ja) | 1991-12-16 | 1991-12-16 | 疑似乱数パターン発生器 |
| EP92121348A EP0549949B1 (en) | 1991-12-16 | 1992-12-15 | Built-in self test circuit |
| DE69224727T DE69224727T2 (de) | 1991-12-16 | 1992-12-15 | Schaltung mit eingebautem Selbsttest |
| US07/991,535 US5301199A (en) | 1991-12-16 | 1992-12-15 | Built-in self test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332300A JP2719547B2 (ja) | 1991-12-16 | 1991-12-16 | 疑似乱数パターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05164824A JPH05164824A (ja) | 1993-06-29 |
| JP2719547B2 true JP2719547B2 (ja) | 1998-02-25 |
Family
ID=18253423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332300A Expired - Fee Related JP2719547B2 (ja) | 1991-12-16 | 1991-12-16 | 疑似乱数パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2719547B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6090591B2 (ja) * | 2014-05-16 | 2017-03-08 | 株式会社三洋物産 | 遊技機 |
| JP6090592B2 (ja) * | 2014-05-16 | 2017-03-08 | 株式会社三洋物産 | 遊技機 |
-
1991
- 1991-12-16 JP JP3332300A patent/JP2719547B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05164824A (ja) | 1993-06-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
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