JPH0314134A

JPH0314134A - 算術論理演算器

Info

Publication number: JPH0314134A
Application number: JP1151653A
Authority: JP
Inventors: Masaaki Yoshida; 正昭吉田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-13
Filing date: 1989-06-13
Publication date: 1991-01-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、容易に機能テストを行うことができる算術論
理演算器に関し、さらに詳しくはテスト機能を組み込ん
だ算術論理演算器に関する。

（従来の技術）高度に集積化されかつ複雑化した集積回路の論理機能試
験を容易にする１つの方法は、試験すべき集積回路内部
にテストパターン発生器、テスト出力評価部等の試験機
能を組み込んでしまうことである。こうすることにより
、集積回路内部に埋め込まれ、外部端子から直接には制
御、観測ができないためにテストすることが困難であっ
た部分の回路も容易に論理機能テストを行うことができ
るようになる。一般にこのような組み込みテストにおい
ては、被テスト回路の入力レジスタにテストパターン発
生器としての機能を付加し、被テスト回路の出力レジス
タにはテスト出力圧縮機能を付加することが行われる。

通常、付加すべきハードウェア量を極力少なくさせるた
めにテストパターン発生器、テスト出力圧縮器共、ハー
ドウェア構成の簡単な帰還型のシフトジスタが採用され
る。

このような組み込みテストを算術論理演算器（以下ＡＬ
Ｕ）に適用した例として１９７９年に開催された国際テ
スト会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅ５ｔ　Ｃ
ｏｎｆｅｒｅｎｃｅ）におイテ発表された’ＢＵＩＬＴ
−ＩＮ　ＬＯＧＩＣＢＬＯＣＫ０ＢＳＥＲＶＡＴＩＯＮ
ＴＥＣＨＮＩＱＵＥＳ”と題する論文に示されたものが
ある（同上の論文集３７頁〜４１頁）。この構成を第３
図に示す。第３図において３１はテストパターン発生器
、３２はＡＬＵ、３３は多入力符号解析器を示している
。なお第３図はテスト時の構成を示しており、通常動作
時には３１はデータと制御信号の入力レジスタとして動
作し、３３は出力レジスタとして動作する。

第３図に示した従来例では、テスト時にテストパターン
発生器３１によって発生された疑似ランダムパターンが
順次ＡＬＵ３２に入力され、その入力に対する演算結果
が順次多入力符号解析器３３に入力されデータの圧縮が
行われる。所定のテストパターンを印加後、多入力符号
解析器３３の内容を読みたし期待値（故障のない回路に
同じ入力を印加した場合の値）と比較し被テスト回路の
良否を決定するという方法でテストが行われる。このよ
うな構成のテスト機能組み込みのＡＬＵでば、制御性、
観測性が増しテストが容易になるだけでなく、外部から
テストパターンを印加する必要もないので高価なテスタ
が不用となり有用である。特にテストパターン発生器３
１として生成多項式が原始多項式の帰還型シフトレジス
タを採用すれば、ＡＬＵ３２に対する網羅パターンを発
生することができるので故障検出率の観点からも問題が
ない。

（発明が解決しようとする課題）上述の従来技術の特徴はアルゴリズム的に導出されたテ
スＩ・パターンではなく、ハードウェアで前年に発生で
きる疑似ランダムパターンを用いるところにある。従っ
て、テストパターン導出の手間がかからないかわりに被
テスト回路の故障検出率を確保するためにはかなり大量
のテストパターンを印加する必要がある。パターン発生
はハードウェアによって自動的に行われるのでチップの
実動作速度で行うことができ、そう問題はない。問題は
期待値の導出である。一般に期待値はシミュレーション
によって求められるが、パターン数が膨大になってくる
と、シミュレーションに時間がかかりすぎ実際上期待値
を求めることが不可能になる。

本発明の目的は、上述の従来技術の問題点を改善し期待
値を求める必要のないテスト機能釦み込みのＡＬＵを提
供することにある。

（課題を解決するための手段）本発明は前記問題点を解決するもので、少なくともテス
トパターン発生器としての機能も備えた入力レジスタを
備えた同一のハードウェア構成の複数の算術論理演算ブ
ロックと、該複数の算術論理演算ブロックの出力を比較
する比較器とを備えてなり、前記入力レジスタはテスト
時には各々の算術論理演算ブロックに対し同じテストパ
ターンを供給し、通常動作時には、入力値を対応する算
術論理演算ブロックに供給することを特徴とする算術論
理演算器である。

（作用）本発明は上記の構成を作用することにより従来技術にお
ける問題点を改善している。つまり、１つのＡＬＵを複
数個の同一のハードウェア構成のＡＬＵに分割し、これ
ら複数のＡＬＵに同一のテストパターンを印加し、両方
の出力値を比較することにより期待値を持つ必要をなく
したのである。

（実施例〕以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の典型的な１実施例を示すブロック図で
あり、２つのＡＬＵブロックを用いて１つのＡＬＵ機能
を実現した場合を示している。なお本実施例ではＡＬＵ
を２つに分解しているが３つ以上に分けても持つたく同
様に取り扱えることは言うまでもない。第１図において
１１．１２はＡＬＵ１７ａのデータ入力をラッチするレ
ジスタであり、１３および１４はＡＬＵ１７ｂのデータ
入力をラッチするレジスタである。工５は制御入力を取
り込むためのレジスタであり、１６はキャリー入力を取
り込むレジスタである。また１８は比較器であり２つの
ＡＬＵ１７ａと１７ｂの出力を比較しその一致不一致を
出力する。１９はＡＬＵ１７ａの出力を取り込むレジス
タで２０はＡＬＵ１７ｂの出力を取り込むレジスタであ
る。ここでデータ入力用のレジスタ１１．１２．１３．
１４および制御入力用のレジスタ１５、キャリー入力用
レジスタ１６はテスト信号ＴＥによってテストモードが
指定されたときにはテストパターン発生器となる。

第２図にこのような入力レジスタの一例を示す。

第２図は４ビツトのデータ入力Ｘ３、Ｘ２、Ｘｌ、ＸＯ
に対する入力レジスタを示しており、テストパターン発
生器として動作するときには原始多項式Ｘ４＋ｘ＋１を
生成多項式とする線形帰還シフトレジスタとなるもので
ある。第２図においてテスト信号ＴＥが論理ＲＯＩ＋で
活性化されていないときには通常動作モードとなり、マ
ルチプレクサ２１．２２．２３．２４は上側の入力が選
択される。従ってデータ入力Ｘ３、Ｘ２、Ｘ□、ＸＱは
それぞれフリップフロップ２５．２６．２７．２８にラ
ッチされ、ぞれぞれ■３、工２、工１、工０に出力され
る。テスト信号ＴＥが論理＋＋１１１となり活性化され
ると、テストモードに入りマルチプレクサ２１．２２．
２３．２４は下側の入力を選択してフリップフロップ２
５．２６．２７．２８に入力する。従って、テスト時に
は外部入力Ｘ３、Ｘ２、Ｘｌ、ＸＯの値に関わりなく、
クロックＣＬＫが入力される度にフリップフロップ２６
．２７．２８には前段のフリップフロップ２５．２６．
２７のデータが入力され、フリップフロップ２５にはフ
リップフロップ２７とフリップフロップ２８のデータ入
力とする排他的論理和（ＥＸＯＲ）ゲート２９の出力が
入力される。これはクロックが入力される限りパターン
が発生され、工３、■２、■１、工０には全１１０１１
以外の全ての相合わせのパターンが発生される。

第１図においてテスト信号ＴＥが論理＋１０１１の通常
動作時はレジスタ１１．１２．１３．１４．１５．１６
は上述のようにそれぞれデータ人カラノチ、制御入力ラ
ッチ、キャリー入力ラッチとして動作する。従って、Ａ
ＬＵ１７ａのデータ入力レジスタ１１．１２にはそれぞ
れｍビットのデータ入力Ｘ：（Ｘｍ、、Ｘｍ−２１１，
１、Ｘ（１）の上位ｍ／２ビツト（Ｘｍ−１、Ｘｍ−２
、・・・、Ｘｍ１２）およびｍビットのデータ入力Ｙ−
（Ｙｍ−１、Ｙｍ−２１、・・、ｙ（１）の上位ｍ／２
ビツト（Ｙｍ−１、Ｙｍ−２、・・・、７ｍ１２）が入
力される。同様にＡＬＵ１７ｂのデータ入力レジスタ１
３．１４にはそれぞれｍビットのデータ入力Ｘの下位ｍ
１２ビツト（Ｘｒｎ／２−１、Ｘｍ／２−２、・・・、
Ｘｏ）及びｍビットのデータ入力Ｙの下位ｍ／２ビツト
（Ｙｍ／２−１、Ｙｍ／２２、・・・、Ｙｏ）が入力さ
れる。またレジスタ１５には制御入力０ｎ−１、Ｃｎ−
２、・・・、Ｃｏが入力されレジスタ１６にはキャリー
入力ＣＩＮが入力される。

ＡＬＵ１７ｂはデータ入力Ｘの下位ｍ１２ピツ”　（Ｘ
ｍ／２１、Ｘｍ／２−２、・・・、Ｘｏ）とデータ入力
Ｙの下位ｍ１２ピツ）　（７ｍ１２−１、Ｙｍ／２−２
、・・・、Ｙｏ）とキャリー入力ＣＩＮに対して制御入
力Ｃｎ−１、Ｃｎ−２、・・・・、ｃｏで決定される演
算を行い、結果を出力レジスタ２０に出力し、キャリー
出力Ｃ０ＵＴｂをマルチプレクサＭＵＸに出力する。テ
スト信号ＴＥが論理ＲＯ＋＋の時マルチプレクサＭＵＸ
は上側の入力すなわちＡＬＵ１７ｂのキャリー出力Ｃ０
ＵＴｂを出力する。従ってこのＣ０ＵＴｂがＡＬＵ１７
ａのキャリー入力となる。ＡＬＵ１７ａにはデータ入力
Ｘの上位ｍ１２ビツト（Ｘｍ　−ｉ、ｘｍ−２、・・・
Ｘｍ１２）とデータ入力Ｙの上位ｍ／２ビツト（Ｙｍ−
１、Ｙｍ−２、・・・、Ｙｍ／２）とキャリー入力Ｃ０
ＵＴｂに対して制御入力Ｃｎ−１、Ｃｎ−２、・・・、
ｃｏで決定される演算を行い、結果を出力レジスタ１９
に出力し、キャリー出力Ｃ０ＵＴａを出力する。出力レ
ジスタ１９に格納されたｍビットのデータ（ｚｍ−１、
Ｚｍ−２、・・・、２ｍ１２）と出力レジスタ２０に格
納されたｍビットのデータ（ｚｍ／２−１、Ｚｍ／２−
２、・・・、Ｚｏ）で構成される２ｍビットのデータ２
＝（２ｍ、、ｚｍ−２、・・・、Ｚｏ）がｍビットのデ
ータ入力Ｘ＝（Ｘｍ　、、Ｘｍ−２１１１１、Ｘ□）と
ｍビットのデータ入力Ｙ＝（Ｙｍ−１、Ｙｍ　−２、・
・・、Ｙ□）とキャリー入力ＣＩＨに対して制御入力Ｃ
ｎ−１、Ｃｎ−２、・・・Ｃｏで定められた演算を行っ
た結果の出力となり、そのときのキャリー出力がＣ０Ｕ
Ｔｂとなる。

テスト信号ＴＥが論理Ｒ１１＋のテストモードのときに
は上述のようにレジスタ１１．１２．１３．１４．１５
．１６はテストパターンを発生する。なお第１図の場合
には、レジスタ１６は１ビツトであるのでレジスタ１５
と接続して１つのシフトレジスタとなるようにしている
。このときＡＬＵ１７ｂにはレジスタ１３．１４．１５
．１６によって発生されるパターンが印加され、印加さ
れたパターンに応じた出力がキャリー出力Ｃ０ＵＴｂモ
含めて比較器１８に入力される。マルチプレクサＭＵＸ
はテスト信号ＴＥが論理“′１″であるので下側の入力
、つまりレジスタ１６の出力をＡＬＵ１７ａに入力する
。従ってＡＬＵ１７ａにはレジスタ１１．１２．１５．
１６によって発生されるパターンが印加され、印加され
たパターンに応じた出力がギャリー出力Ｃ０ＵＴａも含
めて比較器１８に入力される。レジスタ１１と１３、レ
ジスタ１２と１４はそれぞれ同一のパターンを発生する
ように構成されているのでＡＬＵ１７ａとＡＬｔ１１７
ｂには全く同一のパターンが印加されることになる。も
し両方のＡＬＵに故障がなければその出力も当然等しい
ことになる。従って、比較結果が異なるときにはどちら
かのＡＬＵに故障が存在することを意味し、ＡＬＵ全体
としては故障と判断され、Ｎ０ＧＯ信号が出力される。

比較結果が一致しているときにはＧｏ倍信号出力され故
障がないことがわかる。このように本発明では期待値を
全く必要としない。

なお、本実施例においては比較器１８は２つのＡＬＵの
出力を圧縮せずに直接入力するようにしているが、ＡＬ
Ｕの出力を多入力符号解析器等で圧縮した後に比較する
ようにしても差し支えないのは言うまでもない。また、
本実施例ではテストパターン発生器はレジスタ１５．１
６を除いて独立のテストパターン発生器となるように構
成しているが、レジスタ１１．１２．１−５．１６をつ
ないで一つの帰還型シフトレジスタとなるように構成し
、レジスタ１３．１４．１５．１６をつないで同じ生成
多項式をもつ帰還型シフトレジスタとなるように構成す
れば、ＡＬＵ１７ａ、　ＡＬＵ１７ｂに対し網羅パター
ンを印加することができる。

（発明の効果）以上述べたように、本発明のテスト機能組み込みＡＬＵ
は期待値を全く必要とせずにテストが可能であり、従来
必要であった期待値導出の手間が全く不用となる。しか
もこのことから膨大な数のテストパターンを印加するこ
とに対する制約が大幅に減少し、網羅パターンも可能と
なる等きわめて有効である。

【図面の簡単な説明】

第１図は本発明の典型的な１実施例を示すブロック図で
あり、第２図は第１図に示したテストパターン発生器と
しての機能も有するレジスタの１実施例を示すブロック
図である。第３図は従来のテスト機能組み込みＡＬＵの
１例を示すブロック図である。（１２）１１−１６．１９．２０・・・レジスタ、１７ａ、１７
ｂ、３２・・、ＡＬＵ、１８・・・比較器、ＴＥ、、、
テスト信号、ＭＵＸ、２１〜２４・・・マルチプレクサ
、２５〜２８・・・フリップフロップ、２９−０．排他
的論理和ゲート、ＣＬＫ・・・クロック、３１・・・テ
ストパターン発生器、３３・・・多入力符号解析器。

Claims

【特許請求の範囲】

（１）少なくともテストパターン発生器としての機能も
備えた入力レジスタを備えた同一のハードウェア構成の
複数の算術論理演算ブロックと、該複数の算術論理演算
ブロックの出力を比較する比較器とを備えてなり、前記
入力レジスタはテスト時には各々の算術論理演算ブロッ
クに対し同じテストパターンを供給し、通常動作時には
、入力値を対応する算術論理演算ブロックに供給するこ
とを特徴とする算術論理演算器。