JP2718582B2 - ピーククリッパ回路 - Google Patents
ピーククリッパ回路Info
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- JP2718582B2 JP2718582B2 JP3181285A JP18128591A JP2718582B2 JP 2718582 B2 JP2718582 B2 JP 2718582B2 JP 3181285 A JP3181285 A JP 3181285A JP 18128591 A JP18128591 A JP 18128591A JP 2718582 B2 JP2718582 B2 JP 2718582B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
- H03G11/002—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general without controlling loop
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、超ＬＳＩ（超大規模集
積回路）形の集積回路の入力において特に使用可能なピ
ーククリッパ回路に係る。
積回路）形の集積回路の入力において特に使用可能なピ
ーククリッパ回路に係る。
【０００２】
【従来の技術】超ＬＳＩ回路間の伝送において、信号
は、伝送線路上の反射によって、さらに詳細には超ＬＳ
Ｉ回路のパッケージの自己インダクタンスによって引き
起こされる超振動（superoscillations ）によって影響
される。
は、伝送線路上の反射によって、さらに詳細には超ＬＳ
Ｉ回路のパッケージの自己インダクタンスによって引き
起こされる超振動（superoscillations ）によって影響
される。
【０００３】これらの超振動の振幅は集積回路内で使用
される周波数の実際の増加と共に次第に大きくなる。振
動は“低”レベルの周囲で、特に、とりわけ引きはずし
閾値が１．４ボルトであるＴ２Ｌ技術で実現された回路
ではさらに有害である。
される周波数の実際の増加と共に次第に大きくなる。振
動は“低”レベルの周囲で、特に、とりわけ引きはずし
閾値が１．４ボルトであるＴ２Ｌ技術で実現された回路
ではさらに有害である。
【０００４】寄生振動の影響を取り除くためその一部の
ピークをクリップするダイオードを超ＬＳＩ回路内で利
用することは公知である。しかし、この解決法は完全な
満足を与えない。何故ならば、現行のダイオードが０．
８ボルトのオーダーの閾値電圧ＶＢＥを越えない限り動
作を開始しないからである。好ましくは、０．４ボルト
のオーダーの閾値電圧ＶＢＥを有するショットキーダイ
オードが用いられる。
ピークをクリップするダイオードを超ＬＳＩ回路内で利
用することは公知である。しかし、この解決法は完全な
満足を与えない。何故ならば、現行のダイオードが０．
８ボルトのオーダーの閾値電圧ＶＢＥを越えない限り動
作を開始しないからである。好ましくは、０．４ボルト
のオーダーの閾値電圧ＶＢＥを有するショットキーダイ
オードが用いられる。
【０００５】
【発明が解決しようとする課題】しかしながら、ショッ
トキーダイオードの製造方法はコスト高で、今日ではＭ
ＯＳ（金属‐酸化物‐シリコン）技術とほとんど両立し
ない。
トキーダイオードの製造方法はコスト高で、今日ではＭ
ＯＳ（金属‐酸化物‐シリコン）技術とほとんど両立し
ない。
【０００６】本発明はこの欠点を是正し、信号の動作レ
ベルの一つ（“低”／“０”又は“高”／“１”）にお
ける寄生超振動のエッセンスを信号受信時にほとんど吸
収することができる回路を提案することを目的とする。
ベルの一つ（“低”／“０”又は“高”／“１”）にお
ける寄生超振動のエッセンスを信号受信時にほとんど吸
収することができる回路を提案することを目的とする。
【０００７】
【課題を解決するための手段】このため本発明は入力端
子を有する回路デバイスを含んだ超ＬＳＩ形の集積回路
のための、該回路デバイスと並列して接続されたピーク
クリッパ回路であって、低レベル供給電圧と、高レベル
供給電圧と、ＮＰＮバイポーラ形ピーククリッパトラン
ジスタと、ＰＭＯＳ形電荷トランジスタとを含んでお
り、該電荷トランジスタが前記入力端子に接続されたゲ
ート電極と、クリッパ回路の前記高レベル供給電圧に接
続されたソース電極と、バイポーラ形ピーククリッパト
ランジスタのベースに接続されたドレーン電極とを有し
ており、前記バイポーラ形ピーククリッパトランジスタ
が回路デバイスの入力端子に接続されたエミッタ電極
と、前記低レベル供給電圧に接続されたコレクタ電極と
を有することを特徴とする。この特徴は信号の“低”レ
ベルで“負”の寄生電圧を取り除くために用いられる。
また、本発明は、入力端子を有する回路デバイスを含ん
だ超ＬＳＩ形の集積回路のための、該回路デバイスと並
列して接続されたピーククリッパ回路であって、低レベ
ル供給電圧と、高レベル供給電圧と、ＰＮＰバイポーラ
形ピーククリッパトランジスタと、ＮＭＯＳ形電荷トラ
ンジスタとを含んでおり、該電荷トランジスタが前記入
力端子に接続されたゲート電極と、クリッパ回路の前記
低レベル供給電圧に接続されたソース電極と、バイポー
ラ形ピーククリッパトランジスタのベースに接続された
ドレーン電極とを有しており、前記バイポーラ形ピーク
クリッパトランジスタが回路デバイスの入力端子に接続
されたエミッタ電極と、前記高レベル供給電圧に接続さ
れたコレクタ電極とを有することを特徴とするピークク
リッパ回路も提供する。
子を有する回路デバイスを含んだ超ＬＳＩ形の集積回路
のための、該回路デバイスと並列して接続されたピーク
クリッパ回路であって、低レベル供給電圧と、高レベル
供給電圧と、ＮＰＮバイポーラ形ピーククリッパトラン
ジスタと、ＰＭＯＳ形電荷トランジスタとを含んでお
り、該電荷トランジスタが前記入力端子に接続されたゲ
ート電極と、クリッパ回路の前記高レベル供給電圧に接
続されたソース電極と、バイポーラ形ピーククリッパト
ランジスタのベースに接続されたドレーン電極とを有し
ており、前記バイポーラ形ピーククリッパトランジスタ
が回路デバイスの入力端子に接続されたエミッタ電極
と、前記低レベル供給電圧に接続されたコレクタ電極と
を有することを特徴とする。この特徴は信号の“低”レ
ベルで“負”の寄生電圧を取り除くために用いられる。
また、本発明は、入力端子を有する回路デバイスを含ん
だ超ＬＳＩ形の集積回路のための、該回路デバイスと並
列して接続されたピーククリッパ回路であって、低レベ
ル供給電圧と、高レベル供給電圧と、ＰＮＰバイポーラ
形ピーククリッパトランジスタと、ＮＭＯＳ形電荷トラ
ンジスタとを含んでおり、該電荷トランジスタが前記入
力端子に接続されたゲート電極と、クリッパ回路の前記
低レベル供給電圧に接続されたソース電極と、バイポー
ラ形ピーククリッパトランジスタのベースに接続された
ドレーン電極とを有しており、前記バイポーラ形ピーク
クリッパトランジスタが回路デバイスの入力端子に接続
されたエミッタ電極と、前記高レベル供給電圧に接続さ
れたコレクタ電極とを有することを特徴とするピークク
リッパ回路も提供する。
【０００８】
【０００９】本発明のこの種の回路は構造上単純であり
かつ製造しやすいので、特に有益であり、特にＢｉＣＭ
ＯＳ回路では有益である。また、本発明のこの種の回路
はＴ２Ｌ技術と両立している。
かつ製造しやすいので、特に有益であり、特にＢｉＣＭ
ＯＳ回路では有益である。また、本発明のこの種の回路
はＴ２Ｌ技術と両立している。
【００１０】
【実施例】本発明の特徴及び利点は添付図面を参照して
以下に述べる説明を読めば明らかとなるであろう。
以下に述べる説明を読めば明らかとなるであろう。
【００１１】図１はピーククリッパ回路を備えていない
超ＬＳＩ形の２つの集積回路を接続する伝送線路内にお
ける矩形パルスを表す電圧信号Ｖｓの一般的挙動を示す
（概略的及び任意に変形して）。各パルスエッジが、超
ＬＳＩパッケージの自己インダクタンスによる寄生超振
動を伴うことは注意すべきである。このことは、特に
“負”電圧に特有の超振動の立下がり縁については真実
である（レベルＶｓ＝“０”がゼロ基準電圧を表す限り
において）。上に指摘したように、受動ダイオード（ラ
インＶＤＰ）の助けによって実現する“負”振動のピー
ククリッパは充分でなく、このダイオードの閾値電圧
（ＶＢＥは約０．８ボルトである）が、この構成によっ
て−０．８ボルトだけの回路のゼロ基準をシフトさせる
程度までは充分ではない。
超ＬＳＩ形の２つの集積回路を接続する伝送線路内にお
ける矩形パルスを表す電圧信号Ｖｓの一般的挙動を示す
（概略的及び任意に変形して）。各パルスエッジが、超
ＬＳＩパッケージの自己インダクタンスによる寄生超振
動を伴うことは注意すべきである。このことは、特に
“負”電圧に特有の超振動の立下がり縁については真実
である（レベルＶｓ＝“０”がゼロ基準電圧を表す限り
において）。上に指摘したように、受動ダイオード（ラ
インＶＤＰ）の助けによって実現する“負”振動のピー
ククリッパは充分でなく、このダイオードの閾値電圧
（ＶＢＥは約０．８ボルトである）が、この構成によっ
て−０．８ボルトだけの回路のゼロ基準をシフトさせる
程度までは充分ではない。
【００１２】図２は、非限定例として超ＬＳＩ形の集積
回路内で入力に配置されたバッファアンプのような１個
又は数個の受信デバイスＲ１，Ｒ２によって受信され
る、伝送線路１０上に信号Ｖｓを送出する送信デバイス
Ｅを表す。各受信デバイスＲ１，Ｒ２はその入力１２，
１４によって伝送線路１０に独立して接続される。本発
明によれば、各受信デバイスＲ１（Ｒ２）にはピークク
リッパ回路Ｃ１（Ｃ２）が具備され、この回路は例えば
入力１２（１４）における信号Ｖｓの“低”レベルを改
良するため、特に寄生する負電圧を取り除くため、受信
デバイスＲ１（Ｒ２）の入力１２（１４）に適正に並列
に接続されている。
回路内で入力に配置されたバッファアンプのような１個
又は数個の受信デバイスＲ１，Ｒ２によって受信され
る、伝送線路１０上に信号Ｖｓを送出する送信デバイス
Ｅを表す。各受信デバイスＲ１，Ｒ２はその入力１２，
１４によって伝送線路１０に独立して接続される。本発
明によれば、各受信デバイスＲ１（Ｒ２）にはピークク
リッパ回路Ｃ１（Ｃ２）が具備され、この回路は例えば
入力１２（１４）における信号Ｖｓの“低”レベルを改
良するため、特に寄生する負電圧を取り除くため、受信
デバイスＲ１（Ｒ２）の入力１２（１４）に適正に並列
に接続されている。
【００１３】ピーククリッパ回路Ｃ１は、入力１２に接
続されたゲートを有するＭＯＳ形電荷トランジスタＭに
よってそのベースで制御されるバイポーラ形ピーククリ
ッパトランジスタＴから成る。図２の実施例ではトラン
ジスタＭはＰＭＯＳ形で、そのソースは入力電圧ＶＤＤ
に接続され、そのドレーンはトランジスタＴのベースに
接続されている。ＮＰＮ形のこのトランジスタＴは入力
端子１２に接続されたそのエミッタと、回路のアースに
つながれたコレクタを有する（ゼロ基準電圧）。ここ
で、Ｖｓは受信回路Ｒ１の入力１２における、かつ次い
でトランジスタＭのゲート及びトランジスタＴのエミッ
タにおける電圧レベルを表しており、Ｉはトランジスタ
Ｔのエミッタから入力１２へ環流する電流を表し、そし
てＩＢはトランジスタＴのベース電流を表す。
続されたゲートを有するＭＯＳ形電荷トランジスタＭに
よってそのベースで制御されるバイポーラ形ピーククリ
ッパトランジスタＴから成る。図２の実施例ではトラン
ジスタＭはＰＭＯＳ形で、そのソースは入力電圧ＶＤＤ
に接続され、そのドレーンはトランジスタＴのベースに
接続されている。ＮＰＮ形のこのトランジスタＴは入力
端子１２に接続されたそのエミッタと、回路のアースに
つながれたコレクタを有する（ゼロ基準電圧）。ここ
で、Ｖｓは受信回路Ｒ１の入力１２における、かつ次い
でトランジスタＭのゲート及びトランジスタＴのエミッ
タにおける電圧レベルを表しており、Ｉはトランジスタ
Ｔのエミッタから入力１２へ環流する電流を表し、そし
てＩＢはトランジスタＴのベース電流を表す。
【００１４】以上説明したピーククリッパ回路Ｃ１は以
下の様に動作する。信号Ｖｓが“１”に等しい際、トラ
ンジスタＭのゲートにおける正電圧はこのトランジスタ
Ｍをブロックする。トランジスタＴもブロックされ、回
路Ｃ１が入力１２に於ける瞬間電圧Ｖｓに影響するいか
なる電流Ｉも生じない。信号Ｖｓが“０”に等しい際、
トランジスタＭはブロックされない。しかし、入力１２
における電圧Ｖｓがゼロレベルに止まっている間、電流
ＩＢは電流Ｉと同様に極めて僅かなままである（実際に
は漏洩電流に限定される）。Ｖｓが“負”となるとき
（即ちゼロレベルより低い）、入力１２における寄生振
動の場合、トランジスタＭのゲート電圧の変化は電流Ｉ
Ｂの増加を促す。トランジスタＴはそこでブロックされ
なくなり、強電流Ｉを生じる。トランジスタＴから発す
る電流Ｉの急速な増加はレベル“０”に於けるＶｓの突
発的な戻りを入力１２に引き起こす。
下の様に動作する。信号Ｖｓが“１”に等しい際、トラ
ンジスタＭのゲートにおける正電圧はこのトランジスタ
Ｍをブロックする。トランジスタＴもブロックされ、回
路Ｃ１が入力１２に於ける瞬間電圧Ｖｓに影響するいか
なる電流Ｉも生じない。信号Ｖｓが“０”に等しい際、
トランジスタＭはブロックされない。しかし、入力１２
における電圧Ｖｓがゼロレベルに止まっている間、電流
ＩＢは電流Ｉと同様に極めて僅かなままである（実際に
は漏洩電流に限定される）。Ｖｓが“負”となるとき
（即ちゼロレベルより低い）、入力１２における寄生振
動の場合、トランジスタＭのゲート電圧の変化は電流Ｉ
Ｂの増加を促す。トランジスタＴはそこでブロックされ
なくなり、強電流Ｉを生じる。トランジスタＴから発す
る電流Ｉの急速な増加はレベル“０”に於けるＶｓの突
発的な戻りを入力１２に引き起こす。
【００１５】実地上は、本発明は特にＢｉＣＭＯＳ技術
において用いられ、なかんずく受信デバイスＲ１及びＲ
２とそれらのピーククリッパ回路とを内蔵する超ＬＳＩ
回路内で使用される。
において用いられ、なかんずく受信デバイスＲ１及びＲ
２とそれらのピーククリッパ回路とを内蔵する超ＬＳＩ
回路内で使用される。
【００１６】本発明は信号Ｖｓの“低”レベルの周囲の
寄生振動の処理に限定されず、“高”レベルにも適用す
る。このため、本発明によるピーククリッパ回路の図示
されない変形例では、トランジスタＭはＮＭＯＳ形であ
り、一方ＰＮＰ形トランジスタＴはトランジスタＭのド
レーン電極に接続するベースと、受信デバイスの入力端
子に接続したエミッタとを有する。
寄生振動の処理に限定されず、“高”レベルにも適用す
る。このため、本発明によるピーククリッパ回路の図示
されない変形例では、トランジスタＭはＮＭＯＳ形であ
り、一方ＰＮＰ形トランジスタＴはトランジスタＭのド
レーン電極に接続するベースと、受信デバイスの入力端
子に接続したエミッタとを有する。
【図１】本発明のピーククリッパ回路を備えていない２
つの超ＬＳＩ回路間の伝送線路内に現われる信号Ｖｓの
一般的挙動を示す図である。
つの超ＬＳＩ回路間の伝送線路内に現われる信号Ｖｓの
一般的挙動を示す図である。
【図２】本発明によるピーククリッパ回路の回路図であ
る。
る。
１０ 伝送線路 １２、１４ 入力 Ｃ１，Ｃ２ ピーククリッパ回路 Ｅ 送信デバイス Ｍ ＭＯＳ形トランジスタ Ｔ バイポーラ形ピーククリッパトランジスタ Ｒ１，Ｒ２ 受信デバイス
Claims (2)
- 【請求項１】 入力端子を有する回路デバイスを含んだ
超ＬＳＩ形の集積回路のための、該回路デバイスと並列
して接続されたピーククリッパ回路であって、低レベル
供給電圧と、高レベル供給電圧と、ＮＰＮバイポーラ形
ピーククリッパトランジスタと、ＰＭＯＳ形電荷トラン
ジスタとを含んでおり、該電荷トランジスタが前記入力
端子に接続されたゲート電極と、クリッパ回路の前記高
レベル供給電圧に接続されたソース電極と、バイポーラ
形ピーククリッパトランジスタのベースに接続されたド
レーン電極とを有しており、前記バイポーラ形ピークク
リッパトランジスタが回路デバイスの入力端子に接続さ
れたエミッタ電極と、前記低レベル供給電圧に接続され
たコレクタ電極とを有することを特徴とするピーククリ
ッパ回路。 - 【請求項２】 入力端子を有する回路デバイスを含んだ
超ＬＳＩ形の集積回路のための、該回路デバイスと並列
して接続されたピーククリッパ回路であって、低レベル
供給電圧と、高レベル供給電圧と、ＰＮＰバイポーラ形
ピーククリッパトランジスタと、ＮＭＯＳ形電荷トラン
ジスタとを含んでおり、該電荷トランジスタが前記入力
端子に接続されたゲート電極と、クリッパ回路の前記低
レベル供給電圧に接続されたソース電極と、バイポーラ
形ピーククリッパトランジスタのベースに接続されたド
レーン電極とを有しており、前記バイポーラ形ピークク
リッパトランジスタが回路デバイスの入力端子に接続さ
れたエミッタ電極と、前記高レベル供給電圧に接続され
たコレクタ電極とを有することを特徴とするピーククリ
ッパ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9009364A FR2665037B1 (fr) | 1990-07-23 | 1990-07-23 | Circuit d'ecretage. |
| FR9009364 | 1990-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04234215A JPH04234215A (ja) | 1992-08-21 |
| JP2718582B2 true JP2718582B2 (ja) | 1998-02-25 |
Family
ID=9398986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3181285A Expired - Lifetime JP2718582B2 (ja) | 1990-07-23 | 1991-07-22 | ピーククリッパ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5196744A (ja) |
| EP (1) | EP0468846B1 (ja) |
| JP (1) | JP2718582B2 (ja) |
| DE (1) | DE69118265T2 (ja) |
| FR (1) | FR2665037B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6801080B1 (en) | 2003-04-07 | 2004-10-05 | Pericom Semiconductor Corp. | CMOS differential input buffer with source-follower input clamps |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49121458A (ja) * | 1973-03-19 | 1974-11-20 | ||
| JPS54112156A (en) * | 1978-02-22 | 1979-09-01 | Agency Of Ind Science & Technol | Semiconductor logic circuit |
| FR2419612A1 (fr) * | 1978-03-07 | 1979-10-05 | Sundstrand Data Control | Circuit conformateur de signaux electriques |
| JPS55154809A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Input protecting circuit of operational amplifier |
| GB2132447B (en) * | 1982-12-04 | 1986-07-30 | Standard Telephones Cables Ltd | Switch device |
| JPH0693626B2 (ja) * | 1983-07-25 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4786961A (en) * | 1986-02-28 | 1988-11-22 | General Electric Company | Bipolar transistor with transient suppressor |
| US4831343A (en) * | 1988-03-24 | 1989-05-16 | Motorola, Inc. | Crystal clock generator having fifty percent duty cycle |
-
1990
- 1990-07-23 FR FR9009364A patent/FR2665037B1/fr not_active Expired - Fee Related
-
1991
- 1991-07-10 DE DE69118265T patent/DE69118265T2/de not_active Expired - Fee Related
- 1991-07-10 EP EP91401932A patent/EP0468846B1/fr not_active Expired - Lifetime
- 1991-07-22 US US07/733,857 patent/US5196744A/en not_active Expired - Fee Related
- 1991-07-22 JP JP3181285A patent/JP2718582B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69118265D1 (de) | 1996-05-02 |
| EP0468846B1 (fr) | 1996-03-27 |
| FR2665037B1 (fr) | 1992-09-18 |
| DE69118265T2 (de) | 1996-08-29 |
| FR2665037A1 (fr) | 1992-01-24 |
| EP0468846A1 (fr) | 1992-01-29 |
| US5196744A (en) | 1993-03-23 |
| JPH04234215A (ja) | 1992-08-21 |
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