JP3545225B2 - 基準電圧発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、バンドギャップ型の基準電圧発生回路に関し、さらに詳しく言えば、スタンバイ状態における電流を極力低減し、またスタンバイ状態から動作開始までの復帰時間を短縮した基準電圧発生回路
に関する。
【０００２】
【従来の技術】
バンドギャップ型の基準電圧発生回路は、半導体のバンドギャップ電圧Ｖｇ（Ｓｉの場合は、約１．２Ｖ）を利用したものであり、その回路構成の一例を図３に示す。
【０００３】
この図において、ＢＴ１及びＢＴ２は、ＰＮＰ型のバイポーラトランジスタである。それらのエミッタは、電源電圧Ｖｄｄに接続され、ＢＴ２のベースは、
ＢＴ１のコレクタに接続されている。ここで、ＢＴ２のエミッタ面積は、ＢＴ１のエミッタ面積のＫ（Ｋ＞１）倍である。
一方、ＭＴ３及びＭＴ４は、Ｎチャネル型ＭＯＳトランジスタである。それらのソースは接地され、ゲートは互いに接続され、ＭＴ４のドレインはゲートに接続されることにより、電流ミラー回路を構成している。Ｒ１及びＲ２は、ＢＴ１とＭＴ３の間に直列接続された温度補償用の抵抗であり、Ｒ２とＭＴ３の接続点から、基準電圧Ｖoutが出力される。
上記の基準電圧発生回路において、温度特性補償後の基準電圧Ｖoutは、
Ｖout ＝Ｖｄｄ−Ｖｇ であることが知られている。
なお、上記の技術は、例えば「IEEE JOURNAL OF SO LID STATE CIRCUIT, VOL.SC-18, NO.3 1983年6月号」の第２７８頁、特開平６−７５６４９号公報などに詳しく開示されている。上記の基準電圧発生回路はＬＳＩに組み込まれ、その基準電圧Ｖoutは、ＬＳＩ内のオペアンプやコンパレータなどに供給される。
図３に示す基準電圧発生回路においては、スタンバイ時の消費電流を削減するためにＮチャネル型ＭＯＳトランジスタＭＴ１とＰチャネルＭＯトランジスタＭＴ２を設けている。ＭＴ２のゲートにはスタンバイ信号ＳＢが供給され、ＭＴ１のゲートには、ＳＢの反転信号である＊ＳＢが供給されている。スタンバイ信号ＳＢがロー（Ｌ）レベルになると、ＭＴ１及びＭＴ２はオン状態となり、ＭＴ３及びＭＴ４をオフさせ、かつＭＴ２を介してバイポーラトランジスタＢＴ１のベース及びコレクタがＶｄｄレベルにバイアスされる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記スタンバイ状態において、バイポーラトランジスタＢＴ２のコレクタは接地電圧（０Ｖ）となるため、リーク電流が発生しやすかった。また、スタンバイ信号ＳＢをハイ（Ｈ）レベルにして、動作状態に復帰させる際には、ＭＴ３及びＭＴ４をオンさせることが必要であるが、ＭＴ１がオフすることにより、ＭＴ３及びＭＴ４のゲートはフローティングになるため、素子のリーク電流やノイズによってオンさせていた。このため、動作状態への復帰時間が長いという問題があり、ＬＳＩとして量産した場合に、ＬＳＩ間における復帰時間のばらつきも大きいという問題があった。このため、基準電圧が供給されるオペアンプやコンパレータの動作開始が遅くなるという問題を招いていた。
【０００５】
そこで、本発明は、スタンバイ状態における電流を極力低減し、またスタンバイ状態から動作開始までの復帰時間を短縮した基準電圧発生回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明は、スタンバイ開始信号に基づき、前記１対のＭＯＳトランジスタMT3,MT4をオフさせるようにバイアス設定を行う第１のトランジスタ手段MT1と、前記第１のバイポーラトランジスタBT1の端子間電圧差をなくすようにバイアス設定を行う第２のトランジスタ手段MT2と、前記第２のバイポーラトランジスタBT2の端子間電圧差をなくすようにバイアス設定を行う第３のトランジスタ手段MT5と、前記第１のＭＯＳトランジスタMT1と前記第３のトランジスタ手段MT5との間の電流経路をカットするスイッチング手段TGとを具備した基準電圧発生回路である。
これにより、１対のＭＯＳトランジスタMT3,MT4をオフさせさせ、かつバイポーラトランジスタBT1,BT2については、エミッタ、コレクタ、ベース間の電圧差をなくしているので、スタンバイ状態におけるリーク電流を極力低減することができる。
請求項２に記載の発明は、請求項１に記載の基準電圧発生回路において、スタンバイ解除信号及びこれを遅延回路によって遅延した信号に基づいて、まず前記第１のトランジスタ手段MT1によるバイアス設定を解除し、次に前記第２のトランジスタ手段MT2によるバイアス設定を解除し、次にスイッチング手段TGをオンさせることにより前記第３のトランジスタ手段MT5を介して前記１対のＭＯＳトランジスタMT3,MT4をオンさせ、その後、前記第３のトランジスタ手段MT5によるバイアス設定を解除することを特徴としている。
これにより、スタンバイ解除時には１対のＭＯＳトランジスタMT3,MT4はすみやかにオンするので、スタンバイ状態から動作開始までの復帰時間を短縮できる。
【０００７】
【発明の実施の形態】
次に、本発明の実施形態を説明する。図１は、本発明の第１の実施形態に係る基準電圧発生回路である。
本実施形態においては、図３に示した回路に第３のトランジスタ手段としてのＭＯＳトランジスタＭＴ５とスイッチング手段ＴＧを付加している。第１のトランジスタ手段ＭＴ１と第２のトランジスタ手段ＭＴ２については、従来例と同様の構成であるので説明を省略する。
スイッチング手段としてのトランシミッションゲートＴＧは、第２のバイポーラトランジスタＢＴ２と１対のＭＯＳトランジスタＭＴ３，ＭＴ４の間の電流経路に設けられ、第３のトランジスタ手段としてのＰチャネル型ＭＯＳトランジスタＭＴ５は、このトランスミッションゲートＴＧと第２のバイポーラトランジスタＢＴ２との間の電流経路に接続されている。
スタンバイ時（ＳＢ＝Ｌレベル）において、ＭＴ１がオンすることにより、ＭＴ３，ＭＴ４のゲートがＬレベルとなる。トランスミッションゲートＴＧはオフして上記電流経路をカットする。一方、ＭＴ５はオンして、第２のバイポーラトランジスタＢＴ２のコレクタをＶｄｄレベルにバイアス設定する。
【０００８】
なお、第１のバイポーラトランジスタＢＴ１とＭＯＳトランジスタＭＴ３の間の電流経路をカットすいるために、もう１つのトランスミッションゲートをこの電流経路に挿入してもよい。
図２は、本発明の第２の実施形態に係る基準電圧発生回路である。
この回路の構成は、破線で囲まれた遅延回路を設け、この遅延回路によって遅延されたスタンバイ信号ＳＢによって各ＭＯＳトランジスタＭＴ１〜ＭＴ５のゲートとトランスミッションゲートＴＧを制御している。遅延回路としては、図示したようなインバータチェーンを用いることができる。
次に、この回路の動作を説明する。まず、スタンバイ信号ＳＢがＬレベル（スタンバイ解除信号）となると、信号▲１▼によって第１のトランジスタ手段であるＭＴ１がオフし、ＭＴ３及びＭＴ４のゲートの接地電圧へのバイアスは加除される。すなわち、フローティング状態となる。次に、信号▲２▼によって、第２のトランジスタ手段であるＭＴ２がオフし、第１のバイポーラトランジスタＢＴ１のバイアス設定が解除される。次いで、信号▲３▼及び▲４▼によってトランスミッションゲートＴＧがオンする。
このとき、第３のトランジスタ手段であるＭＴ５はオンしているので、トランスミッションゲートＴＧを通じて、ＭＴ３及びＭＴ４のゲートはＨレベル（Ｖｄｄレベル）に充電され、ＭＴ３及びＭＴ４はオン状態となる。この後、信号▲５▼によって、ＭＴ５はオフし、第２のバイポーラトランジスタＢＴ２に対するバイアス設定が解除される。
ここで、トランスミッションゲートＴＧがオンしてから、ＭＴ５がオフするまでの間にＭＴ３及びＭＴ４のゲートがＨレベルに充電される必要があるが、ＭＴ３及びＭＴ４のゲートの有する浮遊容量は小さいので、信号▲３▼及び▲４▼と信号▲５▼との間の遅延時間を数ｎｓｅｃ以上に設定すれば十分である。
【０００９】
このようにして、スタンバイ解除時に電流ミラー回路を構成するＭＴ３及びＭＴ４をすみやかにオンすることができるので、動作状態への復帰時間を短縮できる。
なお、上記の回路構成において、トランスミッションゲートＴＧは、図１と同様の位置に設けてもよい。また、上記の実施形態においては、ＰＮＰ型バイポーラトランジスタを用いた例を示したが、ＮＰＮ型バイポーラトランジスタを用いバンドギャップ電圧Ｖｇをそのまま出力するタイプのバンドギャップ型基準電圧発生回路についても本発明を適用することができる。
【００１０】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、スタンバイ状態におけるリーク電流を極力低減することができる。
また、請求項２に記載の発明によれば、上記の効果に加えて、スタンバイ状態から動作開始までの復帰時間を短縮できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る基準電圧発生回路を示す回路図である。
【図２】本発明の第２の実施形態に係る基準電圧発生回路を示す回路図である。
【図３】従来例に係る基準電圧発生回路を示す回路図である。
【符号の説明】
ＢＴ１、ＢＴ２：バイポーラトランジスタ
ＭＴ１〜ＭＴ５：ＭＯＳトランジスタ
ＴＧ ：トランスミッションゲート
Ｒ１、Ｒ２ ：温度補償用の抵抗
【発明の属する技術分野】
本発明は、バンドギャップ型の基準電圧発生回路に関し、さらに詳しく言えば、スタンバイ状態における電流を極力低減し、またスタンバイ状態から動作開始までの復帰時間を短縮した基準電圧発生回路
に関する。
【０００２】
【従来の技術】
バンドギャップ型の基準電圧発生回路は、半導体のバンドギャップ電圧Ｖｇ（Ｓｉの場合は、約１．２Ｖ）を利用したものであり、その回路構成の一例を図３に示す。
【０００３】
この図において、ＢＴ１及びＢＴ２は、ＰＮＰ型のバイポーラトランジスタである。それらのエミッタは、電源電圧Ｖｄｄに接続され、ＢＴ２のベースは、
ＢＴ１のコレクタに接続されている。ここで、ＢＴ２のエミッタ面積は、ＢＴ１のエミッタ面積のＫ（Ｋ＞１）倍である。
一方、ＭＴ３及びＭＴ４は、Ｎチャネル型ＭＯＳトランジスタである。それらのソースは接地され、ゲートは互いに接続され、ＭＴ４のドレインはゲートに接続されることにより、電流ミラー回路を構成している。Ｒ１及びＲ２は、ＢＴ１とＭＴ３の間に直列接続された温度補償用の抵抗であり、Ｒ２とＭＴ３の接続点から、基準電圧Ｖoutが出力される。
上記の基準電圧発生回路において、温度特性補償後の基準電圧Ｖoutは、
Ｖout ＝Ｖｄｄ−Ｖｇ であることが知られている。
なお、上記の技術は、例えば「IEEE JOURNAL OF SO LID STATE CIRCUIT, VOL.SC-18, NO.3 1983年6月号」の第２７８頁、特開平６−７５６４９号公報などに詳しく開示されている。上記の基準電圧発生回路はＬＳＩに組み込まれ、その基準電圧Ｖoutは、ＬＳＩ内のオペアンプやコンパレータなどに供給される。
図３に示す基準電圧発生回路においては、スタンバイ時の消費電流を削減するためにＮチャネル型ＭＯＳトランジスタＭＴ１とＰチャネルＭＯトランジスタＭＴ２を設けている。ＭＴ２のゲートにはスタンバイ信号ＳＢが供給され、ＭＴ１のゲートには、ＳＢの反転信号である＊ＳＢが供給されている。スタンバイ信号ＳＢがロー（Ｌ）レベルになると、ＭＴ１及びＭＴ２はオン状態となり、ＭＴ３及びＭＴ４をオフさせ、かつＭＴ２を介してバイポーラトランジスタＢＴ１のベース及びコレクタがＶｄｄレベルにバイアスされる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記スタンバイ状態において、バイポーラトランジスタＢＴ２のコレクタは接地電圧（０Ｖ）となるため、リーク電流が発生しやすかった。また、スタンバイ信号ＳＢをハイ（Ｈ）レベルにして、動作状態に復帰させる際には、ＭＴ３及びＭＴ４をオンさせることが必要であるが、ＭＴ１がオフすることにより、ＭＴ３及びＭＴ４のゲートはフローティングになるため、素子のリーク電流やノイズによってオンさせていた。このため、動作状態への復帰時間が長いという問題があり、ＬＳＩとして量産した場合に、ＬＳＩ間における復帰時間のばらつきも大きいという問題があった。このため、基準電圧が供給されるオペアンプやコンパレータの動作開始が遅くなるという問題を招いていた。
【０００５】
そこで、本発明は、スタンバイ状態における電流を極力低減し、またスタンバイ状態から動作開始までの復帰時間を短縮した基準電圧発生回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明は、スタンバイ開始信号に基づき、前記１対のＭＯＳトランジスタMT3,MT4をオフさせるようにバイアス設定を行う第１のトランジスタ手段MT1と、前記第１のバイポーラトランジスタBT1の端子間電圧差をなくすようにバイアス設定を行う第２のトランジスタ手段MT2と、前記第２のバイポーラトランジスタBT2の端子間電圧差をなくすようにバイアス設定を行う第３のトランジスタ手段MT5と、前記第１のＭＯＳトランジスタMT1と前記第３のトランジスタ手段MT5との間の電流経路をカットするスイッチング手段TGとを具備した基準電圧発生回路である。
これにより、１対のＭＯＳトランジスタMT3,MT4をオフさせさせ、かつバイポーラトランジスタBT1,BT2については、エミッタ、コレクタ、ベース間の電圧差をなくしているので、スタンバイ状態におけるリーク電流を極力低減することができる。
請求項２に記載の発明は、請求項１に記載の基準電圧発生回路において、スタンバイ解除信号及びこれを遅延回路によって遅延した信号に基づいて、まず前記第１のトランジスタ手段MT1によるバイアス設定を解除し、次に前記第２のトランジスタ手段MT2によるバイアス設定を解除し、次にスイッチング手段TGをオンさせることにより前記第３のトランジスタ手段MT5を介して前記１対のＭＯＳトランジスタMT3,MT4をオンさせ、その後、前記第３のトランジスタ手段MT5によるバイアス設定を解除することを特徴としている。
これにより、スタンバイ解除時には１対のＭＯＳトランジスタMT3,MT4はすみやかにオンするので、スタンバイ状態から動作開始までの復帰時間を短縮できる。
【０００７】
【発明の実施の形態】
次に、本発明の実施形態を説明する。図１は、本発明の第１の実施形態に係る基準電圧発生回路である。
本実施形態においては、図３に示した回路に第３のトランジスタ手段としてのＭＯＳトランジスタＭＴ５とスイッチング手段ＴＧを付加している。第１のトランジスタ手段ＭＴ１と第２のトランジスタ手段ＭＴ２については、従来例と同様の構成であるので説明を省略する。
スイッチング手段としてのトランシミッションゲートＴＧは、第２のバイポーラトランジスタＢＴ２と１対のＭＯＳトランジスタＭＴ３，ＭＴ４の間の電流経路に設けられ、第３のトランジスタ手段としてのＰチャネル型ＭＯＳトランジスタＭＴ５は、このトランスミッションゲートＴＧと第２のバイポーラトランジスタＢＴ２との間の電流経路に接続されている。
スタンバイ時（ＳＢ＝Ｌレベル）において、ＭＴ１がオンすることにより、ＭＴ３，ＭＴ４のゲートがＬレベルとなる。トランスミッションゲートＴＧはオフして上記電流経路をカットする。一方、ＭＴ５はオンして、第２のバイポーラトランジスタＢＴ２のコレクタをＶｄｄレベルにバイアス設定する。
【０００８】
なお、第１のバイポーラトランジスタＢＴ１とＭＯＳトランジスタＭＴ３の間の電流経路をカットすいるために、もう１つのトランスミッションゲートをこの電流経路に挿入してもよい。
図２は、本発明の第２の実施形態に係る基準電圧発生回路である。
この回路の構成は、破線で囲まれた遅延回路を設け、この遅延回路によって遅延されたスタンバイ信号ＳＢによって各ＭＯＳトランジスタＭＴ１〜ＭＴ５のゲートとトランスミッションゲートＴＧを制御している。遅延回路としては、図示したようなインバータチェーンを用いることができる。
次に、この回路の動作を説明する。まず、スタンバイ信号ＳＢがＬレベル（スタンバイ解除信号）となると、信号▲１▼によって第１のトランジスタ手段であるＭＴ１がオフし、ＭＴ３及びＭＴ４のゲートの接地電圧へのバイアスは加除される。すなわち、フローティング状態となる。次に、信号▲２▼によって、第２のトランジスタ手段であるＭＴ２がオフし、第１のバイポーラトランジスタＢＴ１のバイアス設定が解除される。次いで、信号▲３▼及び▲４▼によってトランスミッションゲートＴＧがオンする。
このとき、第３のトランジスタ手段であるＭＴ５はオンしているので、トランスミッションゲートＴＧを通じて、ＭＴ３及びＭＴ４のゲートはＨレベル（Ｖｄｄレベル）に充電され、ＭＴ３及びＭＴ４はオン状態となる。この後、信号▲５▼によって、ＭＴ５はオフし、第２のバイポーラトランジスタＢＴ２に対するバイアス設定が解除される。
ここで、トランスミッションゲートＴＧがオンしてから、ＭＴ５がオフするまでの間にＭＴ３及びＭＴ４のゲートがＨレベルに充電される必要があるが、ＭＴ３及びＭＴ４のゲートの有する浮遊容量は小さいので、信号▲３▼及び▲４▼と信号▲５▼との間の遅延時間を数ｎｓｅｃ以上に設定すれば十分である。
【０００９】
このようにして、スタンバイ解除時に電流ミラー回路を構成するＭＴ３及びＭＴ４をすみやかにオンすることができるので、動作状態への復帰時間を短縮できる。
なお、上記の回路構成において、トランスミッションゲートＴＧは、図１と同様の位置に設けてもよい。また、上記の実施形態においては、ＰＮＰ型バイポーラトランジスタを用いた例を示したが、ＮＰＮ型バイポーラトランジスタを用いバンドギャップ電圧Ｖｇをそのまま出力するタイプのバンドギャップ型基準電圧発生回路についても本発明を適用することができる。
【００１０】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、スタンバイ状態におけるリーク電流を極力低減することができる。
また、請求項２に記載の発明によれば、上記の効果に加えて、スタンバイ状態から動作開始までの復帰時間を短縮できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る基準電圧発生回路を示す回路図である。
【図２】本発明の第２の実施形態に係る基準電圧発生回路を示す回路図である。
【図３】従来例に係る基準電圧発生回路を示す回路図である。
【符号の説明】
ＢＴ１、ＢＴ２：バイポーラトランジスタ
ＭＴ１〜ＭＴ５：ＭＯＳトランジスタ
ＴＧ ：トランスミッションゲート
Ｒ１、Ｒ２ ：温度補償用の抵抗
Claims (2)
- 第１のバイポーラトランジスタBT1と、この第１のバイポーラトランジスタBT1のエミッタ面積に比してＫ倍のエミッタ面積を有する第２のバイポーラトランジスタBT2と、前記第１のバイポーラトランジスタBT1のコレクタ電流経路に直列接続された第１の抵抗R1及び第２の抵抗R2と、電流ミラー回路を構成する１対のＭＯＳトランジスタMT3,MT4とを有する基準電圧発生回路において、
スタンバイ開始信号に基づき、前記１対のＭＯＳトランジスタMT3,MT4をオフさせるようにバイアス設定を行う第１のトランジスタ手段MT1と、前記第１のバイポーラトランジスタBT1の端子間の電圧差をなくすようにバイアス設定を行う第２のトランジスタ手段MT2と、前記第２のバイポーラトランジスタBT2の端子間の電圧差をなくすようにバイアス設定を行う第３のトランジスタ手段MT5と、前記第１のＭＯＳトランジスタMT1と前記第３のトランジスタ手段MT5との間の電流経路をカットするスイッチング手段TGとを設けたことを特徴とする基準電圧発生回路。 - 請求項１に記載の基準電圧発生回路において、スタンバイ解除信号及びこれを遅延回路によって遅延した信号に基づいて、まず前記第１のトランジスタ手段MT1によるバイアス設定を解除し、次に前記第２のトランジスタ手段MT2によるバイアス設定を解除し、次にスイッチング手段TGをオンさせることにより前記第３のトランジスタ手段MT5を介して前記１対のＭＯＳトランジスタMT3,MT4をオンさせ、その後、前記第３のトランジスタ手段MT5によるバイアス設定を解除することを特徴とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30250198A JP3545225B2 (ja) | 1998-10-23 | 1998-10-23 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30250198A JP3545225B2 (ja) | 1998-10-23 | 1998-10-23 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000132253A JP2000132253A (ja) | 2000-05-12 |
| JP3545225B2 true JP3545225B2 (ja) | 2004-07-21 |
Family
ID=17909730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30250198A Expired - Fee Related JP3545225B2 (ja) | 1998-10-23 | 1998-10-23 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3545225B2 (ja) |
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1998
- 1998-10-23 JP JP30250198A patent/JP3545225B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000132253A (ja) | 2000-05-12 |
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