JPH09148911A - 入力回路 - Google Patents
入力回路Info
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- JPH09148911A JPH09148911A JP7300820A JP30082095A JPH09148911A JP H09148911 A JPH09148911 A JP H09148911A JP 7300820 A JP7300820 A JP 7300820A JP 30082095 A JP30082095 A JP 30082095A JP H09148911 A JPH09148911 A JP H09148911A
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Abstract
(57)【要約】
【課題】 広範囲の入力信号レベルに対して、この入力
信号の立上がりと立下がりに対する出力信号の遅延時間
の相違を小さくする。 【解決手段】 交流波形の入力信号Ｖｉは、結合コンデ
ンサ１２を通して入力ノードＮ１に伝達される。インバ
ータ２３からバイアスノードＮ２に閾値電圧が与えら
れ、終端抵抗２１を介して入力ノードＮ１が直流バイア
スされる。デプレッション形ＦＥＴ３１は、ドレイン・
ソース間電圧が閾値以下のときは定抵抗特性を、閾値を
超えると電流飽和特性を示す。このため、入力信号Ｖｉ
が大きくなっても、インバータ３２の入力側に流れ込む
電流は一定値に制限され、入力信号Ｖｉの極性反転にと
もなう出力信号Ｖｏの遅延時間が小さくなる。
信号の立上がりと立下がりに対する出力信号の遅延時間
の相違を小さくする。 【解決手段】 交流波形の入力信号Ｖｉは、結合コンデ
ンサ１２を通して入力ノードＮ１に伝達される。インバ
ータ２３からバイアスノードＮ２に閾値電圧が与えら
れ、終端抵抗２１を介して入力ノードＮ１が直流バイア
スされる。デプレッション形ＦＥＴ３１は、ドレイン・
ソース間電圧が閾値以下のときは定抵抗特性を、閾値を
超えると電流飽和特性を示す。このため、入力信号Ｖｉ
が大きくなっても、インバータ３２の入力側に流れ込む
電流は一定値に制限され、入力信号Ｖｉの極性反転にと
もなう出力信号Ｖｏの遅延時間が小さくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路等
に設けられる入力回路、特にショットキーゲート形の電
界効果トランジスタ（以下、「ＦＥＴ」という）等によ
って構成される例えば数１００ＭＨｚ以上のクロック信
号の入力回路に関するものである。
に設けられる入力回路、特にショットキーゲート形の電
界効果トランジスタ（以下、「ＦＥＴ」という）等によ
って構成される例えば数１００ＭＨｚ以上のクロック信
号の入力回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献：電子情報通信学会技術研究報告、ＥＤ９３−１５
５（１９９４−１）市岡他著「１０Ｇｂ／Ｓ ＧａＡｓ
ＤＣＦＬ８：１マルチプレクサ、１：８デマルチプレ
クサ」ｐ．５３−５８ 図２は、前記文献に記載された従来の入力回路の一構成
例を示す回路図である。この入力回路は、半導体集積回
路内に設けられ、入力信号Ｖｉを入力する入力端子１
が、結合コンデンサ２を介して終端抵抗３の一端に接続
されている。終端抵抗３の他端は、結合コンデンサ４を
介して接地電位ＶＳＳに接続されると共にインバータ５
の入力側及び出力側に接続されている。また、終端抵抗
３の一端は、インバータ６の入力側に接続されている。
インバータ６の出力側は、インバータ７，８等で構成さ
れる半導体集積回路内の論理回路に接続されている。
例えば次のような文献に記載されるものがあった。 文献：電子情報通信学会技術研究報告、ＥＤ９３−１５
５（１９９４−１）市岡他著「１０Ｇｂ／Ｓ ＧａＡｓ
ＤＣＦＬ８：１マルチプレクサ、１：８デマルチプレ
クサ」ｐ．５３−５８ 図２は、前記文献に記載された従来の入力回路の一構成
例を示す回路図である。この入力回路は、半導体集積回
路内に設けられ、入力信号Ｖｉを入力する入力端子１
が、結合コンデンサ２を介して終端抵抗３の一端に接続
されている。終端抵抗３の他端は、結合コンデンサ４を
介して接地電位ＶＳＳに接続されると共にインバータ５
の入力側及び出力側に接続されている。また、終端抵抗
３の一端は、インバータ６の入力側に接続されている。
インバータ６の出力側は、インバータ７，８等で構成さ
れる半導体集積回路内の論理回路に接続されている。
【０００３】各インバータ５〜８は、同一の回路で構成
されており、この一般的な回路図を図３に示す。図３
は、図２中のインバータ６の回路図である。このインバ
ータ６は、ＤＣＦＬ（Direct Coupled FET Logic）形式
のもので、ＮチャネルＧａＡｓＭＥＳＦＥＴ（ＧａＡｓ
ショットキー形電界効果トランジスタ）を用い、スイッ
チ用エンハンスメント形ＦＥＴ６ａと負荷用デプレッシ
ョン形ＦＥＴ６ｂとで構成されている。ＦＥＴ６ａは、
ゲートが入力端子ＩＮに、ドレインが出力端子ＯＵＴ
に、ソースが接地電位ＶＳＳに、それぞれ接続されてい
る。また、ＦＥＴ６ｂは、ゲート及びソースが出力端子
ＯＵＴに、ドレインが電源電位ＶＤＤに、それぞれ接続
されている。入力端子ＩＮは、図２に示す終端抵抗３の
一端に接続され、出力端子ＯＵＴが図２に示すインバー
タ７の入力側に接続されている。
されており、この一般的な回路図を図３に示す。図３
は、図２中のインバータ６の回路図である。このインバ
ータ６は、ＤＣＦＬ（Direct Coupled FET Logic）形式
のもので、ＮチャネルＧａＡｓＭＥＳＦＥＴ（ＧａＡｓ
ショットキー形電界効果トランジスタ）を用い、スイッ
チ用エンハンスメント形ＦＥＴ６ａと負荷用デプレッシ
ョン形ＦＥＴ６ｂとで構成されている。ＦＥＴ６ａは、
ゲートが入力端子ＩＮに、ドレインが出力端子ＯＵＴ
に、ソースが接地電位ＶＳＳに、それぞれ接続されてい
る。また、ＦＥＴ６ｂは、ゲート及びソースが出力端子
ＯＵＴに、ドレインが電源電位ＶＤＤに、それぞれ接続
されている。入力端子ＩＮは、図２に示す終端抵抗３の
一端に接続され、出力端子ＯＵＴが図２に示すインバー
タ７の入力側に接続されている。
【０００４】次に、図２及び図３の動作を説明する。イ
ンバータ５は入力側と出力側が接続されているため、そ
の入出力側の電位はほぼ閾値電圧Ｖｔｈとなり、この電
圧が終端抵抗３を介して、インバータ６の入力にバイア
ス電圧として供給される。閾値電圧Ｖｔｈ付近は入出力
特性で最も電圧利得の高い点であるので、この点にバイ
アスされたインバータ６は、入力感度がほぼ最大の動作
点で動作が可能となる。これにより、入力端子１に入力
された入力信号Ｖｉは、結合コンデンサ２により直流成
分を除去され、交流成分のみが、最適値にバイアスされ
たインバータ６の入力側に印加される。インバータ６の
出力側では、ほぼ完全な矩形波に波形整形された出力信
号Ｖｏとなり、集積回路内のインバータ７，８等の論理
回路に供給される。
ンバータ５は入力側と出力側が接続されているため、そ
の入出力側の電位はほぼ閾値電圧Ｖｔｈとなり、この電
圧が終端抵抗３を介して、インバータ６の入力にバイア
ス電圧として供給される。閾値電圧Ｖｔｈ付近は入出力
特性で最も電圧利得の高い点であるので、この点にバイ
アスされたインバータ６は、入力感度がほぼ最大の動作
点で動作が可能となる。これにより、入力端子１に入力
された入力信号Ｖｉは、結合コンデンサ２により直流成
分を除去され、交流成分のみが、最適値にバイアスされ
たインバータ６の入力側に印加される。インバータ６の
出力側では、ほぼ完全な矩形波に波形整形された出力信
号Ｖｏとなり、集積回路内のインバータ７，８等の論理
回路に供給される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の入力回路では、次のような課題があった。
入力信号Ｖｉの振幅が大きくなり、インバータ６内のＦ
ＥＴ６ａのゲート・ソース間電圧Ｖｇｓが一定の閾値電
圧Ｖｔｈ（約０．７Ｖ）を超えると、ＦＥＴ６ａは直ち
にオン状態となる。そして、ＦＥＴ６ａのゲートには電
圧（Ｖｇｓ−Ｖｔｈ）に応じた電流が流れ込み、この電
流によりＦＥＴ６ａのゲート容量Ｃｇには電荷が蓄積す
る。次に、入力信号Ｖｉが立下がって、ゲート・ソース
間電圧Ｖｇｓが閾値電圧Ｖｔｈ以下となった時、ゲート
容量Ｃｇには蓄積された電荷が存在するため、ＦＥＴ６
ａは直ちにオフ状態とはならず、そのゲート容量Ｃｇの
電荷が放電するまでオン状態を持続する。このため、入
力信号Ｖｉの立上がりと立下がりに対する出力の遅延時
間が異なるという現象が発生する。特に、入力信号Ｖｉ
の振幅が大きい時は、ＦＥＴ６ａのゲート電流も大きく
なり、それによってゲート容量Ｃｇに蓄積される電荷も
多くなるため、入力信号Ｖｉの立下がり時の出力遅延時
間が大きくなる。このような現象を、図４（ａ）〜
（ｃ）を参照しつつ、更に説明する。
ような従来の入力回路では、次のような課題があった。
入力信号Ｖｉの振幅が大きくなり、インバータ６内のＦ
ＥＴ６ａのゲート・ソース間電圧Ｖｇｓが一定の閾値電
圧Ｖｔｈ（約０．７Ｖ）を超えると、ＦＥＴ６ａは直ち
にオン状態となる。そして、ＦＥＴ６ａのゲートには電
圧（Ｖｇｓ−Ｖｔｈ）に応じた電流が流れ込み、この電
流によりＦＥＴ６ａのゲート容量Ｃｇには電荷が蓄積す
る。次に、入力信号Ｖｉが立下がって、ゲート・ソース
間電圧Ｖｇｓが閾値電圧Ｖｔｈ以下となった時、ゲート
容量Ｃｇには蓄積された電荷が存在するため、ＦＥＴ６
ａは直ちにオフ状態とはならず、そのゲート容量Ｃｇの
電荷が放電するまでオン状態を持続する。このため、入
力信号Ｖｉの立上がりと立下がりに対する出力の遅延時
間が異なるという現象が発生する。特に、入力信号Ｖｉ
の振幅が大きい時は、ＦＥＴ６ａのゲート電流も大きく
なり、それによってゲート容量Ｃｇに蓄積される電荷も
多くなるため、入力信号Ｖｉの立下がり時の出力遅延時
間が大きくなる。このような現象を、図４（ａ）〜
（ｃ）を参照しつつ、更に説明する。
【０００６】図４（ａ）〜（ｃ）は、図２に示す入力回
路の入出力信号波形図であり、横軸を時間軸とし、縦軸
に入出力信号の瞬時値を示している。この波形図は、５
ＧＨｚ正弦波入力信号Ｖｉを入力端子１に印加した時の
出力信号Ｖｏの波形を、コンピュータによる回路シミュ
レーションで求めたものである。図４（ａ）は、入力信
号Ｖｉの波形を示している。図４（ｂ）は、入力信号Ｖ
ｉの波高値Ｖｐが０．５Ｖｐ−ｐの場合の出力信号Ｖｏ
の波形であり、ほぼ５０％のデューティ比を持つ出力が
得られている。一方、図４（ｃ）は、入力信号Ｖｉの波
高値Ｖｐが８Ｖｐ−ｐの場合の出力信号Ｖｏの波形であ
り、デューティ比は約２９％に悪化している。図２のよ
うな入力回路を含む半導体集積回路において、数ＧＨｚ
以上の周波数のクロックで動作させる場合、そのクロッ
クの立上がりと立下がりのタイミングの両方を使い分け
ることにより、高速動作を実現することが通常行われて
いる。動作速度は、クロックのパルス幅の短い方で制約
を受ける。このため、デューティ比５０％のクロックが
理想的であり、デューティ比が５０％から離れるに従
い、所期の動作速度が得られなくなる。本発明は、前記
従来技術が持っていた課題として、入力信号レベルの広
い範囲において、この入力信号の立上がりと立下がりに
対する出力信号の遅延時間の相違に起因するデューティ
比の悪化を解決した入力回路を提供するものである。
路の入出力信号波形図であり、横軸を時間軸とし、縦軸
に入出力信号の瞬時値を示している。この波形図は、５
ＧＨｚ正弦波入力信号Ｖｉを入力端子１に印加した時の
出力信号Ｖｏの波形を、コンピュータによる回路シミュ
レーションで求めたものである。図４（ａ）は、入力信
号Ｖｉの波形を示している。図４（ｂ）は、入力信号Ｖ
ｉの波高値Ｖｐが０．５Ｖｐ−ｐの場合の出力信号Ｖｏ
の波形であり、ほぼ５０％のデューティ比を持つ出力が
得られている。一方、図４（ｃ）は、入力信号Ｖｉの波
高値Ｖｐが８Ｖｐ−ｐの場合の出力信号Ｖｏの波形であ
り、デューティ比は約２９％に悪化している。図２のよ
うな入力回路を含む半導体集積回路において、数ＧＨｚ
以上の周波数のクロックで動作させる場合、そのクロッ
クの立上がりと立下がりのタイミングの両方を使い分け
ることにより、高速動作を実現することが通常行われて
いる。動作速度は、クロックのパルス幅の短い方で制約
を受ける。このため、デューティ比５０％のクロックが
理想的であり、デューティ比が５０％から離れるに従
い、所期の動作速度が得られなくなる。本発明は、前記
従来技術が持っていた課題として、入力信号レベルの広
い範囲において、この入力信号の立上がりと立下がりに
対する出力信号の遅延時間の相違に起因するデューティ
比の悪化を解決した入力回路を提供するものである。
【０００７】
【課題を解決するための手段】前記課題を解決するた
め、第１の発明は、入力回路において、電流抑制手段と
波形整形手段とを備えている。電流抑制手段は、一定レ
ベルを基準にして正方向及び負方向に変化する入力信号
を入力ノードから入力し、該入力信号の振幅が一定値よ
りも小さい時には抵抗値が小さくなって該入力信号の電
流をほぼそのまま通過させ、該入力信号の振幅が該一定
値以上大きくなると該抵抗値が大きくなってほぼ一定の
電流を出力するものである。また、波形整形手段は、前
記一定レベルの閾値を有し、前記電流抑制手段の出力電
流を入力して、その出力電流が該閾値より大きい時には
第１の論理レベルの出力信号を出力し、該閾値より小さ
い時には該第１の論理レベルとは異なる第２の論理レベ
ルの出力信号を出力するものである。第１の発明の電流
抑制手段は、第１のＦＥＴ（例えば、ショットキーゲー
トＦＥＴ）で構成し、波形整形手段を、第２のＦＥＴ
（例えば、ショットキーゲートＦＥＴ）と負荷手段とで
構成してもよい。
め、第１の発明は、入力回路において、電流抑制手段と
波形整形手段とを備えている。電流抑制手段は、一定レ
ベルを基準にして正方向及び負方向に変化する入力信号
を入力ノードから入力し、該入力信号の振幅が一定値よ
りも小さい時には抵抗値が小さくなって該入力信号の電
流をほぼそのまま通過させ、該入力信号の振幅が該一定
値以上大きくなると該抵抗値が大きくなってほぼ一定の
電流を出力するものである。また、波形整形手段は、前
記一定レベルの閾値を有し、前記電流抑制手段の出力電
流を入力して、その出力電流が該閾値より大きい時には
第１の論理レベルの出力信号を出力し、該閾値より小さ
い時には該第１の論理レベルとは異なる第２の論理レベ
ルの出力信号を出力するものである。第１の発明の電流
抑制手段は、第１のＦＥＴ（例えば、ショットキーゲー
トＦＥＴ）で構成し、波形整形手段を、第２のＦＥＴ
（例えば、ショットキーゲートＦＥＴ）と負荷手段とで
構成してもよい。
【０００８】第２の発明では、入力回路において、第１
の発明と同一の電流抑制手段及び波形整形手段と、イン
ピーダンス整合手段とを備えている。インピーダンス整
合手段は、前記入力ノードから前記電流抑制手段側を見
たインピーダンスを、前記入力ノードから前記入力信号
供給側を見たインピーダンスと整合させるものである。
第２の発明のインピーダンス整合手段は、終端抵抗で構
成してもよい。また、このインピーダンス整合手段は、
終端抵抗、結合コンデンサ及びバイアス手段で構成して
もよい。第３の発明では、入力回路において、直流除去
手段と、電流抑制手段と、波形整形手段と、インピーダ
ンス整合手段とを備えている。直流抑制手段は、一定レ
ベルを基準にして正方向及び負方向に変化する入力信号
から、直流成分を除去して交流成分のみを入力ノードへ
出力するものである。電流抑制手段は、前記入力ノード
上の信号の振幅が一定値よりも小さい時には、抵抗値が
小さくなって該入力ノード上の信号の電流をほぼそのま
ま通過させ、該入力ノード上の信号の振幅が該一定値以
上大きくなると、該抵抗値が大きくなってほぼ一定の電
流を出力するものである。波形整形手段は、前記一定レ
ベルの閾値を有し、前記電流抑制手段の出力電流を入力
してこの出力電流が該閾値より大きい時には第１の論理
レベルの出力信号を出力し、該閾値より小さい時には該
第１の論理レベルとは異なる第２の論理レベルの出力信
号を出力するものである。また、インピーダンス整合手
段は、前記入力ノードから前記電流抑制手段側を見たイ
ンピーダンスを、前記入力ノードから前記直流除去手段
側を見たインピーダンスと整合させるものである。
の発明と同一の電流抑制手段及び波形整形手段と、イン
ピーダンス整合手段とを備えている。インピーダンス整
合手段は、前記入力ノードから前記電流抑制手段側を見
たインピーダンスを、前記入力ノードから前記入力信号
供給側を見たインピーダンスと整合させるものである。
第２の発明のインピーダンス整合手段は、終端抵抗で構
成してもよい。また、このインピーダンス整合手段は、
終端抵抗、結合コンデンサ及びバイアス手段で構成して
もよい。第３の発明では、入力回路において、直流除去
手段と、電流抑制手段と、波形整形手段と、インピーダ
ンス整合手段とを備えている。直流抑制手段は、一定レ
ベルを基準にして正方向及び負方向に変化する入力信号
から、直流成分を除去して交流成分のみを入力ノードへ
出力するものである。電流抑制手段は、前記入力ノード
上の信号の振幅が一定値よりも小さい時には、抵抗値が
小さくなって該入力ノード上の信号の電流をほぼそのま
ま通過させ、該入力ノード上の信号の振幅が該一定値以
上大きくなると、該抵抗値が大きくなってほぼ一定の電
流を出力するものである。波形整形手段は、前記一定レ
ベルの閾値を有し、前記電流抑制手段の出力電流を入力
してこの出力電流が該閾値より大きい時には第１の論理
レベルの出力信号を出力し、該閾値より小さい時には該
第１の論理レベルとは異なる第２の論理レベルの出力信
号を出力するものである。また、インピーダンス整合手
段は、前記入力ノードから前記電流抑制手段側を見たイ
ンピーダンスを、前記入力ノードから前記直流除去手段
側を見たインピーダンスと整合させるものである。
【０００９】第１の発明によれば、以上のように入力回
路を構成したので、入力信号が入力ノードから電流抑制
手段へ入力されると、その入力信号の振幅が小さい時に
は、該入力信号はほぼそのまま波形整形手段へ送られ
る。一方、入力信号の振幅が大きい時には、電流抑制手
段から一定の電流が出力され、波形整形手段へ送られ
る。波形整形手段では、電流抑制手段からの入力電流が
小さい時には、第１の論理レベルの出力信号を出力し、
この入力電流が大きい時には、第２の論理レベルの出力
信号を出力する。第２の発明によれば、入力信号が入力
ノードへ供給されると、インピーダンス整合手段によっ
て、該入力ノード上のインピーダンス整合がとられる。
このため、入力ノードに供給された入力信号は、そのま
ま効率よく電流抑制手段へ入力され、該電流抑制手段及
び波形整形手段が第１の発明とほぼ同様の作用をする。
第３の発明によれば、入力信号が直流除去手段へ供給さ
れると、この電流抑制手段によって該入力信号の直流成
分が除去され、入力ノードへ送られる。入力ノードへ送
られた信号に対し、電流抑制手段、波形整形手段及びイ
ンピーダンス整合手段が第２の発明とほぼ同様に作用す
る。
路を構成したので、入力信号が入力ノードから電流抑制
手段へ入力されると、その入力信号の振幅が小さい時に
は、該入力信号はほぼそのまま波形整形手段へ送られ
る。一方、入力信号の振幅が大きい時には、電流抑制手
段から一定の電流が出力され、波形整形手段へ送られ
る。波形整形手段では、電流抑制手段からの入力電流が
小さい時には、第１の論理レベルの出力信号を出力し、
この入力電流が大きい時には、第２の論理レベルの出力
信号を出力する。第２の発明によれば、入力信号が入力
ノードへ供給されると、インピーダンス整合手段によっ
て、該入力ノード上のインピーダンス整合がとられる。
このため、入力ノードに供給された入力信号は、そのま
ま効率よく電流抑制手段へ入力され、該電流抑制手段及
び波形整形手段が第１の発明とほぼ同様の作用をする。
第３の発明によれば、入力信号が直流除去手段へ供給さ
れると、この電流抑制手段によって該入力信号の直流成
分が除去され、入力ノードへ送られる。入力ノードへ送
られた信号に対し、電流抑制手段、波形整形手段及びイ
ンピーダンス整合手段が第２の発明とほぼ同様に作用す
る。
【００１０】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す入力回路の回路
図である。この入力回路は、半導体集積回路内に設けら
れ、例えば、光通信における光センサ等の出力側が接続
され、入力信号Ｖｉを入力する入力端子１１を有する。
入力端子１１は、入力信号Ｖｉから直流成分を除去する
直流除去手段（例えば、結合コンデンサ）１２を介し
て、入力ノードＮ１に接続されている。入力ノードＮ１
には、インピーダンス整合手段２０が接続されている。
インピーダンス整合手段２０は、この入力回路の入力イ
ンピーダンスを入力信号供給側の出力インピーダンスに
整合させる終端抵抗２１、バイアス電位を保持する結合
コンデンサ２２、及びバイアス電圧を供給するインバー
タ２３で構成されている。終端抵抗２１の一端は入力ノ
ードＮ１に、他端はバイアスノードＮ２に、それぞれ接
続されている。バイアスノードＮ２は、結合コンデンサ
２２を介して第２の電源電位（例えば、接地電位）ＶＳ
Ｓに接続されている。インバータ２３の入力端子と出力
端子は、バイアスノードＮ２に接続されている。また、
入力ノードＮ１には、電流抑制手段（例えば、デプレッ
ション形ＦＥＴ）３１のドレインが接続されている。Ｆ
ＥＴ３１のゲートとソースは共通接続され、波形整形手
段（例えば、インバータ）３２の入力端子ＩＮに接続さ
れている。出力信号Ｖｏを出力するインバータ３２の出
力端子ＯＵＴは、半導体集積回路内の内部回路４０に接
続されている。内部回路４０は、複数のインバータ４
１，４２等で構成されている。
図である。この入力回路は、半導体集積回路内に設けら
れ、例えば、光通信における光センサ等の出力側が接続
され、入力信号Ｖｉを入力する入力端子１１を有する。
入力端子１１は、入力信号Ｖｉから直流成分を除去する
直流除去手段（例えば、結合コンデンサ）１２を介し
て、入力ノードＮ１に接続されている。入力ノードＮ１
には、インピーダンス整合手段２０が接続されている。
インピーダンス整合手段２０は、この入力回路の入力イ
ンピーダンスを入力信号供給側の出力インピーダンスに
整合させる終端抵抗２１、バイアス電位を保持する結合
コンデンサ２２、及びバイアス電圧を供給するインバー
タ２３で構成されている。終端抵抗２１の一端は入力ノ
ードＮ１に、他端はバイアスノードＮ２に、それぞれ接
続されている。バイアスノードＮ２は、結合コンデンサ
２２を介して第２の電源電位（例えば、接地電位）ＶＳ
Ｓに接続されている。インバータ２３の入力端子と出力
端子は、バイアスノードＮ２に接続されている。また、
入力ノードＮ１には、電流抑制手段（例えば、デプレッ
ション形ＦＥＴ）３１のドレインが接続されている。Ｆ
ＥＴ３１のゲートとソースは共通接続され、波形整形手
段（例えば、インバータ）３２の入力端子ＩＮに接続さ
れている。出力信号Ｖｏを出力するインバータ３２の出
力端子ＯＵＴは、半導体集積回路内の内部回路４０に接
続されている。内部回路４０は、複数のインバータ４
１，４２等で構成されている。
【００１１】各インバータ２３，３２，４１，４２は、
例えば同一の回路で構成されており、この回路図を図５
に示す。図５は、図１中のインバータ３２の回路図であ
る。このインバータ３２は、スイッチ用のエンハンスメ
ント形ＦＥＴ３２ａと負荷用のデプレッション形ＦＥＴ
３２ｂとで構成されている。ＦＥＴ３２ａのゲートは入
力端子ＩＮに、ドレインは出力端子ＯＵＴに、ソースは
接地電位ＶＳＳに、それぞれ接続されている。また、Ｆ
ＥＴ３２ｂのゲートとソースは出力端子ＯＵＴに共通接
続され、ドレインは第１の電源電位（例えば、電源電
位）ＶＤＤに接続されている。ＦＥＴ３１及びインバー
タ２３，３２を構成するためのＦＥＴ３２ａ，３２ｂの
規格の一例を次に示す。
例えば同一の回路で構成されており、この回路図を図５
に示す。図５は、図１中のインバータ３２の回路図であ
る。このインバータ３２は、スイッチ用のエンハンスメ
ント形ＦＥＴ３２ａと負荷用のデプレッション形ＦＥＴ
３２ｂとで構成されている。ＦＥＴ３２ａのゲートは入
力端子ＩＮに、ドレインは出力端子ＯＵＴに、ソースは
接地電位ＶＳＳに、それぞれ接続されている。また、Ｆ
ＥＴ３２ｂのゲートとソースは出力端子ＯＵＴに共通接
続され、ドレインは第１の電源電位（例えば、電源電
位）ＶＤＤに接続されている。ＦＥＴ３１及びインバー
タ２３，３２を構成するためのＦＥＴ３２ａ，３２ｂの
規格の一例を次に示す。
【００１２】 ＦＥＴ種類 ：ＮチャネルＧａＡｓＭＥＳＦＥＴ 基板 ：ＧａＡｓ半絶縁性基板 プロセス ：イオン注入を用いたセルフアラインプロセス ゲート種類 ：Ｗ−Ａｌ耐熱性ゲート ゲート長 ：０．５μｍ ゲート幅 ：９０μｍ（エンハンスメント形） ３０μｍ（デプレッション形） ＦＥＴの閾値電圧Ｖｔｅ：５０ｍＶ（エンハンスメント形） Ｖｔｄ：−７５０ｍＶ（デプレッション形） Ｋ値（ゲート幅１０μｍ当り）：３．７ｍＳ／Ｖ（エンハンスメント形） ２．０ｍＳ／Ｖ（デプレッション形） ここで、Ｋ値とは、ＦＥＴのドレイン・ソース間飽和電
流Ｉｄｓｓを次式で近似したときの係数Ｋをいい、オン
／オフ動作可能な電流量の目安となる数値である。 Ｉｄｓｓ＝Ｋ（Ｖｇｓ−Ｖｔ）2 但し、Ｖｇｓ：ゲート・ソース間電圧 Ｖｔ：ＦＥＴの閾値電圧 また、終端抵抗２１はイオン注入法によりＧａＡｓ半絶
縁性基板上に製作したもので、その抵抗値は５０Ωであ
る。結合コンデンサ１２，２２は、それぞれ容量２００
ｐＦの高周波特性の良いセラミックコンデンサを、半導
体チップの外に接続している。
流Ｉｄｓｓを次式で近似したときの係数Ｋをいい、オン
／オフ動作可能な電流量の目安となる数値である。 Ｉｄｓｓ＝Ｋ（Ｖｇｓ−Ｖｔ）2 但し、Ｖｇｓ：ゲート・ソース間電圧 Ｖｔ：ＦＥＴの閾値電圧 また、終端抵抗２１はイオン注入法によりＧａＡｓ半絶
縁性基板上に製作したもので、その抵抗値は５０Ωであ
る。結合コンデンサ１２，２２は、それぞれ容量２００
ｐＦの高周波特性の良いセラミックコンデンサを、半導
体チップの外に接続している。
【００１３】次に、図１及び図５に示す入力回路の動作
を説明する。入力端子１１には、例えば、光センサ等か
ら、受光量に応じて変化し、かつ一定の直流電圧でバイ
アスされた入力信号Ｖｉが印加される。この入力信号Ｖ
ｉは、結合コンデンサ１２により直流成分が除去され、
交流成分のみが入力ノードＮ１に伝達される。入力ノー
ドＮ１にはインピーダンス整合手段２０が接続されてい
るので、入力ノードＮ１におけるこの入力回路の入力イ
ンピーダンスは、入力ノードＮ１から見た光センサの出
力インピーダンスに整合している。このため、入力信号
Ｖｉの波形は、反射や歪みを受けることなく、正確に入
力ノードＮ１に伝達される。入力ノードＮ１に伝達され
た入力信号Ｖｉは、ＦＥＴ３１により、その電流を抑制
されてインバータ３２の入力端子ＩＮに送られる。イン
バータ３２は、入力端子ＩＮの電圧Ｖｉｎが閾値電圧Ｖ
ｔｈより高くなると、ＦＥＴ３２ａのインピーダンスが
ＦＥＴ３２ｂのそれに比べて小さくなり、プルダウンさ
れた形となる。これにより、インバータ３２の出力端子
ＯＵＴの出力信号Ｖｏは、第１の論理レベルの出力信号
（例えば、ローレベル）となる。
を説明する。入力端子１１には、例えば、光センサ等か
ら、受光量に応じて変化し、かつ一定の直流電圧でバイ
アスされた入力信号Ｖｉが印加される。この入力信号Ｖ
ｉは、結合コンデンサ１２により直流成分が除去され、
交流成分のみが入力ノードＮ１に伝達される。入力ノー
ドＮ１にはインピーダンス整合手段２０が接続されてい
るので、入力ノードＮ１におけるこの入力回路の入力イ
ンピーダンスは、入力ノードＮ１から見た光センサの出
力インピーダンスに整合している。このため、入力信号
Ｖｉの波形は、反射や歪みを受けることなく、正確に入
力ノードＮ１に伝達される。入力ノードＮ１に伝達され
た入力信号Ｖｉは、ＦＥＴ３１により、その電流を抑制
されてインバータ３２の入力端子ＩＮに送られる。イン
バータ３２は、入力端子ＩＮの電圧Ｖｉｎが閾値電圧Ｖ
ｔｈより高くなると、ＦＥＴ３２ａのインピーダンスが
ＦＥＴ３２ｂのそれに比べて小さくなり、プルダウンさ
れた形となる。これにより、インバータ３２の出力端子
ＯＵＴの出力信号Ｖｏは、第１の論理レベルの出力信号
（例えば、ローレベル）となる。
【００１４】また、入力端子ＩＮの電圧Ｖｉｎが閾値電
圧Ｖｔｈより低くなると、ＦＥＴ３２ａのインピーダン
スがＦＥＴ３２ｂのそれに比べて大きくなり、プルアッ
プされて、出力端子ＯＵＴの出力信号Ｖｏは、第２の論
理レベルの出力信号（例えば、ハイレベル）となる。さ
て、バイアスノードＮ２には、インバータ２３の入力側
と出力側が共通接続されている。このため、インバータ
２３の入出力側の電位はほぼ閾値電圧Ｖｔｈとなり、バ
イアスノードＮ２には閾値電圧Ｖｔｈにほぼ等しい直流
電圧が印加されることになる。この直流電圧は、終端抵
抗２１とＦＥＴ３１を介して、インバータ３２の入力側
にバイアス電圧として供給される。閾値電圧Ｖｔｈ付近
は入出力特性で最も電圧利得の高い点であるので、この
点にバイアスされたインバータ３２は入力感度がほぼ最
大の動作点で動作が可能となる。
圧Ｖｔｈより低くなると、ＦＥＴ３２ａのインピーダン
スがＦＥＴ３２ｂのそれに比べて大きくなり、プルアッ
プされて、出力端子ＯＵＴの出力信号Ｖｏは、第２の論
理レベルの出力信号（例えば、ハイレベル）となる。さ
て、バイアスノードＮ２には、インバータ２３の入力側
と出力側が共通接続されている。このため、インバータ
２３の入出力側の電位はほぼ閾値電圧Ｖｔｈとなり、バ
イアスノードＮ２には閾値電圧Ｖｔｈにほぼ等しい直流
電圧が印加されることになる。この直流電圧は、終端抵
抗２１とＦＥＴ３１を介して、インバータ３２の入力側
にバイアス電圧として供給される。閾値電圧Ｖｔｈ付近
は入出力特性で最も電圧利得の高い点であるので、この
点にバイアスされたインバータ３２は入力感度がほぼ最
大の動作点で動作が可能となる。
【００１５】次に、ＦＥＴ３１の詳細な動作を，図６を
参照しつつ説明する。図６は、前記規格を有するＦＥＴ
３１において、ゲートとソースを共通接続したときの、
ドレイン・ソース間の電圧／電流特性を示す図であり、
横軸にドレイン・ソース間電圧Ｖｄｓを、縦軸にドレイ
ン・ソース間電流Ｉｄｓを示している。図６に示すよう
に、電圧Ｖｄｓが閾値電圧Ｖｔｄの負の値以下の時は電
流Ｉｄｓは電圧Ｖｄｓにほぼ比例し、電圧Ｖｄｓが閾値
電圧Ｖｔｄの負の値を超えると電流Ｉｄｓは一定値で飽
和することが分かる。ＦＥＴ３１のドレインは入力ノー
ドＮ１に接続され、ゲートとソースは共通接続されてイ
ンバータ３２の入力側に接続されている。入力ノードＮ
１とインバータ３２の入力側の直流電位は、いずれも閾
値電圧Ｖｔｈに等しいので、ＦＥＴ３１の電圧／電流特
性は、図６で横軸を入力信号Ｖｉの振幅、縦軸をＦＥＴ
３１を通過する電流と考えることができる。
参照しつつ説明する。図６は、前記規格を有するＦＥＴ
３１において、ゲートとソースを共通接続したときの、
ドレイン・ソース間の電圧／電流特性を示す図であり、
横軸にドレイン・ソース間電圧Ｖｄｓを、縦軸にドレイ
ン・ソース間電流Ｉｄｓを示している。図６に示すよう
に、電圧Ｖｄｓが閾値電圧Ｖｔｄの負の値以下の時は電
流Ｉｄｓは電圧Ｖｄｓにほぼ比例し、電圧Ｖｄｓが閾値
電圧Ｖｔｄの負の値を超えると電流Ｉｄｓは一定値で飽
和することが分かる。ＦＥＴ３１のドレインは入力ノー
ドＮ１に接続され、ゲートとソースは共通接続されてイ
ンバータ３２の入力側に接続されている。入力ノードＮ
１とインバータ３２の入力側の直流電位は、いずれも閾
値電圧Ｖｔｈに等しいので、ＦＥＴ３１の電圧／電流特
性は、図６で横軸を入力信号Ｖｉの振幅、縦軸をＦＥＴ
３１を通過する電流と考えることができる。
【００１６】ここで、入力端子１１に出力インピーダン
ス５０Ωの信号発生器から５ＧＨｚの正弦波入力信号Ｖ
ｉを印加した場合を考える。５０Ωの終端抵抗２１によ
りインピーダンスは整合されているため、入力信号Ｖｉ
は反射や歪みを受けず終端抵抗２１に印加される。入力
信号Ｖｉの振幅が閾値電圧Ｖｔｄの負の値よりも小さい
場合、ＦＥＴ３１はほとんど線形の抵抗として動作し、
その抵抗値は２５０Ω程度となる。これは、通常この領
域では１ＭΩ以上あるインバータ３２の入力インピーダ
ンスに比べて十分小さいため無視でき、入力信号Ｖｉは
減衰することなくインバータ３２に入力される。入力信
号Ｖｉの振幅が閾値電圧Ｖｔｄの負の値より大きくなる
と、ＦＥＴ３１を通じてインバータ３２の入力にショッ
トキー電流が流れるようになる。しかし、ＦＥＴ３１
は、図６に示すように電流がおよそ３ｍＡ程度で電流飽
和領域に入り、ドレイン・ソース間電圧Ｖｄｓが増加し
ても電流Ｉｄｓは増加しなくなる。つまり、入力信号Ｖ
ｉの振幅が大きくなっても，ＦＥＴ３１によって、イン
バータ３２内のＦＥＴ３２ａのゲートへ流れ込む電流が
制限される。これにより、ゲート容量Ｃｇに蓄積される
電荷も一定値以下となり、その放電時間は問題にならな
い程度の値となる。このため、入力信号Ｖｉの極性が負
側に反転した時には、インバータ３２は直ちに追随する
ことが可能となり、入力信号Ｖｉの立上がりと立下がり
での遅延時間をほぼ等しくすることができる。
ス５０Ωの信号発生器から５ＧＨｚの正弦波入力信号Ｖ
ｉを印加した場合を考える。５０Ωの終端抵抗２１によ
りインピーダンスは整合されているため、入力信号Ｖｉ
は反射や歪みを受けず終端抵抗２１に印加される。入力
信号Ｖｉの振幅が閾値電圧Ｖｔｄの負の値よりも小さい
場合、ＦＥＴ３１はほとんど線形の抵抗として動作し、
その抵抗値は２５０Ω程度となる。これは、通常この領
域では１ＭΩ以上あるインバータ３２の入力インピーダ
ンスに比べて十分小さいため無視でき、入力信号Ｖｉは
減衰することなくインバータ３２に入力される。入力信
号Ｖｉの振幅が閾値電圧Ｖｔｄの負の値より大きくなる
と、ＦＥＴ３１を通じてインバータ３２の入力にショッ
トキー電流が流れるようになる。しかし、ＦＥＴ３１
は、図６に示すように電流がおよそ３ｍＡ程度で電流飽
和領域に入り、ドレイン・ソース間電圧Ｖｄｓが増加し
ても電流Ｉｄｓは増加しなくなる。つまり、入力信号Ｖ
ｉの振幅が大きくなっても，ＦＥＴ３１によって、イン
バータ３２内のＦＥＴ３２ａのゲートへ流れ込む電流が
制限される。これにより、ゲート容量Ｃｇに蓄積される
電荷も一定値以下となり、その放電時間は問題にならな
い程度の値となる。このため、入力信号Ｖｉの極性が負
側に反転した時には、インバータ３２は直ちに追随する
ことが可能となり、入力信号Ｖｉの立上がりと立下がり
での遅延時間をほぼ等しくすることができる。
【００１７】次に、図１に示す入力回路のシミュレーシ
ョン結果を、図７（ａ），（ｂ）、及び図８を参照しつ
つ説明する。図７（ａ），（ｂ）は、図１の入力回路に
おける出力信号波形図であり、横軸を時間軸とし、縦軸
に出力信号Ｖｏの瞬時値を示している。これは、入力端
子１１に５ＧＨｚ正弦波入力信号Ｖｉを印加した時の出
力信号Ｖｏの波形を、コンピュータによる回路シミュレ
ーションで求めたものである。ここで、電源電位ＶＤＤ
は２Ｖとしている。図７（ａ）は入力信号Ｖｉの波高値
Ｖｐが０．５Ｖｐ−ｐの場合の出力信号Ｖｏの波形、及
び図７（ｂ）は入力信号Ｖｉの波高値Ｖｐが８Ｖｐ−ｐ
の場合の出力信号Ｖｏの波形であり、どちらもほぼ５０
％のデューティ比を持つ出力が得られていることが分か
る。図８は、入力信号Ｖｉの入力レベルを変化させたと
きの出力信号Ｖｏのデューティ比の変化を、従来の入力
回路と図１の入力回路について示したものである。図の
横軸は入力信号Ｖｉの入力レベルを−６ｄＢｍから２２
ｄＢｍ（波高値で０．２５Ｖｐ−ｐから８Ｖｐ−ｐに相
当）まで示しており、縦軸には入力レベルに対応する出
力信号Ｖｏのデューティ比を示している。この図８か
ら、従来の入力回路ではデューティ比の変化が約２０％
あったのに対して、この第１の実施形態の入力回路では
５％以内の変化にとどまっていることが分かる。
ョン結果を、図７（ａ），（ｂ）、及び図８を参照しつ
つ説明する。図７（ａ），（ｂ）は、図１の入力回路に
おける出力信号波形図であり、横軸を時間軸とし、縦軸
に出力信号Ｖｏの瞬時値を示している。これは、入力端
子１１に５ＧＨｚ正弦波入力信号Ｖｉを印加した時の出
力信号Ｖｏの波形を、コンピュータによる回路シミュレ
ーションで求めたものである。ここで、電源電位ＶＤＤ
は２Ｖとしている。図７（ａ）は入力信号Ｖｉの波高値
Ｖｐが０．５Ｖｐ−ｐの場合の出力信号Ｖｏの波形、及
び図７（ｂ）は入力信号Ｖｉの波高値Ｖｐが８Ｖｐ−ｐ
の場合の出力信号Ｖｏの波形であり、どちらもほぼ５０
％のデューティ比を持つ出力が得られていることが分か
る。図８は、入力信号Ｖｉの入力レベルを変化させたと
きの出力信号Ｖｏのデューティ比の変化を、従来の入力
回路と図１の入力回路について示したものである。図の
横軸は入力信号Ｖｉの入力レベルを−６ｄＢｍから２２
ｄＢｍ（波高値で０．２５Ｖｐ−ｐから８Ｖｐ−ｐに相
当）まで示しており、縦軸には入力レベルに対応する出
力信号Ｖｏのデューティ比を示している。この図８か
ら、従来の入力回路ではデューティ比の変化が約２０％
あったのに対して、この第１の実施形態の入力回路では
５％以内の変化にとどまっていることが分かる。
【００１８】以上のように、この第１の実施形態では、
次のような利点がある。電位差が一定値以下の時には、
定抵抗特性を有し、電位差が一定値を超えると流れる電
流が飽和するような素子、例えば、ソースとゲートとを
共通接続したデプレッション形ＦＥＴ３１を入力ノード
Ｎ１とインバータ３２の入力側との間に挿入している。
これにより、入力信号Ｖｉのレベルが大きくなった場合
でもインバータ３２内のＦＥＴ３２ａのゲートへ流れ込
む電流を制限できるので、入力回路での信号の立上がり
と立下がりの遅延時間をほぼ等しくできる。これを、広
い入力ダイナミックレンジが要求される光通信用集積回
路や、クロック入力回路等に適用した場合、内部回路の
タイミング余裕を確保でき、更には最高動作周波数も高
くできるという利点がある。
次のような利点がある。電位差が一定値以下の時には、
定抵抗特性を有し、電位差が一定値を超えると流れる電
流が飽和するような素子、例えば、ソースとゲートとを
共通接続したデプレッション形ＦＥＴ３１を入力ノード
Ｎ１とインバータ３２の入力側との間に挿入している。
これにより、入力信号Ｖｉのレベルが大きくなった場合
でもインバータ３２内のＦＥＴ３２ａのゲートへ流れ込
む電流を制限できるので、入力回路での信号の立上がり
と立下がりの遅延時間をほぼ等しくできる。これを、広
い入力ダイナミックレンジが要求される光通信用集積回
路や、クロック入力回路等に適用した場合、内部回路の
タイミング余裕を確保でき、更には最高動作周波数も高
くできるという利点がある。
【００１９】第２の実施形態 図９は、本発明の第２の実施形態を示す入力回路の回路
図であり、図１中の要素と共通の要素には共通の符号が
付されている。この入力回路が第１の実施形態の入力回
路と異なる点は、図１のインピーダンス整合手段２０に
代えて、終端抵抗２１のみで構成されるインピーダンス
整合手段２０Ａを設け、更に、図１のインバータ３２に
代えて、インバータ３２Ａを設けたことである。その他
の構成は、図１と同一である。図１０は、図９中のイン
バータ３２Ａの回路図である。このインバータ３２Ａが
図５中のインバータ３２と異なる点は、スイッチ用のＦ
ＥＴを、エンハンスメント形ＦＥＴ３２ａから、寸法と
性能が負荷用のデプレッション形ＦＥＴ３２ｄと等しい
デプレッション形ＦＥＴ３２ｃに、変更したことであ
る。
図であり、図１中の要素と共通の要素には共通の符号が
付されている。この入力回路が第１の実施形態の入力回
路と異なる点は、図１のインピーダンス整合手段２０に
代えて、終端抵抗２１のみで構成されるインピーダンス
整合手段２０Ａを設け、更に、図１のインバータ３２に
代えて、インバータ３２Ａを設けたことである。その他
の構成は、図１と同一である。図１０は、図９中のイン
バータ３２Ａの回路図である。このインバータ３２Ａが
図５中のインバータ３２と異なる点は、スイッチ用のＦ
ＥＴを、エンハンスメント形ＦＥＴ３２ａから、寸法と
性能が負荷用のデプレッション形ＦＥＴ３２ｄと等しい
デプレッション形ＦＥＴ３２ｃに、変更したことであ
る。
【００２０】次に、図９及び図１０に示す入力回路の動
作を説明する。入力端子１１から入力された入力信号Ｖ
ｉに対する動作は、第１の実施形態とほぼ同様である
が、次のような点が異なっている。インバータ３２Ａ
は、スイッチ用ＦＥＴにデプレッション形ＦＥＴ３２ｃ
を使用したので、入力の閾値電圧Ｖｔｈがほぼ０Ｖとな
り、更に負荷用ＦＥＴにスイッチ用ＦＥＴ３２ｃと同じ
寸法、性能のデプレッション形ＦＥＴ３２ｄを使用した
ので、この閾値電圧Ｖｔｈにおいて、電圧利得が最大と
なる。インバータ３２Ａの入力側は、デプレッション形
ＦＥＴ３１と終端抵抗２１を通じて接地されており、閾
値電圧Ｖｔｈに等しい０Ｖにバイアスされた状態となっ
ている。このため、インバータ３２Ａは入力感度がほぼ
最大の動作点で動作が可能となる。以上のように、この
第２の実施形態では、第１の実施形態とほぼ同様の利点
を有する上に、バイアス用のインバータがないので、消
費電力を低減でき、更に回路構成が簡単になるので高集
積化が容易になるという利点がある。
作を説明する。入力端子１１から入力された入力信号Ｖ
ｉに対する動作は、第１の実施形態とほぼ同様である
が、次のような点が異なっている。インバータ３２Ａ
は、スイッチ用ＦＥＴにデプレッション形ＦＥＴ３２ｃ
を使用したので、入力の閾値電圧Ｖｔｈがほぼ０Ｖとな
り、更に負荷用ＦＥＴにスイッチ用ＦＥＴ３２ｃと同じ
寸法、性能のデプレッション形ＦＥＴ３２ｄを使用した
ので、この閾値電圧Ｖｔｈにおいて、電圧利得が最大と
なる。インバータ３２Ａの入力側は、デプレッション形
ＦＥＴ３１と終端抵抗２１を通じて接地されており、閾
値電圧Ｖｔｈに等しい０Ｖにバイアスされた状態となっ
ている。このため、インバータ３２Ａは入力感度がほぼ
最大の動作点で動作が可能となる。以上のように、この
第２の実施形態では、第１の実施形態とほぼ同様の利点
を有する上に、バイアス用のインバータがないので、消
費電力を低減でき、更に回路構成が簡単になるので高集
積化が容易になるという利点がある。
【００２１】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ）上記実施形態ではＦＥＴ３１及びインバータ２
３，３１，３２中のＦＥＴ３２ａ，３２ｂ等にＮチャネ
ルＭＥＳＦＥＴを用いているが、ＰチャネルＭＥＳＦＥ
Ｔを用いてもよい。ＰチャネルＭＥＳＦＥＴを用いた場
合には、電源の極性等を変えればよい。 （ｂ）上記実施形態では、電流抑制手段及び波形整形手
段をショットキーゲートＦＥＴ３１，３２ａ，３２ｂで
構成したが、その他のＦＥＴ、バイポーラトランジスタ
あるいはダイオード等の素子を用いて構成することも可
能である。また、これらの素子は、単一の素子である必
要はなく、必要な容量に応じて複数の素子を直列または
並列に組み合わせて、電流抑制手段を構成することも可
能である。 （ｃ）上記実施形態では、波形整形手段をインバータ３
２で構成したが、コンパレータその他の回路を用いて構
成することも可能である。 （ｄ）上記実施形態では、インピーダンス整合手段を終
端抵抗２１で構成したが、入力信号供給側の出力インピ
ーダンスに応じて、抵抗、キャパシタンスあるいはイン
ダクタンス等の素子を組み合わせて、そのインピーダン
ス整合手段を構成することも可能である。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ）上記実施形態ではＦＥＴ３１及びインバータ２
３，３１，３２中のＦＥＴ３２ａ，３２ｂ等にＮチャネ
ルＭＥＳＦＥＴを用いているが、ＰチャネルＭＥＳＦＥ
Ｔを用いてもよい。ＰチャネルＭＥＳＦＥＴを用いた場
合には、電源の極性等を変えればよい。 （ｂ）上記実施形態では、電流抑制手段及び波形整形手
段をショットキーゲートＦＥＴ３１，３２ａ，３２ｂで
構成したが、その他のＦＥＴ、バイポーラトランジスタ
あるいはダイオード等の素子を用いて構成することも可
能である。また、これらの素子は、単一の素子である必
要はなく、必要な容量に応じて複数の素子を直列または
並列に組み合わせて、電流抑制手段を構成することも可
能である。 （ｃ）上記実施形態では、波形整形手段をインバータ３
２で構成したが、コンパレータその他の回路を用いて構
成することも可能である。 （ｄ）上記実施形態では、インピーダンス整合手段を終
端抵抗２１で構成したが、入力信号供給側の出力インピ
ーダンスに応じて、抵抗、キャパシタンスあるいはイン
ダクタンス等の素子を組み合わせて、そのインピーダン
ス整合手段を構成することも可能である。
【００２２】（ｅ）図１及び図９の入力回路は、入力信
号供給側との接続条件によって、インピーダンス不整合
による反射波の影響を無視できる場合や、入力端子１１
に接続される入力信号供給側の出力インピーダンスが高
くハイインピーダンスで接続できる場合は終端抵抗２１
を省いても良い。これにより、回路規模がより小さくな
って高集積化がより容易となる。 （ｆ）図１では、結合コンデンサ１２，２２を半導体集
積回路の外に設けているが、この結合コンデンサを半導
体集積回路内に形成してもよい。これにより、入力回路
の小形化が可能となる等の利点がある。（ｇ）図１及び
図９の入力信号Ｖｉとして、内部のインバータの閾値電
圧Ｖｔｈに相当する直流バイアス電圧を加えた信号を用
いる場合は、入力の結合コンデンサ１２を除く構成とし
ても良い。これにより、回路規模がより小さくなり、高
集積化がより容易となる。
号供給側との接続条件によって、インピーダンス不整合
による反射波の影響を無視できる場合や、入力端子１１
に接続される入力信号供給側の出力インピーダンスが高
くハイインピーダンスで接続できる場合は終端抵抗２１
を省いても良い。これにより、回路規模がより小さくな
って高集積化がより容易となる。 （ｆ）図１では、結合コンデンサ１２，２２を半導体集
積回路の外に設けているが、この結合コンデンサを半導
体集積回路内に形成してもよい。これにより、入力回路
の小形化が可能となる等の利点がある。（ｇ）図１及び
図９の入力信号Ｖｉとして、内部のインバータの閾値電
圧Ｖｔｈに相当する直流バイアス電圧を加えた信号を用
いる場合は、入力の結合コンデンサ１２を除く構成とし
ても良い。これにより、回路規模がより小さくなり、高
集積化がより容易となる。
【００２３】
【発明の効果】以上詳細に説明したように、第１、第４
及び第５の発明によれば、電流抑制手段を設けたので、
入力信号の振幅が一定値よりも小さい時には、該入力信
号をほとんど減衰させずに波形整形手段へ伝達し、該入
力信号の振幅が一定値よりも大きくなると、該波形整形
手段に流れ込む電流を一定値以下に制限できる。このた
め、波形整形手段に伝達される信号の振幅は、入力信号
の振幅の大小に拘らず適正な範囲に抑えられる。これに
より、波形整形手段は、一定レベルの閾値を基準にし
て、信号の立上がり及び立下がり時点での出力信号の遅
延時間がほぼ等しい、高速で確実な波形整形動作を行う
ことが可能となる。その上、この入力回路では、電流抑
制手段と波形整形手段を備えた必要最小限の構成として
いるので、回路規模を小さくでき、これによって低消費
電力化及び高集積化が容易となる。更に、信号の伝搬遅
延時間が少なくなって高速化が可能になる。例えば、Ｆ
ＥＴをショットキーゲートＦＥＴで構成すると、数ＧＨ
ｚ以上の高速動作も可能となる。
及び第５の発明によれば、電流抑制手段を設けたので、
入力信号の振幅が一定値よりも小さい時には、該入力信
号をほとんど減衰させずに波形整形手段へ伝達し、該入
力信号の振幅が一定値よりも大きくなると、該波形整形
手段に流れ込む電流を一定値以下に制限できる。このた
め、波形整形手段に伝達される信号の振幅は、入力信号
の振幅の大小に拘らず適正な範囲に抑えられる。これに
より、波形整形手段は、一定レベルの閾値を基準にし
て、信号の立上がり及び立下がり時点での出力信号の遅
延時間がほぼ等しい、高速で確実な波形整形動作を行う
ことが可能となる。その上、この入力回路では、電流抑
制手段と波形整形手段を備えた必要最小限の構成として
いるので、回路規模を小さくでき、これによって低消費
電力化及び高集積化が容易となる。更に、信号の伝搬遅
延時間が少なくなって高速化が可能になる。例えば、Ｆ
ＥＴをショットキーゲートＦＥＴで構成すると、数ＧＨ
ｚ以上の高速動作も可能となる。
【００２４】第２、第６及び第７の発明によれば、イン
ピーダンス整合手段を設けたので、第１の発明とほぼ同
様の効果が得られると共に、入力信号供給側とのインピ
ーダンスの整合をとることがでる。これにより、インピ
ーダンス不整合による入力信号の反射や歪みを回避で
き、確実な動作が可能となる。例えば、インピーダンス
整合手段を終端抵抗で構成すると、簡単な回路構成でイ
ンピーダンス整合をとることができる。また、終端抵
抗、結合コンデンサ及びとバイアス手段によってインピ
ーダンス整合手段を構成した場合は、バイアス手段で発
生した直流バイアス電圧が終端抵抗を介して入力ノード
に印加される。このため、この入力回路は常に最適な動
作点での動作が可能となる。第３の発明によれば、更
に、直流除去手段を設けたので、第１の発明とほぼ同様
の効果が得られと共に、入力信号に直流電圧が重畳され
ていても、電流抑制手段には直流電圧は印加されない。
このため、この入力回路に直流電圧でバイアスされた信
号が入力されても、電流抑制手段の動作点は常に最適な
状態に保たれ、所期の動作を確実に行うことができる。
従って、入力信号供給側の出力を考慮する事なく接続す
ることが可能となり、汎用性のある入力回路が得られ
る。
ピーダンス整合手段を設けたので、第１の発明とほぼ同
様の効果が得られると共に、入力信号供給側とのインピ
ーダンスの整合をとることがでる。これにより、インピ
ーダンス不整合による入力信号の反射や歪みを回避で
き、確実な動作が可能となる。例えば、インピーダンス
整合手段を終端抵抗で構成すると、簡単な回路構成でイ
ンピーダンス整合をとることができる。また、終端抵
抗、結合コンデンサ及びとバイアス手段によってインピ
ーダンス整合手段を構成した場合は、バイアス手段で発
生した直流バイアス電圧が終端抵抗を介して入力ノード
に印加される。このため、この入力回路は常に最適な動
作点での動作が可能となる。第３の発明によれば、更
に、直流除去手段を設けたので、第１の発明とほぼ同様
の効果が得られと共に、入力信号に直流電圧が重畳され
ていても、電流抑制手段には直流電圧は印加されない。
このため、この入力回路に直流電圧でバイアスされた信
号が入力されても、電流抑制手段の動作点は常に最適な
状態に保たれ、所期の動作を確実に行うことができる。
従って、入力信号供給側の出力を考慮する事なく接続す
ることが可能となり、汎用性のある入力回路が得られ
る。
【図１】本発明の第１の実施形態を示す入力回路の回路
図である。
図である。
【図２】従来の入力回路の回路図である。
【図３】図２中のインバータの回路図である。
【図４】図２の入力回路の入出力信号波形図である。
【図５】図１中のインバータの回路図である。
【図６】図１中のデプレッション形ＦＥＴの電圧／電流
特性図である。
特性図である。
【図７】図１の入力回路の出力信号波形図である。
【図８】入力信号レベルと出力信号のデューティ比の関
係を示す特性図である。
係を示す特性図である。
【図９】本発明の第２の実施形態を示す入力回路の回路
図である。
図である。
【図１０】図９中のインバータの回路図である。
１２，２２ 結合コンデンサ ２０ インピーダンス整合手段 ２１ 終端抵抗 ２３，３２，３２Ａ インバータ ３１ デプレッション形ＦＥＴ ４０ 内部回路 Ｎ１ 入力ノード Ｎ２ バイアスノード Ｖｉ 入力信号 Ｖｏ 出力信号 ＶＤＤ 電源電位 ＶＳＳ 接地電位
Claims (7)
- 【請求項１】 一定レベルを基準にして正方向及び負方
向に変化する入力信号を入力ノードから入力し、該入力
信号の振幅が一定値よりも小さい時には抵抗値が小さく
なって該入力信号の電流をほぼそのまま通過させ、該入
力信号の振幅が該一定値以上大きくなると該抵抗値が大
きくなってほぼ一定の電流を出力する電流抑制手段と、 前記一定レベルの閾値を有し、前記電流抑制手段の出力
電流を入力してこの出力電流が該閾値より大きい時には
第１の論理レベルの出力信号を出力し、該閾値より小さ
い時には該第１の論理レベルとは異なる第２の論理レベ
ルの出力信号を出力する波形整形手段とを、 備えたことを特徴とする入力回路。 - 【請求項２】 一定レベルを基準にして正方向及び負方
向に変化する入力信号を入力ノードから入力し、該入力
信号の振幅が一定値よりも小さい時には抵抗値が小さく
なって該入力信号の電流をほぼそのまま通過させ、該入
力信号の振幅が該一定値以上大きくなると該抵抗値が大
きくなってほぼ一定の電流を出力する電流抑制手段と、 前記一定レベルの閾値を有し、前記電流抑制手段の出力
電流を入力してこの出力電流が該閾値より大きい時には
第１の論理レベルの出力信号を出力し、該閾値より小さ
い時には該第１の論理レベルとは異なる第２の論理レベ
ルの出力信号を出力する波形整形手段と、 前記入力ノードから前記電流抑制手段側を見たインピー
ダンスを、前記入力ノードから前記入力信号供給側を見
たインピーダンスと整合させるインピーダンス整合手段
とを、 備えたことを特徴とする入力回路。 - 【請求項３】 一定レベルを基準にして正方向及び負方
向に変化する入力信号から、直流成分を除去して交流成
分のみを入力ノードへ出力する直流除去手段と、 前記入力ノード上の信号の振幅が一定値よりも小さい時
には、抵抗値が小さくなって該入力ノード上の信号の電
流をほぼそのまま通過させ、該入力ノード上の信号の振
幅が該一定値以上大きくなると、該抵抗値が大きくなっ
てほぼ一定の電流を出力する電流抑制手段と、前記一定
レベルの閾値を有し、前記電流抑制手段の出力電流を入
力してこの出力電流が該閾値より大きい時には第１の論
理レベルの出力信号を出力し、該閾値 より小さい時には該第１の論理レベルとは異なる第２の
論理レベルの出力信号を出力する波形整形手段と、 前記入力ノードから前記電流抑制手段側を見たインピー
ダンスを、前記入力ノードから前記直流除去手段側を見
たインピーダンスと整合させるインピーダンス整合手段
とを、 備えたことを特徴とする入力回路。 - 【請求項４】 請求項１、２又は３記載の入力回路にお
いて、 前記電流抑制手段は、 前記入力ノードに接続されたドレインと、前記波形整形
手段の入力側に共通接続されたソース及びゲートとを有
し、該ドレインと該ソースとの間の電位差が小さい時に
は、前記波形整形手段の入力インピーダンスに比べて低
い抵抗特性を示し、該電位差が大きい時には、該ドレイ
ンと該ソースとの間の電流が一定値で飽和する第１の電
界効果トランジスタで構成し、 前記波形整形手段は、 異なるレベルの第１と第２の電源電位のうちの該第２の
電源電位と出力ノードとの間に接続され、前記第１の電
界効果トランジスタのソースの電位によってゲート制御
される第２の電界効果トランジスタと、 前記第１の電源電位と前記出力ノードとの間に接続さ
れ、前記第２の電界効果トランジスタの導通状態に応じ
た出力信号を該出力ノードに出力する負荷手段とで、構
成したことを特徴とする入力回路。 - 【請求項５】 請求項４記載の入力回路において、 前記第１及び第２の電界効果トランジスタは、ショット
キーゲート電界効果トランジスタで構成したことを特徴
とする入力回路。 - 【請求項６】 請求項２、３、４又は５記載の入力回路
において、前記インピーダンス整合手段は、前記入力ノ
ードから前記電流抑制手段側を見たインピーダンスが、
前記入力ノードから前記入力信号供給側を見たインピー
ダンスと整合する抵抗値を有する終端抵抗で構成したこ
とを特徴とする入力回路。 - 【請求項７】 請求項２、３、４又は５記載の入力回路
において、 前記インピーダンス整合手段は、 前記入力ノードとバイアスノードとの間に接続され、該
入力ノードから前記電流抑制手段側を見たインピーダン
スが、該入力ノードから前記入力信号供給側を見たイン
ピーダンスと整合する抵抗値を有する終端抵抗と、 前記バイアスノードと第２の電源電位との間を接続する
結合コンデンサと、 前記バイアスノードに接続され、前記終端抵抗を介して
前記入力ノードに直流バイアス電圧を印加するバイアス
手段とで、構成したことを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07300820A JP3105435B2 (ja) | 1995-11-20 | 1995-11-20 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07300820A JP3105435B2 (ja) | 1995-11-20 | 1995-11-20 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148911A true JPH09148911A (ja) | 1997-06-06 |
| JP3105435B2 JP3105435B2 (ja) | 2000-10-30 |
Family
ID=17889506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07300820A Expired - Fee Related JP3105435B2 (ja) | 1995-11-20 | 1995-11-20 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3105435B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012157031A1 (ja) * | 2011-05-13 | 2012-11-22 | パナソニック株式会社 | 信号電位変換回路 |
| JP2015056887A (ja) * | 2013-09-12 | 2015-03-23 | 富士通セミコンダクター株式会社 | スイッチング回路、スイッチング回路機構、デジタル−アナログコンバータ又はアナログ−デジタルコンバータ回路、及び集積回路又はｉｃチップ |
| US9311973B2 (en) | 2013-12-26 | 2016-04-12 | Samsung Electronics Co., Ltd. | Input buffer for semiconductor memory device and flash memory device including the same |
-
1995
- 1995-11-20 JP JP07300820A patent/JP3105435B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012157031A1 (ja) * | 2011-05-13 | 2012-11-22 | パナソニック株式会社 | 信号電位変換回路 |
| US8884680B2 (en) | 2011-05-13 | 2014-11-11 | Panasonic Corporation | Signal electric potential conversion circuit |
| JP2015056887A (ja) * | 2013-09-12 | 2015-03-23 | 富士通セミコンダクター株式会社 | スイッチング回路、スイッチング回路機構、デジタル−アナログコンバータ又はアナログ−デジタルコンバータ回路、及び集積回路又はｉｃチップ |
| US9311973B2 (en) | 2013-12-26 | 2016-04-12 | Samsung Electronics Co., Ltd. | Input buffer for semiconductor memory device and flash memory device including the same |
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| Publication number | Publication date |
|---|---|
| JP3105435B2 (ja) | 2000-10-30 |
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