JPH09148911A - 入力回路 - Google Patents

入力回路

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JPH09148911A
JPH09148911A JP7300820A JP30082095A JPH09148911A JP H09148911 A JPH09148911 A JP H09148911A JP 7300820 A JP7300820 A JP 7300820A JP 30082095 A JP30082095 A JP 30082095A JP H09148911 A JPH09148911 A JP H09148911A
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Masahisa Nemoto
Shohei Seki
Hiroyuki Yamada
浩幸 山田
正久 根本
昇平 関
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Oki Electric Ind Co Ltd
沖電気工業株式会社
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Abstract

(57)【要約】 【課題】 広範囲の入力信号レベルに対して、この入力
信号の立上がりと立下がりに対する出力信号の遅延時間
の相違を小さくする。 【解決手段】 交流波形の入力信号Viは、結合コンデ
ンサ12を通して入力ノードN1に伝達される。インバ
ータ23からバイアスノードN2に閾値電圧が与えら
れ、終端抵抗21を介して入力ノードN1が直流バイア
スされる。デプレッション形FET31は、ドレイン・
ソース間電圧が閾値以下のときは定抵抗特性を、閾値を
超えると電流飽和特性を示す。このため、入力信号Vi
が大きくなっても、インバータ32の入力側に流れ込む
電流は一定値に制限され、入力信号Viの極性反転にと
もなう出力信号Voの遅延時間が小さくなる。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は、半導体集積回路等
に設けられる入力回路、特にショットキーゲート形の電
界効果トランジスタ(以下、「FET」という)等によ
って構成される例えば数100MHz以上のクロック信
号の入力回路に関するものである。

【0002】

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献:電子情報通信学会技術研究報告、ED93−15
5(1994−1)市岡他著「10Gb/S GaAs
DCFL8:1マルチプレクサ、1:8デマルチプレ
クサ」p.53−58 図2は、前記文献に記載された従来の入力回路の一構成
例を示す回路図である。この入力回路は、半導体集積回
路内に設けられ、入力信号Viを入力する入力端子1
が、結合コンデンサ2を介して終端抵抗3の一端に接続
されている。終端抵抗3の他端は、結合コンデンサ4を
介して接地電位VSSに接続されると共にインバータ5
の入力側及び出力側に接続されている。また、終端抵抗
3の一端は、インバータ6の入力側に接続されている。
インバータ6の出力側は、インバータ7,8等で構成さ
れる半導体集積回路内の論理回路に接続されている。

【0003】各インバータ5〜8は、同一の回路で構成
されており、この一般的な回路図を図3に示す。図3
は、図2中のインバータ6の回路図である。このインバ
ータ6は、DCFL(Direct Coupled FET Logic)形式
のもので、NチャネルGaAsMESFET(GaAs
ショットキー形電界効果トランジスタ)を用い、スイッ
チ用エンハンスメント形FET6aと負荷用デプレッシ
ョン形FET6bとで構成されている。FET6aは、
ゲートが入力端子INに、ドレインが出力端子OUT
に、ソースが接地電位VSSに、それぞれ接続されてい
る。また、FET6bは、ゲート及びソースが出力端子
OUTに、ドレインが電源電位VDDに、それぞれ接続
されている。入力端子INは、図2に示す終端抵抗3の
一端に接続され、出力端子OUTが図2に示すインバー
タ7の入力側に接続されている。

【0004】次に、図2及び図3の動作を説明する。イ
ンバータ5は入力側と出力側が接続されているため、そ
の入出力側の電位はほぼ閾値電圧Vthとなり、この電
圧が終端抵抗3を介して、インバータ6の入力にバイア
ス電圧として供給される。閾値電圧Vth付近は入出力
特性で最も電圧利得の高い点であるので、この点にバイ
アスされたインバータ6は、入力感度がほぼ最大の動作
点で動作が可能となる。これにより、入力端子1に入力
された入力信号Viは、結合コンデンサ2により直流成
分を除去され、交流成分のみが、最適値にバイアスされ
たインバータ6の入力側に印加される。インバータ6の
出力側では、ほぼ完全な矩形波に波形整形された出力信
号Voとなり、集積回路内のインバータ7,8等の論理
回路に供給される。

【0005】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の入力回路では、次のような課題があった。
入力信号Viの振幅が大きくなり、インバータ6内のF
ET6aのゲート・ソース間電圧Vgsが一定の閾値電
圧Vth(約0.7V)を超えると、FET6aは直ち
にオン状態となる。そして、FET6aのゲートには電
圧(Vgs−Vth)に応じた電流が流れ込み、この電
流によりFET6aのゲート容量Cgには電荷が蓄積す
る。次に、入力信号Viが立下がって、ゲート・ソース
間電圧Vgsが閾値電圧Vth以下となった時、ゲート
容量Cgには蓄積された電荷が存在するため、FET6
aは直ちにオフ状態とはならず、そのゲート容量Cgの
電荷が放電するまでオン状態を持続する。このため、入
力信号Viの立上がりと立下がりに対する出力の遅延時
間が異なるという現象が発生する。特に、入力信号Vi
の振幅が大きい時は、FET6aのゲート電流も大きく
なり、それによってゲート容量Cgに蓄積される電荷も
多くなるため、入力信号Viの立下がり時の出力遅延時
間が大きくなる。このような現象を、図4(a)〜
(c)を参照しつつ、更に説明する。

【0006】図4(a)〜(c)は、図2に示す入力回
路の入出力信号波形図であり、横軸を時間軸とし、縦軸
に入出力信号の瞬時値を示している。この波形図は、5
GHz正弦波入力信号Viを入力端子1に印加した時の
出力信号Voの波形を、コンピュータによる回路シミュ
レーションで求めたものである。図4(a)は、入力信
号Viの波形を示している。図4(b)は、入力信号V
iの波高値Vpが0.5Vp−pの場合の出力信号Vo
の波形であり、ほぼ50%のデューティ比を持つ出力が
得られている。一方、図4(c)は、入力信号Viの波
高値Vpが8Vp−pの場合の出力信号Voの波形であ
り、デューティ比は約29%に悪化している。図2のよ
うな入力回路を含む半導体集積回路において、数GHz
以上の周波数のクロックで動作させる場合、そのクロッ
クの立上がりと立下がりのタイミングの両方を使い分け
ることにより、高速動作を実現することが通常行われて
いる。動作速度は、クロックのパルス幅の短い方で制約
を受ける。このため、デューティ比50%のクロックが
理想的であり、デューティ比が50%から離れるに従
い、所期の動作速度が得られなくなる。本発明は、前記
従来技術が持っていた課題として、入力信号レベルの広
い範囲において、この入力信号の立上がりと立下がりに
対する出力信号の遅延時間の相違に起因するデューティ
比の悪化を解決した入力回路を提供するものである。

【0007】

【課題を解決するための手段】前記課題を解決するた
め、第1の発明は、入力回路において、電流抑制手段と
波形整形手段とを備えている。電流抑制手段は、一定レ
ベルを基準にして正方向及び負方向に変化する入力信号
を入力ノードから入力し、該入力信号の振幅が一定値よ
りも小さい時には抵抗値が小さくなって該入力信号の電
流をほぼそのまま通過させ、該入力信号の振幅が該一定
値以上大きくなると該抵抗値が大きくなってほぼ一定の
電流を出力するものである。また、波形整形手段は、前
記一定レベルの閾値を有し、前記電流抑制手段の出力電
流を入力して、その出力電流が該閾値より大きい時には
第1の論理レベルの出力信号を出力し、該閾値より小さ
い時には該第1の論理レベルとは異なる第2の論理レベ
ルの出力信号を出力するものである。第1の発明の電流
抑制手段は、第1のFET(例えば、ショットキーゲー
トFET)で構成し、波形整形手段を、第2のFET
(例えば、ショットキーゲートFET)と負荷手段とで
構成してもよい。

【0008】第2の発明では、入力回路において、第1
の発明と同一の電流抑制手段及び波形整形手段と、イン
ピーダンス整合手段とを備えている。インピーダンス整
合手段は、前記入力ノードから前記電流抑制手段側を見
たインピーダンスを、前記入力ノードから前記入力信号
供給側を見たインピーダンスと整合させるものである。
第2の発明のインピーダンス整合手段は、終端抵抗で構
成してもよい。また、このインピーダンス整合手段は、
終端抵抗、結合コンデンサ及びバイアス手段で構成して
もよい。第3の発明では、入力回路において、直流除去
手段と、電流抑制手段と、波形整形手段と、インピーダ
ンス整合手段とを備えている。直流抑制手段は、一定レ
ベルを基準にして正方向及び負方向に変化する入力信号
から、直流成分を除去して交流成分のみを入力ノードへ
出力するものである。電流抑制手段は、前記入力ノード
上の信号の振幅が一定値よりも小さい時には、抵抗値が
小さくなって該入力ノード上の信号の電流をほぼそのま
ま通過させ、該入力ノード上の信号の振幅が該一定値以
上大きくなると、該抵抗値が大きくなってほぼ一定の電
流を出力するものである。波形整形手段は、前記一定レ
ベルの閾値を有し、前記電流抑制手段の出力電流を入力
してこの出力電流が該閾値より大きい時には第1の論理
レベルの出力信号を出力し、該閾値より小さい時には該
第1の論理レベルとは異なる第2の論理レベルの出力信
号を出力するものである。また、インピーダンス整合手
段は、前記入力ノードから前記電流抑制手段側を見たイ
ンピーダンスを、前記入力ノードから前記直流除去手段
側を見たインピーダンスと整合させるものである。

【0009】第1の発明によれば、以上のように入力回
路を構成したので、入力信号が入力ノードから電流抑制
手段へ入力されると、その入力信号の振幅が小さい時に
は、該入力信号はほぼそのまま波形整形手段へ送られ
る。一方、入力信号の振幅が大きい時には、電流抑制手
段から一定の電流が出力され、波形整形手段へ送られ
る。波形整形手段では、電流抑制手段からの入力電流が
小さい時には、第1の論理レベルの出力信号を出力し、
この入力電流が大きい時には、第2の論理レベルの出力
信号を出力する。第2の発明によれば、入力信号が入力
ノードへ供給されると、インピーダンス整合手段によっ
て、該入力ノード上のインピーダンス整合がとられる。
このため、入力ノードに供給された入力信号は、そのま
ま効率よく電流抑制手段へ入力され、該電流抑制手段及
び波形整形手段が第1の発明とほぼ同様の作用をする。
第3の発明によれば、入力信号が直流除去手段へ供給さ
れると、この電流抑制手段によって該入力信号の直流成
分が除去され、入力ノードへ送られる。入力ノードへ送
られた信号に対し、電流抑制手段、波形整形手段及びイ
ンピーダンス整合手段が第2の発明とほぼ同様に作用す
る。

【0010】

【発明の実施の形態】第1の実施形態 図1は、本発明の第1の実施形態を示す入力回路の回路
図である。この入力回路は、半導体集積回路内に設けら
れ、例えば、光通信における光センサ等の出力側が接続
され、入力信号Viを入力する入力端子11を有する。
入力端子11は、入力信号Viから直流成分を除去する
直流除去手段(例えば、結合コンデンサ)12を介し
て、入力ノードN1に接続されている。入力ノードN1
には、インピーダンス整合手段20が接続されている。
インピーダンス整合手段20は、この入力回路の入力イ
ンピーダンスを入力信号供給側の出力インピーダンスに
整合させる終端抵抗21、バイアス電位を保持する結合
コンデンサ22、及びバイアス電圧を供給するインバー
タ23で構成されている。終端抵抗21の一端は入力ノ
ードN1に、他端はバイアスノードN2に、それぞれ接
続されている。バイアスノードN2は、結合コンデンサ
22を介して第2の電源電位(例えば、接地電位)VS
Sに接続されている。インバータ23の入力端子と出力
端子は、バイアスノードN2に接続されている。また、
入力ノードN1には、電流抑制手段(例えば、デプレッ
ション形FET)31のドレインが接続されている。F
ET31のゲートとソースは共通接続され、波形整形手
段(例えば、インバータ)32の入力端子INに接続さ
れている。出力信号Voを出力するインバータ32の出
力端子OUTは、半導体集積回路内の内部回路40に接
続されている。内部回路40は、複数のインバータ4
1,42等で構成されている。

【0011】各インバータ23,32,41,42は、
例えば同一の回路で構成されており、この回路図を図5
に示す。図5は、図1中のインバータ32の回路図であ
る。このインバータ32は、スイッチ用のエンハンスメ
ント形FET32aと負荷用のデプレッション形FET
32bとで構成されている。FET32aのゲートは入
力端子INに、ドレインは出力端子OUTに、ソースは
接地電位VSSに、それぞれ接続されている。また、F
ET32bのゲートとソースは出力端子OUTに共通接
続され、ドレインは第1の電源電位(例えば、電源電
位)VDDに接続されている。FET31及びインバー
タ23,32を構成するためのFET32a,32bの
規格の一例を次に示す。

【0012】 FET種類 :NチャネルGaAsMESFET 基板 :GaAs半絶縁性基板 プロセス :イオン注入を用いたセルフアラインプロセス ゲート種類 :W−Al耐熱性ゲート ゲート長 :0.5μm ゲート幅 :90μm(エンハンスメント形) 30μm(デプレッション形) FETの閾値電圧Vte:50mV(エンハンスメント形) Vtd:−750mV(デプレッション形) K値(ゲート幅10μm当り):3.7mS/V(エンハンスメント形) 2.0mS/V(デプレッション形) ここで、K値とは、FETのドレイン・ソース間飽和電
流Idssを次式で近似したときの係数Kをいい、オン
/オフ動作可能な電流量の目安となる数値である。 Idss=K(Vgs−Vt)2 但し、Vgs:ゲート・ソース間電圧 Vt:FETの閾値電圧 また、終端抵抗21はイオン注入法によりGaAs半絶
縁性基板上に製作したもので、その抵抗値は50Ωであ
る。結合コンデンサ12,22は、それぞれ容量200
pFの高周波特性の良いセラミックコンデンサを、半導
体チップの外に接続している。

【0013】次に、図1及び図5に示す入力回路の動作
を説明する。入力端子11には、例えば、光センサ等か
ら、受光量に応じて変化し、かつ一定の直流電圧でバイ
アスされた入力信号Viが印加される。この入力信号V
iは、結合コンデンサ12により直流成分が除去され、
交流成分のみが入力ノードN1に伝達される。入力ノー
ドN1にはインピーダンス整合手段20が接続されてい
るので、入力ノードN1におけるこの入力回路の入力イ
ンピーダンスは、入力ノードN1から見た光センサの出
力インピーダンスに整合している。このため、入力信号
Viの波形は、反射や歪みを受けることなく、正確に入
力ノードN1に伝達される。入力ノードN1に伝達され
た入力信号Viは、FET31により、その電流を抑制
されてインバータ32の入力端子INに送られる。イン
バータ32は、入力端子INの電圧Vinが閾値電圧V
thより高くなると、FET32aのインピーダンスが
FET32bのそれに比べて小さくなり、プルダウンさ
れた形となる。これにより、インバータ32の出力端子
OUTの出力信号Voは、第1の論理レベルの出力信号
(例えば、ローレベル)となる。

【0014】また、入力端子INの電圧Vinが閾値電
圧Vthより低くなると、FET32aのインピーダン
スがFET32bのそれに比べて大きくなり、プルアッ
プされて、出力端子OUTの出力信号Voは、第2の論
理レベルの出力信号(例えば、ハイレベル)となる。さ
て、バイアスノードN2には、インバータ23の入力側
と出力側が共通接続されている。このため、インバータ
23の入出力側の電位はほぼ閾値電圧Vthとなり、バ
イアスノードN2には閾値電圧Vthにほぼ等しい直流
電圧が印加されることになる。この直流電圧は、終端抵
抗21とFET31を介して、インバータ32の入力側
にバイアス電圧として供給される。閾値電圧Vth付近
は入出力特性で最も電圧利得の高い点であるので、この
点にバイアスされたインバータ32は入力感度がほぼ最
大の動作点で動作が可能となる。

【0015】次に、FET31の詳細な動作を,図6を
参照しつつ説明する。図6は、前記規格を有するFET
31において、ゲートとソースを共通接続したときの、
ドレイン・ソース間の電圧/電流特性を示す図であり、
横軸にドレイン・ソース間電圧Vdsを、縦軸にドレイ
ン・ソース間電流Idsを示している。図6に示すよう
に、電圧Vdsが閾値電圧Vtdの負の値以下の時は電
流Idsは電圧Vdsにほぼ比例し、電圧Vdsが閾値
電圧Vtdの負の値を超えると電流Idsは一定値で飽
和することが分かる。FET31のドレインは入力ノー
ドN1に接続され、ゲートとソースは共通接続されてイ
ンバータ32の入力側に接続されている。入力ノードN
1とインバータ32の入力側の直流電位は、いずれも閾
値電圧Vthに等しいので、FET31の電圧/電流特
性は、図6で横軸を入力信号Viの振幅、縦軸をFET
31を通過する電流と考えることができる。

【0016】ここで、入力端子11に出力インピーダン
ス50Ωの信号発生器から5GHzの正弦波入力信号V
iを印加した場合を考える。50Ωの終端抵抗21によ
りインピーダンスは整合されているため、入力信号Vi
は反射や歪みを受けず終端抵抗21に印加される。入力
信号Viの振幅が閾値電圧Vtdの負の値よりも小さい
場合、FET31はほとんど線形の抵抗として動作し、
その抵抗値は250Ω程度となる。これは、通常この領
域では1MΩ以上あるインバータ32の入力インピーダ
ンスに比べて十分小さいため無視でき、入力信号Viは
減衰することなくインバータ32に入力される。入力信
号Viの振幅が閾値電圧Vtdの負の値より大きくなる
と、FET31を通じてインバータ32の入力にショッ
トキー電流が流れるようになる。しかし、FET31
は、図6に示すように電流がおよそ3mA程度で電流飽
和領域に入り、ドレイン・ソース間電圧Vdsが増加し
ても電流Idsは増加しなくなる。つまり、入力信号V
iの振幅が大きくなっても,FET31によって、イン
バータ32内のFET32aのゲートへ流れ込む電流が
制限される。これにより、ゲート容量Cgに蓄積される
電荷も一定値以下となり、その放電時間は問題にならな
い程度の値となる。このため、入力信号Viの極性が負
側に反転した時には、インバータ32は直ちに追随する
ことが可能となり、入力信号Viの立上がりと立下がり
での遅延時間をほぼ等しくすることができる。

【0017】次に、図1に示す入力回路のシミュレーシ
ョン結果を、図7(a),(b)、及び図8を参照しつ
つ説明する。図7(a),(b)は、図1の入力回路に
おける出力信号波形図であり、横軸を時間軸とし、縦軸
に出力信号Voの瞬時値を示している。これは、入力端
子11に5GHz正弦波入力信号Viを印加した時の出
力信号Voの波形を、コンピュータによる回路シミュレ
ーションで求めたものである。ここで、電源電位VDD
は2Vとしている。図7(a)は入力信号Viの波高値
Vpが0.5Vp−pの場合の出力信号Voの波形、及
び図7(b)は入力信号Viの波高値Vpが8Vp−p
の場合の出力信号Voの波形であり、どちらもほぼ50
%のデューティ比を持つ出力が得られていることが分か
る。図8は、入力信号Viの入力レベルを変化させたと
きの出力信号Voのデューティ比の変化を、従来の入力
回路と図1の入力回路について示したものである。図の
横軸は入力信号Viの入力レベルを−6dBmから22
dBm(波高値で0.25Vp−pから8Vp−pに相
当)まで示しており、縦軸には入力レベルに対応する出
力信号Voのデューティ比を示している。この図8か
ら、従来の入力回路ではデューティ比の変化が約20%
あったのに対して、この第1の実施形態の入力回路では
5%以内の変化にとどまっていることが分かる。

【0018】以上のように、この第1の実施形態では、
次のような利点がある。電位差が一定値以下の時には、
定抵抗特性を有し、電位差が一定値を超えると流れる電
流が飽和するような素子、例えば、ソースとゲートとを
共通接続したデプレッション形FET31を入力ノード
N1とインバータ32の入力側との間に挿入している。
これにより、入力信号Viのレベルが大きくなった場合
でもインバータ32内のFET32aのゲートへ流れ込
む電流を制限できるので、入力回路での信号の立上がり
と立下がりの遅延時間をほぼ等しくできる。これを、広
い入力ダイナミックレンジが要求される光通信用集積回
路や、クロック入力回路等に適用した場合、内部回路の
タイミング余裕を確保でき、更には最高動作周波数も高
くできるという利点がある。

【0019】第2の実施形態 図9は、本発明の第2の実施形態を示す入力回路の回路
図であり、図1中の要素と共通の要素には共通の符号が
付されている。この入力回路が第1の実施形態の入力回
路と異なる点は、図1のインピーダンス整合手段20に
代えて、終端抵抗21のみで構成されるインピーダンス
整合手段20Aを設け、更に、図1のインバータ32に
代えて、インバータ32Aを設けたことである。その他
の構成は、図1と同一である。図10は、図9中のイン
バータ32Aの回路図である。このインバータ32Aが
図5中のインバータ32と異なる点は、スイッチ用のF
ETを、エンハンスメント形FET32aから、寸法と
性能が負荷用のデプレッション形FET32dと等しい
デプレッション形FET32cに、変更したことであ
る。

【0020】次に、図9及び図10に示す入力回路の動
作を説明する。入力端子11から入力された入力信号V
iに対する動作は、第1の実施形態とほぼ同様である
が、次のような点が異なっている。インバータ32A
は、スイッチ用FETにデプレッション形FET32c
を使用したので、入力の閾値電圧Vthがほぼ0Vとな
り、更に負荷用FETにスイッチ用FET32cと同じ
寸法、性能のデプレッション形FET32dを使用した
ので、この閾値電圧Vthにおいて、電圧利得が最大と
なる。インバータ32Aの入力側は、デプレッション形
FET31と終端抵抗21を通じて接地されており、閾
値電圧Vthに等しい0Vにバイアスされた状態となっ
ている。このため、インバータ32Aは入力感度がほぼ
最大の動作点で動作が可能となる。以上のように、この
第2の実施形態では、第1の実施形態とほぼ同様の利点
を有する上に、バイアス用のインバータがないので、消
費電力を低減でき、更に回路構成が簡単になるので高集
積化が容易になるという利点がある。

【0021】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 (a)上記実施形態ではFET31及びインバータ2
3,31,32中のFET32a,32b等にNチャネ
ルMESFETを用いているが、PチャネルMESFE
Tを用いてもよい。PチャネルMESFETを用いた場
合には、電源の極性等を変えればよい。 (b)上記実施形態では、電流抑制手段及び波形整形手
段をショットキーゲートFET31,32a,32bで
構成したが、その他のFET、バイポーラトランジスタ
あるいはダイオード等の素子を用いて構成することも可
能である。また、これらの素子は、単一の素子である必
要はなく、必要な容量に応じて複数の素子を直列または
並列に組み合わせて、電流抑制手段を構成することも可
能である。 (c)上記実施形態では、波形整形手段をインバータ3
2で構成したが、コンパレータその他の回路を用いて構
成することも可能である。 (d)上記実施形態では、インピーダンス整合手段を終
端抵抗21で構成したが、入力信号供給側の出力インピ
ーダンスに応じて、抵抗、キャパシタンスあるいはイン
ダクタンス等の素子を組み合わせて、そのインピーダン
ス整合手段を構成することも可能である。

【0022】(e)図1及び図9の入力回路は、入力信
号供給側との接続条件によって、インピーダンス不整合
による反射波の影響を無視できる場合や、入力端子11
に接続される入力信号供給側の出力インピーダンスが高
くハイインピーダンスで接続できる場合は終端抵抗21
を省いても良い。これにより、回路規模がより小さくな
って高集積化がより容易となる。 (f)図1では、結合コンデンサ12,22を半導体集
積回路の外に設けているが、この結合コンデンサを半導
体集積回路内に形成してもよい。これにより、入力回路
の小形化が可能となる等の利点がある。(g)図1及び
図9の入力信号Viとして、内部のインバータの閾値電
圧Vthに相当する直流バイアス電圧を加えた信号を用
いる場合は、入力の結合コンデンサ12を除く構成とし
ても良い。これにより、回路規模がより小さくなり、高
集積化がより容易となる。

【0023】

【発明の効果】以上詳細に説明したように、第1、第4
及び第5の発明によれば、電流抑制手段を設けたので、
入力信号の振幅が一定値よりも小さい時には、該入力信
号をほとんど減衰させずに波形整形手段へ伝達し、該入
力信号の振幅が一定値よりも大きくなると、該波形整形
手段に流れ込む電流を一定値以下に制限できる。このた
め、波形整形手段に伝達される信号の振幅は、入力信号
の振幅の大小に拘らず適正な範囲に抑えられる。これに
より、波形整形手段は、一定レベルの閾値を基準にし
て、信号の立上がり及び立下がり時点での出力信号の遅
延時間がほぼ等しい、高速で確実な波形整形動作を行う
ことが可能となる。その上、この入力回路では、電流抑
制手段と波形整形手段を備えた必要最小限の構成として
いるので、回路規模を小さくでき、これによって低消費
電力化及び高集積化が容易となる。更に、信号の伝搬遅
延時間が少なくなって高速化が可能になる。例えば、F
ETをショットキーゲートFETで構成すると、数GH
z以上の高速動作も可能となる。

【0024】第2、第6及び第7の発明によれば、イン
ピーダンス整合手段を設けたので、第1の発明とほぼ同
様の効果が得られると共に、入力信号供給側とのインピ
ーダンスの整合をとることがでる。これにより、インピ
ーダンス不整合による入力信号の反射や歪みを回避で
き、確実な動作が可能となる。例えば、インピーダンス
整合手段を終端抵抗で構成すると、簡単な回路構成でイ
ンピーダンス整合をとることができる。また、終端抵
抗、結合コンデンサ及びとバイアス手段によってインピ
ーダンス整合手段を構成した場合は、バイアス手段で発
生した直流バイアス電圧が終端抵抗を介して入力ノード
に印加される。このため、この入力回路は常に最適な動
作点での動作が可能となる。第3の発明によれば、更
に、直流除去手段を設けたので、第1の発明とほぼ同様
の効果が得られと共に、入力信号に直流電圧が重畳され
ていても、電流抑制手段には直流電圧は印加されない。
このため、この入力回路に直流電圧でバイアスされた信
号が入力されても、電流抑制手段の動作点は常に最適な
状態に保たれ、所期の動作を確実に行うことができる。
従って、入力信号供給側の出力を考慮する事なく接続す
ることが可能となり、汎用性のある入力回路が得られ
る。

【図面の簡単な説明】

【図1】本発明の第1の実施形態を示す入力回路の回路
図である。

【図2】従来の入力回路の回路図である。

【図3】図2中のインバータの回路図である。

【図4】図2の入力回路の入出力信号波形図である。

【図5】図1中のインバータの回路図である。

【図6】図1中のデプレッション形FETの電圧/電流
特性図である。

【図7】図1の入力回路の出力信号波形図である。

【図8】入力信号レベルと出力信号のデューティ比の関
係を示す特性図である。

【図9】本発明の第2の実施形態を示す入力回路の回路
図である。

【図10】図9中のインバータの回路図である。

【符号の説明】

12,22 結合コンデンサ 20 インピーダンス整合手段 21 終端抵抗 23,32,32A インバータ 31 デプレッション形FET 40 内部回路 N1 入力ノード N2 バイアスノード Vi 入力信号 Vo 出力信号 VDD 電源電位 VSS 接地電位

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 一定レベルを基準にして正方向及び負方
    向に変化する入力信号を入力ノードから入力し、該入力
    信号の振幅が一定値よりも小さい時には抵抗値が小さく
    なって該入力信号の電流をほぼそのまま通過させ、該入
    力信号の振幅が該一定値以上大きくなると該抵抗値が大
    きくなってほぼ一定の電流を出力する電流抑制手段と、 前記一定レベルの閾値を有し、前記電流抑制手段の出力
    電流を入力してこの出力電流が該閾値より大きい時には
    第1の論理レベルの出力信号を出力し、該閾値より小さ
    い時には該第1の論理レベルとは異なる第2の論理レベ
    ルの出力信号を出力する波形整形手段とを、 備えたことを特徴とする入力回路。
  2. 【請求項2】 一定レベルを基準にして正方向及び負方
    向に変化する入力信号を入力ノードから入力し、該入力
    信号の振幅が一定値よりも小さい時には抵抗値が小さく
    なって該入力信号の電流をほぼそのまま通過させ、該入
    力信号の振幅が該一定値以上大きくなると該抵抗値が大
    きくなってほぼ一定の電流を出力する電流抑制手段と、 前記一定レベルの閾値を有し、前記電流抑制手段の出力
    電流を入力してこの出力電流が該閾値より大きい時には
    第1の論理レベルの出力信号を出力し、該閾値より小さ
    い時には該第1の論理レベルとは異なる第2の論理レベ
    ルの出力信号を出力する波形整形手段と、 前記入力ノードから前記電流抑制手段側を見たインピー
    ダンスを、前記入力ノードから前記入力信号供給側を見
    たインピーダンスと整合させるインピーダンス整合手段
    とを、 備えたことを特徴とする入力回路。
  3. 【請求項3】 一定レベルを基準にして正方向及び負方
    向に変化する入力信号から、直流成分を除去して交流成
    分のみを入力ノードへ出力する直流除去手段と、 前記入力ノード上の信号の振幅が一定値よりも小さい時
    には、抵抗値が小さくなって該入力ノード上の信号の電
    流をほぼそのまま通過させ、該入力ノード上の信号の振
    幅が該一定値以上大きくなると、該抵抗値が大きくなっ
    てほぼ一定の電流を出力する電流抑制手段と、前記一定
    レベルの閾値を有し、前記電流抑制手段の出力電流を入
    力してこの出力電流が該閾値より大きい時には第1の論
    理レベルの出力信号を出力し、該閾値 より小さい時には該第1の論理レベルとは異なる第2の
    論理レベルの出力信号を出力する波形整形手段と、 前記入力ノードから前記電流抑制手段側を見たインピー
    ダンスを、前記入力ノードから前記直流除去手段側を見
    たインピーダンスと整合させるインピーダンス整合手段
    とを、 備えたことを特徴とする入力回路。
  4. 【請求項4】 請求項1、2又は3記載の入力回路にお
    いて、 前記電流抑制手段は、 前記入力ノードに接続されたドレインと、前記波形整形
    手段の入力側に共通接続されたソース及びゲートとを有
    し、該ドレインと該ソースとの間の電位差が小さい時に
    は、前記波形整形手段の入力インピーダンスに比べて低
    い抵抗特性を示し、該電位差が大きい時には、該ドレイ
    ンと該ソースとの間の電流が一定値で飽和する第1の電
    界効果トランジスタで構成し、 前記波形整形手段は、 異なるレベルの第1と第2の電源電位のうちの該第2の
    電源電位と出力ノードとの間に接続され、前記第1の電
    界効果トランジスタのソースの電位によってゲート制御
    される第2の電界効果トランジスタと、 前記第1の電源電位と前記出力ノードとの間に接続さ
    れ、前記第2の電界効果トランジスタの導通状態に応じ
    た出力信号を該出力ノードに出力する負荷手段とで、構
    成したことを特徴とする入力回路。
  5. 【請求項5】 請求項4記載の入力回路において、 前記第1及び第2の電界効果トランジスタは、ショット
    キーゲート電界効果トランジスタで構成したことを特徴
    とする入力回路。
  6. 【請求項6】 請求項2、3、4又は5記載の入力回路
    において、前記インピーダンス整合手段は、前記入力ノ
    ードから前記電流抑制手段側を見たインピーダンスが、
    前記入力ノードから前記入力信号供給側を見たインピー
    ダンスと整合する抵抗値を有する終端抵抗で構成したこ
    とを特徴とする入力回路。
  7. 【請求項7】 請求項2、3、4又は5記載の入力回路
    において、 前記インピーダンス整合手段は、 前記入力ノードとバイアスノードとの間に接続され、該
    入力ノードから前記電流抑制手段側を見たインピーダン
    スが、該入力ノードから前記入力信号供給側を見たイン
    ピーダンスと整合する抵抗値を有する終端抵抗と、 前記バイアスノードと第2の電源電位との間を接続する
    結合コンデンサと、 前記バイアスノードに接続され、前記終端抵抗を介して
    前記入力ノードに直流バイアス電圧を印加するバイアス
    手段とで、構成したことを特徴とする入力回路。
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