JP2718296B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2718296B2 JP2718296B2 JP22575091A JP22575091A JP2718296B2 JP 2718296 B2 JP2718296 B2 JP 2718296B2 JP 22575091 A JP22575091 A JP 22575091A JP 22575091 A JP22575091 A JP 22575091A JP 2718296 B2 JP2718296 B2 JP 2718296B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- inp
- alinas
- semiconductor device
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＩｎＰ層を動作層ある
いはコンタクト層とする半導体装置およびその製造方法
に関する。
いはコンタクト層とする半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】従来、例えばＩｎＰ層を動作層とする金
属−絶縁体−半導体（ＭＩＳ）電界効果トランジスタ
（ＦＥＴ）としてハンソン（Ｃ．Ｍ．Ｈａｎｓｏｎ）ら
がジャーナル バキューム サイエンス アンド テク
ノロジー（Ｊｏｒｎａｌ Ｖａｃｕｕｍ Ｓｉｅｎｃｅ
ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ）Ｖｏｌ．５，Ｎｏ．
４，ｐ９７１，１９８７年に述べている。以下図６を用
いて説明する。
属−絶縁体−半導体（ＭＩＳ）電界効果トランジスタ
（ＦＥＴ）としてハンソン（Ｃ．Ｍ．Ｈａｎｓｏｎ）ら
がジャーナル バキューム サイエンス アンド テク
ノロジー（Ｊｏｒｎａｌ Ｖａｃｕｕｍ Ｓｉｅｎｃｅ
ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ）Ｖｏｌ．５，Ｎｏ．
４，ｐ９７１，１９８７年に述べている。以下図６を用
いて説明する。
【０００３】まず図６（ａ）に示すように、ＩｎＰ基板
１上にＯＭＣＶＤによりｎ型のＩｎＰ動作層３Ｄを成長
する。次に図６（ｂ）に示すように、ＭＢＥ法によりゲ
ート絶縁膜としてＡｌＩｎＡｓ層２Ｂを形成する。これ
に通常の方法でソース電極７、ゲート電極８、ドレイン
電極９を形成し図６（ｃ）の様な電界効果トランジスタ
を実現する。
１上にＯＭＣＶＤによりｎ型のＩｎＰ動作層３Ｄを成長
する。次に図６（ｂ）に示すように、ＭＢＥ法によりゲ
ート絶縁膜としてＡｌＩｎＡｓ層２Ｂを形成する。これ
に通常の方法でソース電極７、ゲート電極８、ドレイン
電極９を形成し図６（ｃ）の様な電界効果トランジスタ
を実現する。
【０００４】
【発明が解決しようとする課題】動作層や動作層に隣接
するコンタクト層を、成膜装置を用いて形成する場合、
Ａｓ系とＰ系の両方の結晶を成長できなおかつＡｌを用
いることのできる複雑なＯＭＣＶＤ装置が必要である。
また、成膜装置を用いた場合、ドーピングプロファイル
は急峻になるが、コンタクト層のみにｎ+ 層を形成した
り、同一基板上に濃度の異なるチャネル層を選択的に形
成してしきい値電圧の異なる半導体トランジスタを形成
する事はむずかしい。さらに動作層やコンタクト層に横
方向の濃度勾配をつくる事はできないので耐圧の改善が
できない。
するコンタクト層を、成膜装置を用いて形成する場合、
Ａｓ系とＰ系の両方の結晶を成長できなおかつＡｌを用
いることのできる複雑なＯＭＣＶＤ装置が必要である。
また、成膜装置を用いた場合、ドーピングプロファイル
は急峻になるが、コンタクト層のみにｎ+ 層を形成した
り、同一基板上に濃度の異なるチャネル層を選択的に形
成してしきい値電圧の異なる半導体トランジスタを形成
する事はむずかしい。さらに動作層やコンタクト層に横
方向の濃度勾配をつくる事はできないので耐圧の改善が
できない。
【０００５】一方、イオン注入を用いた場合、動作層や
コンタクト層となるＩｎＰ層にとって良好な絶縁膜とな
り、なおかつ良好なイオン注入マスク材料となる材料が
なかったため、ゲート耐圧が悪かったりドリフトが見ら
れたり、不必要な不純物までも一緒に注入してしまうい
わるゆノックオン注入等が見られた。また、動作層やコ
ンタクト層のドーピングプロファイルはイオン注入の場
合は、膜成長に比べてだれてくる。このため相互コンダ
クタンスの上詰まりや下詰まりが見られたり、あるいは
ドレインコンダクタンスが大きく単チャネル効果がでや
すい等の問題があった。
コンタクト層となるＩｎＰ層にとって良好な絶縁膜とな
り、なおかつ良好なイオン注入マスク材料となる材料が
なかったため、ゲート耐圧が悪かったりドリフトが見ら
れたり、不必要な不純物までも一緒に注入してしまうい
わるゆノックオン注入等が見られた。また、動作層やコ
ンタクト層のドーピングプロファイルはイオン注入の場
合は、膜成長に比べてだれてくる。このため相互コンダ
クタンスの上詰まりや下詰まりが見られたり、あるいは
ドレインコンダクタンスが大きく単チャネル効果がでや
すい等の問題があった。
【０００６】
【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、基板上のＩｎＰ層上にＡｌＩｎＡｓ層を
設けるかまたは基板上のＡｌＩｎＡｓ層上にＩｎＰ層を
設けた後に全面にＳｉをイオン注入し、５５０〜９００
℃で熱処理を行なうものである。
の製造方法は、基板上のＩｎＰ層上にＡｌＩｎＡｓ層を
設けるかまたは基板上のＡｌＩｎＡｓ層上にＩｎＰ層を
設けた後に全面にＳｉをイオン注入し、５５０〜９００
℃で熱処理を行なうものである。
【０００７】第２の発明の半導体装置の製造方法は、基
板上のＩｎＰ層上に少なくともＡｌＩｎＡｓ層を形成し
たのち全面にＳｉをイオン注入し、５５０〜９００℃で
熱処理を行ない前記ＩｎＰ層を動作層とするものであ
る。
板上のＩｎＰ層上に少なくともＡｌＩｎＡｓ層を形成し
たのち全面にＳｉをイオン注入し、５５０〜９００℃で
熱処理を行ない前記ＩｎＰ層を動作層とするものであ
る。
【０００８】第３の発明の半導体装置の製造方法は、基
板上のＩｎＰ層上に少なくともＡｌＩｎＡｓ層を形成し
たのち全面にＳｉをイオン注入し、５５０〜９００℃で
熱処理を行ない前記ＩｎＰ層をコンタクト層とするもの
である。
板上のＩｎＰ層上に少なくともＡｌＩｎＡｓ層を形成し
たのち全面にＳｉをイオン注入し、５５０〜９００℃で
熱処理を行ない前記ＩｎＰ層をコンタクト層とするもの
である。
【０００９】第４の発明の半導体装置は、基板上に形成
されたＩｎＰからなる低濃度不純物層の動作層と、この
動作層上に形成された少くともＡｌＩｎＡｓ層と、この
ＡｌＩｎＡｓ層上に形成されたゲート電極と、このゲー
ト電極の両側の前記ＡｌＩｎＡｓ層下に形成された中濃
度不純物層と、一部が前記ＡｌＩｎＡｓ層下でかつ前記
中濃度不純物層に接して形成された高濃度不純物層とを
含むものである。
されたＩｎＰからなる低濃度不純物層の動作層と、この
動作層上に形成された少くともＡｌＩｎＡｓ層と、この
ＡｌＩｎＡｓ層上に形成されたゲート電極と、このゲー
ト電極の両側の前記ＡｌＩｎＡｓ層下に形成された中濃
度不純物層と、一部が前記ＡｌＩｎＡｓ層下でかつ前記
中濃度不純物層に接して形成された高濃度不純物層とを
含むものである。
【００１０】第５の発明の半導体装置は、基板上に形成
され不純物濃度が異なる第１及び第２のＩｎＰからなる
動作層と、これら動作層上に形成された少くともＡｌＩ
ｎＡｓからなるゲート絶縁膜と、このゲート絶縁膜上に
形成されたゲート電極とを含むものである。
され不純物濃度が異なる第１及び第２のＩｎＰからなる
動作層と、これら動作層上に形成された少くともＡｌＩ
ｎＡｓからなるゲート絶縁膜と、このゲート絶縁膜上に
形成されたゲート電極とを含むものである。
【００１１】
【作用】ＩｎＰ層にＳｉをイオン注入し、この後熱処理
により活性化を行う場合、例えばファーネスアニールで
は温度や時間により差異はあるものの５５０〜７５０℃
でほぼ８０から１００％活性化する。これに対してＡｌ
ＩｎＡｓ層はこの範囲の熱処理温度では２〜１０％しか
活性化しない事が判明した。活性化率は熱処理方法や熱
処理温度、時間等により変化する。また、５５０℃以下
では活性化率は低く、９００℃以上では基板表面が荒れ
ることを考慮し、ここでは、５５０〜９００℃での熱処
理とした。
により活性化を行う場合、例えばファーネスアニールで
は温度や時間により差異はあるものの５５０〜７５０℃
でほぼ８０から１００％活性化する。これに対してＡｌ
ＩｎＡｓ層はこの範囲の熱処理温度では２〜１０％しか
活性化しない事が判明した。活性化率は熱処理方法や熱
処理温度、時間等により変化する。また、５５０℃以下
では活性化率は低く、９００℃以上では基板表面が荒れ
ることを考慮し、ここでは、５５０〜９００℃での熱処
理とした。
【００１２】これを用いてＩｎＰ層とＡｌＩｎＡｓ層と
の多層膜にＳｉをイオン注入してこの温度で熱処理して
活性化を行うとＩｎＰ層中のＳｉは活性化しＡｌＩｎＡ
ｓ層中のＳｉは活性化しないような選択的な活性化を行
う事が可能となる。ＡｌＩｎＡｓはＩｎＰと同じ化合物
半導体であり同じ結晶構造を持ち格子常数も同じように
とる事ができるのでイオン注入のマスクとしてのみなら
ず、ＡｌＩｎＡｓは比較的バンドギャップが大きく電子
親和力が小さい事からバッファー層あるいは絶縁膜とし
て利用する事ができる。
の多層膜にＳｉをイオン注入してこの温度で熱処理して
活性化を行うとＩｎＰ層中のＳｉは活性化しＡｌＩｎＡ
ｓ層中のＳｉは活性化しないような選択的な活性化を行
う事が可能となる。ＡｌＩｎＡｓはＩｎＰと同じ化合物
半導体であり同じ結晶構造を持ち格子常数も同じように
とる事ができるのでイオン注入のマスクとしてのみなら
ず、ＡｌＩｎＡｓは比較的バンドギャップが大きく電子
親和力が小さい事からバッファー層あるいは絶縁膜とし
て利用する事ができる。
【００１３】ＩｎＰ層にＳｉをイオン注入し熱処理によ
る活性化により動作層を形成する場合、バッファー層と
してＡｌＩｎＡｓ層を用いるとＩｎＰ層はチャネルとし
て活性化するがバッファー層のＡｌＩｎＡｓ層は活性化
しないのでそのドーピングプロファイルは界面で急峻な
ものとなる。これにより電解効果トランジスターにおい
ては相互コンダクタンスの下づまりは改良され、ドレイ
ンコンダクタンスを減少させる事ができ、短チャネル効
果を抑制できる。また、ＩｎＰ層の上にＡｌＩｎＡｓ層
を設けた場合この界面でもドーピングプロファイルが急
峻になるため相互コンダクタンスの上づまりは改良され
る。さらに、ＩｎＰ層をコンタクト層としてＡｌＩｎＡ
ｓ層をゲート絶縁膜とするときはこの層がＩｎＰ層に比
較して活性化しないためゲート金属がチャネルやソース
あるいはドレイン電極と直接コンタクトしない構造をと
る事が可能となり、ゲート耐圧やドレイン耐圧の向上を
はかる事ができる。
る活性化により動作層を形成する場合、バッファー層と
してＡｌＩｎＡｓ層を用いるとＩｎＰ層はチャネルとし
て活性化するがバッファー層のＡｌＩｎＡｓ層は活性化
しないのでそのドーピングプロファイルは界面で急峻な
ものとなる。これにより電解効果トランジスターにおい
ては相互コンダクタンスの下づまりは改良され、ドレイ
ンコンダクタンスを減少させる事ができ、短チャネル効
果を抑制できる。また、ＩｎＰ層の上にＡｌＩｎＡｓ層
を設けた場合この界面でもドーピングプロファイルが急
峻になるため相互コンダクタンスの上づまりは改良され
る。さらに、ＩｎＰ層をコンタクト層としてＡｌＩｎＡ
ｓ層をゲート絶縁膜とするときはこの層がＩｎＰ層に比
較して活性化しないためゲート金属がチャネルやソース
あるいはドレイン電極と直接コンタクトしない構造をと
る事が可能となり、ゲート耐圧やドレイン耐圧の向上を
はかる事ができる。
【００１４】ＩｎＰを動作層としこの上にＡｌＩｎＡｓ
からなるゲート絶縁膜を備えた半導体装置で、選択的に
イオン注入し５５０〜９００℃で熱処理を行なうことに
より形成されたチャネル層の濃度分布が、ゲート下より
ソースおよびドレイン電極が高濃度になるような中間濃
度不純物層を有する構造をとった場合、短チャネル効果
を抑制するだけでなく、ゲート金属直下のＡｌＩｎＡｓ
層は活性化しないため従来のこの構造よりさらに高いゲ
ート耐圧とドレイン耐圧を得る事ができ、ゲート端での
フリンジング容量を減少させ表面の影響も受けにくくす
る事ができる。
からなるゲート絶縁膜を備えた半導体装置で、選択的に
イオン注入し５５０〜９００℃で熱処理を行なうことに
より形成されたチャネル層の濃度分布が、ゲート下より
ソースおよびドレイン電極が高濃度になるような中間濃
度不純物層を有する構造をとった場合、短チャネル効果
を抑制するだけでなく、ゲート金属直下のＡｌＩｎＡｓ
層は活性化しないため従来のこの構造よりさらに高いゲ
ート耐圧とドレイン耐圧を得る事ができ、ゲート端での
フリンジング容量を減少させ表面の影響も受けにくくす
る事ができる。
【００１５】また、ＩｎＰ層を動作層としこの上にＡｌ
ＩｎＡｓからなるゲート絶縁膜を備えた半導体装置にお
いて、選択的にイオン注入し熱処理を行えば、しきいち
電圧の異なる複数の半導体トランジスターを同一の平坦
な基板上に、十分な耐圧を保持した状態で得る事ができ
る。
ＩｎＡｓからなるゲート絶縁膜を備えた半導体装置にお
いて、選択的にイオン注入し熱処理を行えば、しきいち
電圧の異なる複数の半導体トランジスターを同一の平坦
な基板上に、十分な耐圧を保持した状態で得る事ができ
る。
【００１６】
【実施例】次に本発明を図面を用いて説明する。図１
（ａ）〜（ｃ）は本発明の第１の実施例を説明するため
の半導体チップの断面図である。
（ａ）〜（ｃ）は本発明の第１の実施例を説明するため
の半導体チップの断面図である。
【００１７】まず図１（ａ）に示すように、ＩｎＰ基板
１上にＡｌＩｎＡｓ層２と厚さ１５０ｎｍのＩｎＰ層３
を例えばＭＯＣＶＤにより成長する。次に図１（ｂ）の
ように、ＩｎＰ層３上よりＳｉを例えば８０ｋｅＶ，４
×１０12ｃｍ-2のドーズで打ち込みイオン注入層４を形
成したのち、６５０℃１５分間のファーネスアニールで
注入元素Ｓｉの活性化を行い、図１（ｃ）に示すような
ＩｎＰ層からなる活性層５を形成する。
１上にＡｌＩｎＡｓ層２と厚さ１５０ｎｍのＩｎＰ層３
を例えばＭＯＣＶＤにより成長する。次に図１（ｂ）の
ように、ＩｎＰ層３上よりＳｉを例えば８０ｋｅＶ，４
×１０12ｃｍ-2のドーズで打ち込みイオン注入層４を形
成したのち、６５０℃１５分間のファーネスアニールで
注入元素Ｓｉの活性化を行い、図１（ｃ）に示すような
ＩｎＰ層からなる活性層５を形成する。
【００１８】この熱処理ではＩｎＰ層３中のＳｉは活性
化するがＡｌＩｎＡｓ層２中のＳｉはほとんど活性化し
ないため、図７に示すように、キャリア濃度は曲線Ｂの
ようにＩｎＰ層とＡｌＩｎＡｓ層との間では急峻にドー
ピング濃度を変化させる事ができる。これにより、この
ＩｎＰ層をチャネルとした半導体装置においてドレイン
コンダクタンスを低減し、相互コンダクタンスの下詰ま
りを解消し、短チャネル効果を抑える事ができる。
化するがＡｌＩｎＡｓ層２中のＳｉはほとんど活性化し
ないため、図７に示すように、キャリア濃度は曲線Ｂの
ようにＩｎＰ層とＡｌＩｎＡｓ層との間では急峻にドー
ピング濃度を変化させる事ができる。これにより、この
ＩｎＰ層をチャネルとした半導体装置においてドレイン
コンダクタンスを低減し、相互コンダクタンスの下詰ま
りを解消し、短チャネル効果を抑える事ができる。
【００１９】図２（ａ）〜（ｃ）は本発明の第２の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００２０】まず図２（ａ）に示すように、ＩｎＰ基板
１上にＩｎＰ層３を成長する。基板であるＩｎＰ基板１
をそのまま用いても良い。次にこの上にノンドープＡｌ
ＩｎＡｓ層２Ａを例えばＭＢＥ法などにより１００ｎｍ
の厚さに成長する。次に図２（ｂ）のように、この上か
らＳｉイオンを例えば１００ｋｅＶ，４×１０12ｃｍ-2
のドーズで打ち込みイオン注入層４を形成する。次に、
図２（ｃ）に示すように、６５０℃でファーネスアニー
ルして注入元素の活性化を行ない動作層としての活性層
５を形成する。
１上にＩｎＰ層３を成長する。基板であるＩｎＰ基板１
をそのまま用いても良い。次にこの上にノンドープＡｌ
ＩｎＡｓ層２Ａを例えばＭＢＥ法などにより１００ｎｍ
の厚さに成長する。次に図２（ｂ）のように、この上か
らＳｉイオンを例えば１００ｋｅＶ，４×１０12ｃｍ-2
のドーズで打ち込みイオン注入層４を形成する。次に、
図２（ｃ）に示すように、６５０℃でファーネスアニー
ルして注入元素の活性化を行ない動作層としての活性層
５を形成する。
【００２１】この熱処理ではＩｎＰ層３中のＳｉは活性
化して動作層としての活性層５が形成されるが、ＡｌＩ
ｎＡｓ層２Ａ中のＳｉはほとんど活性化しないため、図
８に示すように、キャリア濃度は曲線Ｂのように、Ｉｎ
Ｐ層とＡｌＩｎＡｓ層との間では急峻にドーピング濃度
を変化させる事ができる。さらにＡｌＩｎＡｓ層はＩｎ
Ｐ層の絶縁膜として有用であるため高い耐圧を保持しつ
つ特性の良い半導体装置を得る事ができる。
化して動作層としての活性層５が形成されるが、ＡｌＩ
ｎＡｓ層２Ａ中のＳｉはほとんど活性化しないため、図
８に示すように、キャリア濃度は曲線Ｂのように、Ｉｎ
Ｐ層とＡｌＩｎＡｓ層との間では急峻にドーピング濃度
を変化させる事ができる。さらにＡｌＩｎＡｓ層はＩｎ
Ｐ層の絶縁膜として有用であるため高い耐圧を保持しつ
つ特性の良い半導体装置を得る事ができる。
【００２２】図３（ａ）〜（ｄ）は本発明の第３の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００２３】まず図３（ａ）に示すように、ＩｎＰ基板
１上ＩｎＰ層３ＡとＡｌＩｎＡｓ層２Ａからなる積層構
造を形成する。次に、図３（ｂ）に示すように、耐熱性
のゲート金属膜あるいは有機マスク材料６からなるマス
クを用いて選択的にコンタクト層形成領域のみに図３
（ｃ）のようにＳｉのイオン注入を行い、イオン注入層
４を形成する。これを６５０℃でファーネスアニール
し、コンタクト層１０を形成し、さらにソース・ドレイ
ン電極７，９及びゲート電極８を設けて図３（ｄ）に示
す構造の半導体装置を実現する。
１上ＩｎＰ層３ＡとＡｌＩｎＡｓ層２Ａからなる積層構
造を形成する。次に、図３（ｂ）に示すように、耐熱性
のゲート金属膜あるいは有機マスク材料６からなるマス
クを用いて選択的にコンタクト層形成領域のみに図３
（ｃ）のようにＳｉのイオン注入を行い、イオン注入層
４を形成する。これを６５０℃でファーネスアニール
し、コンタクト層１０を形成し、さらにソース・ドレイ
ン電極７，９及びゲート電極８を設けて図３（ｄ）に示
す構造の半導体装置を実現する。
【００２４】この熱処理では図８で説明したように、Ｉ
ｎＰ層３Ａ中のＳｉは活性化するがＡｌＩｎＡｓ層２Ａ
中のＳｉはほとんど活性化しないため、このようにして
得られたコンタクト層１０はゲート電極８とは、直接接
しない構造をとる事ができるので高いゲート耐圧が得ら
れる。
ｎＰ層３Ａ中のＳｉは活性化するがＡｌＩｎＡｓ層２Ａ
中のＳｉはほとんど活性化しないため、このようにして
得られたコンタクト層１０はゲート電極８とは、直接接
しない構造をとる事ができるので高いゲート耐圧が得ら
れる。
【００２５】図４は本発明の第４の実施例であるＬＤＤ
（ライトリー・ドープト・チャネル）構造の断面図であ
る。
（ライトリー・ドープト・チャネル）構造の断面図であ
る。
【００２６】図４において、ＩｎＰ基板１上には動作層
としてのｎ- 型ＩｎＰ層３Ａが形成されており、その上
にはゲート絶縁膜としてのＡｌＩｎＡｓ層２Ａとゲート
電極８とが設けられている。そして、このゲート電極８
の両側のＡｌＩｎＡｓ層２Ａの下にはｎ型ＩｎＰ層１１
が設けられており、更に一部がこのＡｌＩｎＡｓ層２Ａ
下に位置し、かつｎ型ＩｎＰ層１１に接するｎ+ 型Ｉｎ
Ｐ層１０がコンタクト層として設けられている。尚、７
はソース電極，９はドレイン電極である。以下製造方法
と共に更に説明する。
としてのｎ- 型ＩｎＰ層３Ａが形成されており、その上
にはゲート絶縁膜としてのＡｌＩｎＡｓ層２Ａとゲート
電極８とが設けられている。そして、このゲート電極８
の両側のＡｌＩｎＡｓ層２Ａの下にはｎ型ＩｎＰ層１１
が設けられており、更に一部がこのＡｌＩｎＡｓ層２Ａ
下に位置し、かつｎ型ＩｎＰ層１１に接するｎ+ 型Ｉｎ
Ｐ層１０がコンタクト層として設けられている。尚、７
はソース電極，９はドレイン電極である。以下製造方法
と共に更に説明する。
【００２７】コンタクト層であるｎ+ 型ＩｎＰ層１０
は、５０ｋｅＶの加速電圧、１×１０14ｃｍ-2のドーズ
量でＳｉを打ち込み、さらにゲート側にライトリードー
プ層としてのｎ型ＩｎＰ層１１は、５０ｋｅＶの加速電
圧、１×１０13ｃｍ-2のドーズ量でＳｉを打ち込み、こ
れを６５０℃でファーネスアニールする事により形成す
る。この熱処理ではＩｎＰ層中のＳｉは活性化するがＡ
ｌＩｎＡｓ層２Ａ中のＳｉはほとんど活性化しないた
め、従来のＬＤＤ構造よりゲート端でのフリンジング容
量を低下させ、高いゲート耐圧が得られるばかりでな
く、動作層が表面の影響を受けにくくする事ができる。
これに従来のＬＤＤ構造の利点であるドレインコンダク
タンスの低減、耐圧の向上、短チャネル効果の抑制が可
能である。
は、５０ｋｅＶの加速電圧、１×１０14ｃｍ-2のドーズ
量でＳｉを打ち込み、さらにゲート側にライトリードー
プ層としてのｎ型ＩｎＰ層１１は、５０ｋｅＶの加速電
圧、１×１０13ｃｍ-2のドーズ量でＳｉを打ち込み、こ
れを６５０℃でファーネスアニールする事により形成す
る。この熱処理ではＩｎＰ層中のＳｉは活性化するがＡ
ｌＩｎＡｓ層２Ａ中のＳｉはほとんど活性化しないた
め、従来のＬＤＤ構造よりゲート端でのフリンジング容
量を低下させ、高いゲート耐圧が得られるばかりでな
く、動作層が表面の影響を受けにくくする事ができる。
これに従来のＬＤＤ構造の利点であるドレインコンダク
タンスの低減、耐圧の向上、短チャネル効果の抑制が可
能である。
【００２８】図５は本発明の第５の実施例の断面図であ
り、同一基板上にエンハンスメント型とディプレッショ
ン型の半導体装置を同時に設けた構造を示す。
り、同一基板上にエンハンスメント型とディプレッショ
ン型の半導体装置を同時に設けた構造を示す。
【００２９】図５において、ＩｎＰ基板１上にはＡｌＩ
ｎＡｓ層２を介して動作層として不純物濃度の異なるＩ
ｎＰ層３Ｂとｎ型ＩｎＰ層３Ｃとが形成されている。そ
してこれらのＩｎＰ層上にはそれぞれ、ゲート絶縁膜と
してのＡｌＩｎＡｓ層２Ａとゲート電極８とコンタクト
層としてのｎ+ 型ＩｎＰ層１０とソース電極７及びドレ
イン電極９とが設けられている。
ｎＡｓ層２を介して動作層として不純物濃度の異なるＩ
ｎＰ層３Ｂとｎ型ＩｎＰ層３Ｃとが形成されている。そ
してこれらのＩｎＰ層上にはそれぞれ、ゲート絶縁膜と
してのＡｌＩｎＡｓ層２Ａとゲート電極８とコンタクト
層としてのｎ+ 型ＩｎＰ層１０とソース電極７及びドレ
イン電極９とが設けられている。
【００３０】図５において、左の半導体装置（Ｄ−ＦＥ
Ｔ）は、ＩｎＰ動作層とコンタクト層にもイオン注入し
半導体装置を実現しているのに対して、右の半導体装置
（Ｅ−ＦＥＴ）は、コンタクト層のみにイオン注入し半
導体装置を形成している。このため、左の半導体装置は
ディプレション型となり、右の半導体装置はエンハンス
メント型の電界効果トランジスタとなる。このように同
一基板上に平坦を保ちながら、しきい値の異なる半導体
装置を形成できるのはイオン注入を用いているからであ
る。従来のイオン注入方法ではゲート電極直下において
も直接ふれるかたちで動作層が形成されるためゲート耐
圧が悪くなるが、本実施例ではゲート電極８直下のＡｌ
ＩｎＡｓ層２Ａは活性化されないため十分なゲート耐圧
あるいはドレイン耐圧が得られる。
Ｔ）は、ＩｎＰ動作層とコンタクト層にもイオン注入し
半導体装置を実現しているのに対して、右の半導体装置
（Ｅ−ＦＥＴ）は、コンタクト層のみにイオン注入し半
導体装置を形成している。このため、左の半導体装置は
ディプレション型となり、右の半導体装置はエンハンス
メント型の電界効果トランジスタとなる。このように同
一基板上に平坦を保ちながら、しきい値の異なる半導体
装置を形成できるのはイオン注入を用いているからであ
る。従来のイオン注入方法ではゲート電極直下において
も直接ふれるかたちで動作層が形成されるためゲート耐
圧が悪くなるが、本実施例ではゲート電極８直下のＡｌ
ＩｎＡｓ層２Ａは活性化されないため十分なゲート耐圧
あるいはドレイン耐圧が得られる。
【００３１】
【発明の効果】以上説明したように本発明によれば、イ
オン注入を用いても従来よりもはるかに急峻なドーピン
グプロファイルを得る事ができ、ゲートあるいはドレイ
ン耐圧の向上、ドレインコンダクタンスの低減、相互コ
ンダクタンスの下詰まりや上詰まりの解消、短チャネル
効果の抑制等、簡便で良好な半導体装置およびその製造
方法を実現できるので、マイクロ波、ミリ波の高出力デ
バイスあるいは高速デジタルＩＣ等通信情報技術に寄与
するところが大きい。
オン注入を用いても従来よりもはるかに急峻なドーピン
グプロファイルを得る事ができ、ゲートあるいはドレイ
ン耐圧の向上、ドレインコンダクタンスの低減、相互コ
ンダクタンスの下詰まりや上詰まりの解消、短チャネル
効果の抑制等、簡便で良好な半導体装置およびその製造
方法を実現できるので、マイクロ波、ミリ波の高出力デ
バイスあるいは高速デジタルＩＣ等通信情報技術に寄与
するところが大きい。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図３】本発明の第３の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図４】本発明の第４の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図５】本発明の第５の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図６】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
【図７】実施例を説明するための深さ方向のキャリア濃
度の分布を示す図。
度の分布を示す図。
【図８】実施例を説明するための深さ方向のキャリア濃
度の分布を示す図。
度の分布を示す図。
１ ＩｎＰ基板 ２，２Ａ，２Ｂ ＡｌＩｎＡｓ層 ３，３Ａ〜３Ｄ ＩｎＰ層 ４ イオン注入層 ５ 活性層 ６ 有機マスク材料 ７ ソース電極 ８ ゲート電極 ９ ドレイン電極 １０ ｎ+ 型ＩｎＰ層 １１ ｎ型ＩｎＰ層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (5)
- 【請求項１】 基板上のＩｎＰ層上にＡｌＩｎＡｓ層を
設けるかまたは基板上のＡｌＩｎＡｓ層上にＩｎＰ層を
設けた後に全面にＳｉをイオン注入し、５５０〜９００
℃で熱処理を行なうことを特徴とする半導体装置の製造
方法。 - 【請求項２】 基板上のＩｎＰ層上に少なくともＡｌＩ
ｎＡｓ層を形成したのち全面にＳｉをイオン注入し、５
５０〜９００℃で熱処理を行ない前記ＩｎＰ層を動作層
とすることを特徴とする半導体装置の製造方法。 - 【請求項３】 基板上のＩｎＰ層上に少なくともＡｌＩ
ｎＡｓ層を形成したのち全面にＳｉをイオン注入し、５
５０〜９００℃で熱処理を行ない前記ＩｎＰ層をコンタ
クト層とすることを特徴とする半導体装置の製造方法。 - 【請求項４】 基板上に形成されたＩｎＰからなる低濃
度不純物層の動作層と、この動作層上に形成された少く
ともＡｌＩｎＡｓ層と、このＡｌＩｎＡｓ層上に形成さ
れたゲート電極と、このゲート電極の両側の前記ＡｌＩ
ｎＡｓ層下に形成された中濃度不純物層と、一部が前記
ＡｌＩｎＡｓ層下でかつ前記中濃度不純物層に接して形
成された高濃度不純物層とを含むことを特徴とする半導
体装置。 - 【請求項５】 基板上に形成され不純物濃度が異なる第
１及び第２のＩｎＰからなる動作層と、これら動作層上
に形成された少くともＡｌＩｎＡｓからなるゲート絶縁
膜と、このゲート絶縁膜上に形成されたゲート電極とを
含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22575091A JP2718296B2 (ja) | 1991-09-05 | 1991-09-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22575091A JP2718296B2 (ja) | 1991-09-05 | 1991-09-05 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0567775A JPH0567775A (ja) | 1993-03-19 |
| JP2718296B2 true JP2718296B2 (ja) | 1998-02-25 |
Family
ID=16834245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22575091A Expired - Fee Related JP2718296B2 (ja) | 1991-09-05 | 1991-09-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718296B2 (ja) |
-
1991
- 1991-09-05 JP JP22575091A patent/JP2718296B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0567775A (ja) | 1993-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7939902B2 (en) | Field effect transistor having source and/or drain forming schottky or schottky-like contact with strained semiconductor substrate | |
| US5401994A (en) | Semiconductor device with a non-uniformly doped channel | |
| JP2718296B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6366969A (ja) | 高耐圧多結晶シリコン薄膜トランジスタ | |
| JP2623902B2 (ja) | 半導体装置とその製造方法 | |
| US6756279B2 (en) | Method for manufacturing a bipolar transistor in a CMOS integrated circuit | |
| JP3034546B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPS6126264A (ja) | 半導体装置の製造方法 | |
| JP2706162B2 (ja) | 半導体装置の製造方法 | |
| JP3653652B2 (ja) | 半導体装置 | |
| JPH0521789A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JP2911075B2 (ja) | 電界効果トランジスタ | |
| JPH05121744A (ja) | Ｓｏｉ型半導体装置とその製造方法 | |
| JP3008579B2 (ja) | 半導体装置の製造方法 | |
| JP3038720B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS6373669A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| JPH0449627A (ja) | 化合物半導体装置の製造方法 | |
| JPS63281473A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPH01208867A (ja) | 半導体装置およびその製造方法 | |
| JPH11135801A (ja) | 薄膜トランジスタの製造方法 | |
| JPS5850033B2 (ja) | ゼツエンゲ−トデンカイコウカトランジスタ | |
| JPH012370A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPH01265562A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0547922A (ja) | 半導体装置 | |
| JPH0513438A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971014 |
|
| LAPS | Cancellation because of no payment of annual fees |