JP2718296B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は、InP層を動作層ある
いはコンタクト層とする半導体装置およびその製造方法
に関する。
いはコンタクト層とする半導体装置およびその製造方法
に関する。
【0002】
【従来の技術】従来、例えばInP層を動作層とする金
属−絶縁体−半導体(MIS)電界効果トランジスタ
(FET)としてハンソン(C.M.Hanson)ら
がジャーナル バキューム サイエンス アンド テク
ノロジー(Jornal Vacuum Sience
and Technology)Vol.5,No.
4,p971,1987年に述べている。以下図6を用
いて説明する。
属−絶縁体−半導体(MIS)電界効果トランジスタ
(FET)としてハンソン(C.M.Hanson)ら
がジャーナル バキューム サイエンス アンド テク
ノロジー(Jornal Vacuum Sience
and Technology)Vol.5,No.
4,p971,1987年に述べている。以下図6を用
いて説明する。
【0003】まず図6(a)に示すように、InP基板
1上にOMCVDによりn型のInP動作層3Dを成長
する。次に図6(b)に示すように、MBE法によりゲ
ート絶縁膜としてAlInAs層2Bを形成する。これ
に通常の方法でソース電極7、ゲート電極8、ドレイン
電極9を形成し図6(c)の様な電界効果トランジスタ
を実現する。
1上にOMCVDによりn型のInP動作層3Dを成長
する。次に図6(b)に示すように、MBE法によりゲ
ート絶縁膜としてAlInAs層2Bを形成する。これ
に通常の方法でソース電極7、ゲート電極8、ドレイン
電極9を形成し図6(c)の様な電界効果トランジスタ
を実現する。
【0004】
【発明が解決しようとする課題】動作層や動作層に隣接
するコンタクト層を、成膜装置を用いて形成する場合、
As系とP系の両方の結晶を成長できなおかつAlを用
いることのできる複雑なOMCVD装置が必要である。
また、成膜装置を用いた場合、ドーピングプロファイル
は急峻になるが、コンタクト層のみにn+ 層を形成した
り、同一基板上に濃度の異なるチャネル層を選択的に形
成してしきい値電圧の異なる半導体トランジスタを形成
する事はむずかしい。さらに動作層やコンタクト層に横
方向の濃度勾配をつくる事はできないので耐圧の改善が
できない。
するコンタクト層を、成膜装置を用いて形成する場合、
As系とP系の両方の結晶を成長できなおかつAlを用
いることのできる複雑なOMCVD装置が必要である。
また、成膜装置を用いた場合、ドーピングプロファイル
は急峻になるが、コンタクト層のみにn+ 層を形成した
り、同一基板上に濃度の異なるチャネル層を選択的に形
成してしきい値電圧の異なる半導体トランジスタを形成
する事はむずかしい。さらに動作層やコンタクト層に横
方向の濃度勾配をつくる事はできないので耐圧の改善が
できない。
【0005】一方、イオン注入を用いた場合、動作層や
コンタクト層となるInP層にとって良好な絶縁膜とな
り、なおかつ良好なイオン注入マスク材料となる材料が
なかったため、ゲート耐圧が悪かったりドリフトが見ら
れたり、不必要な不純物までも一緒に注入してしまうい
わるゆノックオン注入等が見られた。また、動作層やコ
ンタクト層のドーピングプロファイルはイオン注入の場
合は、膜成長に比べてだれてくる。このため相互コンダ
クタンスの上詰まりや下詰まりが見られたり、あるいは
ドレインコンダクタンスが大きく単チャネル効果がでや
すい等の問題があった。
コンタクト層となるInP層にとって良好な絶縁膜とな
り、なおかつ良好なイオン注入マスク材料となる材料が
なかったため、ゲート耐圧が悪かったりドリフトが見ら
れたり、不必要な不純物までも一緒に注入してしまうい
わるゆノックオン注入等が見られた。また、動作層やコ
ンタクト層のドーピングプロファイルはイオン注入の場
合は、膜成長に比べてだれてくる。このため相互コンダ
クタンスの上詰まりや下詰まりが見られたり、あるいは
ドレインコンダクタンスが大きく単チャネル効果がでや
すい等の問題があった。
【0006】
【課題を解決するための手段】第1の発明の半導体装置
の製造方法は、基板上のInP層上にAlInAs層を
設けるかまたは基板上のAlInAs層上にInP層を
設けた後に全面にSiをイオン注入し、550〜900
℃で熱処理を行なうものである。
の製造方法は、基板上のInP層上にAlInAs層を
設けるかまたは基板上のAlInAs層上にInP層を
設けた後に全面にSiをイオン注入し、550〜900
℃で熱処理を行なうものである。
【0007】第2の発明の半導体装置の製造方法は、基
板上のInP層上に少なくともAlInAs層を形成し
たのち全面にSiをイオン注入し、550〜900℃で
熱処理を行ない前記InP層を動作層とするものであ
る。
板上のInP層上に少なくともAlInAs層を形成し
たのち全面にSiをイオン注入し、550〜900℃で
熱処理を行ない前記InP層を動作層とするものであ
る。
【0008】第3の発明の半導体装置の製造方法は、基
板上のInP層上に少なくともAlInAs層を形成し
たのち全面にSiをイオン注入し、550〜900℃で
熱処理を行ない前記InP層をコンタクト層とするもの
である。
板上のInP層上に少なくともAlInAs層を形成し
たのち全面にSiをイオン注入し、550〜900℃で
熱処理を行ない前記InP層をコンタクト層とするもの
である。
【0009】第4の発明の半導体装置は、基板上に形成
されたInPからなる低濃度不純物層の動作層と、この
動作層上に形成された少くともAlInAs層と、この
AlInAs層上に形成されたゲート電極と、このゲー
ト電極の両側の前記AlInAs層下に形成された中濃
度不純物層と、一部が前記AlInAs層下でかつ前記
中濃度不純物層に接して形成された高濃度不純物層とを
含むものである。
されたInPからなる低濃度不純物層の動作層と、この
動作層上に形成された少くともAlInAs層と、この
AlInAs層上に形成されたゲート電極と、このゲー
ト電極の両側の前記AlInAs層下に形成された中濃
度不純物層と、一部が前記AlInAs層下でかつ前記
中濃度不純物層に接して形成された高濃度不純物層とを
含むものである。
【0010】第5の発明の半導体装置は、基板上に形成
され不純物濃度が異なる第1及び第2のInPからなる
動作層と、これら動作層上に形成された少くともAlI
nAsからなるゲート絶縁膜と、このゲート絶縁膜上に
形成されたゲート電極とを含むものである。
され不純物濃度が異なる第1及び第2のInPからなる
動作層と、これら動作層上に形成された少くともAlI
nAsからなるゲート絶縁膜と、このゲート絶縁膜上に
形成されたゲート電極とを含むものである。
【0011】
【作用】InP層にSiをイオン注入し、この後熱処理
により活性化を行う場合、例えばファーネスアニールで
は温度や時間により差異はあるものの550〜750℃
でほぼ80から100%活性化する。これに対してAl
InAs層はこの範囲の熱処理温度では2〜10%しか
活性化しない事が判明した。活性化率は熱処理方法や熱
処理温度、時間等により変化する。また、550℃以下
では活性化率は低く、900℃以上では基板表面が荒れ
ることを考慮し、ここでは、550〜900℃での熱処
理とした。
により活性化を行う場合、例えばファーネスアニールで
は温度や時間により差異はあるものの550〜750℃
でほぼ80から100%活性化する。これに対してAl
InAs層はこの範囲の熱処理温度では2〜10%しか
活性化しない事が判明した。活性化率は熱処理方法や熱
処理温度、時間等により変化する。また、550℃以下
では活性化率は低く、900℃以上では基板表面が荒れ
ることを考慮し、ここでは、550〜900℃での熱処
理とした。
【0012】これを用いてInP層とAlInAs層と
の多層膜にSiをイオン注入してこの温度で熱処理して
活性化を行うとInP層中のSiは活性化しAlInA
s層中のSiは活性化しないような選択的な活性化を行
う事が可能となる。AlInAsはInPと同じ化合物
半導体であり同じ結晶構造を持ち格子常数も同じように
とる事ができるのでイオン注入のマスクとしてのみなら
ず、AlInAsは比較的バンドギャップが大きく電子
親和力が小さい事からバッファー層あるいは絶縁膜とし
て利用する事ができる。
の多層膜にSiをイオン注入してこの温度で熱処理して
活性化を行うとInP層中のSiは活性化しAlInA
s層中のSiは活性化しないような選択的な活性化を行
う事が可能となる。AlInAsはInPと同じ化合物
半導体であり同じ結晶構造を持ち格子常数も同じように
とる事ができるのでイオン注入のマスクとしてのみなら
ず、AlInAsは比較的バンドギャップが大きく電子
親和力が小さい事からバッファー層あるいは絶縁膜とし
て利用する事ができる。
【0013】InP層にSiをイオン注入し熱処理によ
る活性化により動作層を形成する場合、バッファー層と
してAlInAs層を用いるとInP層はチャネルとし
て活性化するがバッファー層のAlInAs層は活性化
しないのでそのドーピングプロファイルは界面で急峻な
ものとなる。これにより電解効果トランジスターにおい
ては相互コンダクタンスの下づまりは改良され、ドレイ
ンコンダクタンスを減少させる事ができ、短チャネル効
果を抑制できる。また、InP層の上にAlInAs層
を設けた場合この界面でもドーピングプロファイルが急
峻になるため相互コンダクタンスの上づまりは改良され
る。さらに、InP層をコンタクト層としてAlInA
s層をゲート絶縁膜とするときはこの層がInP層に比
較して活性化しないためゲート金属がチャネルやソース
あるいはドレイン電極と直接コンタクトしない構造をと
る事が可能となり、ゲート耐圧やドレイン耐圧の向上を
はかる事ができる。
る活性化により動作層を形成する場合、バッファー層と
してAlInAs層を用いるとInP層はチャネルとし
て活性化するがバッファー層のAlInAs層は活性化
しないのでそのドーピングプロファイルは界面で急峻な
ものとなる。これにより電解効果トランジスターにおい
ては相互コンダクタンスの下づまりは改良され、ドレイ
ンコンダクタンスを減少させる事ができ、短チャネル効
果を抑制できる。また、InP層の上にAlInAs層
を設けた場合この界面でもドーピングプロファイルが急
峻になるため相互コンダクタンスの上づまりは改良され
る。さらに、InP層をコンタクト層としてAlInA
s層をゲート絶縁膜とするときはこの層がInP層に比
較して活性化しないためゲート金属がチャネルやソース
あるいはドレイン電極と直接コンタクトしない構造をと
る事が可能となり、ゲート耐圧やドレイン耐圧の向上を
はかる事ができる。
【0014】InPを動作層としこの上にAlInAs
からなるゲート絶縁膜を備えた半導体装置で、選択的に
イオン注入し550〜900℃で熱処理を行なうことに
より形成されたチャネル層の濃度分布が、ゲート下より
ソースおよびドレイン電極が高濃度になるような中間濃
度不純物層を有する構造をとった場合、短チャネル効果
を抑制するだけでなく、ゲート金属直下のAlInAs
層は活性化しないため従来のこの構造よりさらに高いゲ
ート耐圧とドレイン耐圧を得る事ができ、ゲート端での
フリンジング容量を減少させ表面の影響も受けにくくす
る事ができる。
からなるゲート絶縁膜を備えた半導体装置で、選択的に
イオン注入し550〜900℃で熱処理を行なうことに
より形成されたチャネル層の濃度分布が、ゲート下より
ソースおよびドレイン電極が高濃度になるような中間濃
度不純物層を有する構造をとった場合、短チャネル効果
を抑制するだけでなく、ゲート金属直下のAlInAs
層は活性化しないため従来のこの構造よりさらに高いゲ
ート耐圧とドレイン耐圧を得る事ができ、ゲート端での
フリンジング容量を減少させ表面の影響も受けにくくす
る事ができる。
【0015】また、InP層を動作層としこの上にAl
InAsからなるゲート絶縁膜を備えた半導体装置にお
いて、選択的にイオン注入し熱処理を行えば、しきいち
電圧の異なる複数の半導体トランジスターを同一の平坦
な基板上に、十分な耐圧を保持した状態で得る事ができ
る。
InAsからなるゲート絶縁膜を備えた半導体装置にお
いて、選択的にイオン注入し熱処理を行えば、しきいち
電圧の異なる複数の半導体トランジスターを同一の平坦
な基板上に、十分な耐圧を保持した状態で得る事ができ
る。
【0016】
【実施例】次に本発明を図面を用いて説明する。図1
(a)〜(c)は本発明の第1の実施例を説明するため
の半導体チップの断面図である。
(a)〜(c)は本発明の第1の実施例を説明するため
の半導体チップの断面図である。
【0017】まず図1(a)に示すように、InP基板
1上にAlInAs層2と厚さ150nmのInP層3
を例えばMOCVDにより成長する。次に図1(b)の
ように、InP層3上よりSiを例えば80keV,4
×1012cm-2のドーズで打ち込みイオン注入層4を形
成したのち、650℃15分間のファーネスアニールで
注入元素Siの活性化を行い、図1(c)に示すような
InP層からなる活性層5を形成する。
1上にAlInAs層2と厚さ150nmのInP層3
を例えばMOCVDにより成長する。次に図1(b)の
ように、InP層3上よりSiを例えば80keV,4
×1012cm-2のドーズで打ち込みイオン注入層4を形
成したのち、650℃15分間のファーネスアニールで
注入元素Siの活性化を行い、図1(c)に示すような
InP層からなる活性層5を形成する。
【0018】この熱処理ではInP層3中のSiは活性
化するがAlInAs層2中のSiはほとんど活性化し
ないため、図7に示すように、キャリア濃度は曲線Bの
ようにInP層とAlInAs層との間では急峻にドー
ピング濃度を変化させる事ができる。これにより、この
InP層をチャネルとした半導体装置においてドレイン
コンダクタンスを低減し、相互コンダクタンスの下詰ま
りを解消し、短チャネル効果を抑える事ができる。
化するがAlInAs層2中のSiはほとんど活性化し
ないため、図7に示すように、キャリア濃度は曲線Bの
ようにInP層とAlInAs層との間では急峻にドー
ピング濃度を変化させる事ができる。これにより、この
InP層をチャネルとした半導体装置においてドレイン
コンダクタンスを低減し、相互コンダクタンスの下詰ま
りを解消し、短チャネル効果を抑える事ができる。
【0019】図2(a)〜(c)は本発明の第2の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【0020】まず図2(a)に示すように、InP基板
1上にInP層3を成長する。基板であるInP基板1
をそのまま用いても良い。次にこの上にノンドープAl
InAs層2Aを例えばMBE法などにより100nm
の厚さに成長する。次に図2(b)のように、この上か
らSiイオンを例えば100keV,4×1012cm-2
のドーズで打ち込みイオン注入層4を形成する。次に、
図2(c)に示すように、650℃でファーネスアニー
ルして注入元素の活性化を行ない動作層としての活性層
5を形成する。
1上にInP層3を成長する。基板であるInP基板1
をそのまま用いても良い。次にこの上にノンドープAl
InAs層2Aを例えばMBE法などにより100nm
の厚さに成長する。次に図2(b)のように、この上か
らSiイオンを例えば100keV,4×1012cm-2
のドーズで打ち込みイオン注入層4を形成する。次に、
図2(c)に示すように、650℃でファーネスアニー
ルして注入元素の活性化を行ない動作層としての活性層
5を形成する。
【0021】この熱処理ではInP層3中のSiは活性
化して動作層としての活性層5が形成されるが、AlI
nAs層2A中のSiはほとんど活性化しないため、図
8に示すように、キャリア濃度は曲線Bのように、In
P層とAlInAs層との間では急峻にドーピング濃度
を変化させる事ができる。さらにAlInAs層はIn
P層の絶縁膜として有用であるため高い耐圧を保持しつ
つ特性の良い半導体装置を得る事ができる。
化して動作層としての活性層5が形成されるが、AlI
nAs層2A中のSiはほとんど活性化しないため、図
8に示すように、キャリア濃度は曲線Bのように、In
P層とAlInAs層との間では急峻にドーピング濃度
を変化させる事ができる。さらにAlInAs層はIn
P層の絶縁膜として有用であるため高い耐圧を保持しつ
つ特性の良い半導体装置を得る事ができる。
【0022】図3(a)〜(d)は本発明の第3の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【0023】まず図3(a)に示すように、InP基板
1上InP層3AとAlInAs層2Aからなる積層構
造を形成する。次に、図3(b)に示すように、耐熱性
のゲート金属膜あるいは有機マスク材料6からなるマス
クを用いて選択的にコンタクト層形成領域のみに図3
(c)のようにSiのイオン注入を行い、イオン注入層
4を形成する。これを650℃でファーネスアニール
し、コンタクト層10を形成し、さらにソース・ドレイ
ン電極7,9及びゲート電極8を設けて図3(d)に示
す構造の半導体装置を実現する。
1上InP層3AとAlInAs層2Aからなる積層構
造を形成する。次に、図3(b)に示すように、耐熱性
のゲート金属膜あるいは有機マスク材料6からなるマス
クを用いて選択的にコンタクト層形成領域のみに図3
(c)のようにSiのイオン注入を行い、イオン注入層
4を形成する。これを650℃でファーネスアニール
し、コンタクト層10を形成し、さらにソース・ドレイ
ン電極7,9及びゲート電極8を設けて図3(d)に示
す構造の半導体装置を実現する。
【0024】この熱処理では図8で説明したように、I
nP層3A中のSiは活性化するがAlInAs層2A
中のSiはほとんど活性化しないため、このようにして
得られたコンタクト層10はゲート電極8とは、直接接
しない構造をとる事ができるので高いゲート耐圧が得ら
れる。
nP層3A中のSiは活性化するがAlInAs層2A
中のSiはほとんど活性化しないため、このようにして
得られたコンタクト層10はゲート電極8とは、直接接
しない構造をとる事ができるので高いゲート耐圧が得ら
れる。
【0025】図4は本発明の第4の実施例であるLDD
(ライトリー・ドープト・チャネル)構造の断面図であ
る。
(ライトリー・ドープト・チャネル)構造の断面図であ
る。
【0026】図4において、InP基板1上には動作層
としてのn- 型InP層3Aが形成されており、その上
にはゲート絶縁膜としてのAlInAs層2Aとゲート
電極8とが設けられている。そして、このゲート電極8
の両側のAlInAs層2Aの下にはn型InP層11
が設けられており、更に一部がこのAlInAs層2A
下に位置し、かつn型InP層11に接するn+ 型In
P層10がコンタクト層として設けられている。尚、7
はソース電極,9はドレイン電極である。以下製造方法
と共に更に説明する。
としてのn- 型InP層3Aが形成されており、その上
にはゲート絶縁膜としてのAlInAs層2Aとゲート
電極8とが設けられている。そして、このゲート電極8
の両側のAlInAs層2Aの下にはn型InP層11
が設けられており、更に一部がこのAlInAs層2A
下に位置し、かつn型InP層11に接するn+ 型In
P層10がコンタクト層として設けられている。尚、7
はソース電極,9はドレイン電極である。以下製造方法
と共に更に説明する。
【0027】コンタクト層であるn+ 型InP層10
は、50keVの加速電圧、1×1014cm-2のドーズ
量でSiを打ち込み、さらにゲート側にライトリードー
プ層としてのn型InP層11は、50keVの加速電
圧、1×1013cm-2のドーズ量でSiを打ち込み、こ
れを650℃でファーネスアニールする事により形成す
る。この熱処理ではInP層中のSiは活性化するがA
lInAs層2A中のSiはほとんど活性化しないた
め、従来のLDD構造よりゲート端でのフリンジング容
量を低下させ、高いゲート耐圧が得られるばかりでな
く、動作層が表面の影響を受けにくくする事ができる。
これに従来のLDD構造の利点であるドレインコンダク
タンスの低減、耐圧の向上、短チャネル効果の抑制が可
能である。
は、50keVの加速電圧、1×1014cm-2のドーズ
量でSiを打ち込み、さらにゲート側にライトリードー
プ層としてのn型InP層11は、50keVの加速電
圧、1×1013cm-2のドーズ量でSiを打ち込み、こ
れを650℃でファーネスアニールする事により形成す
る。この熱処理ではInP層中のSiは活性化するがA
lInAs層2A中のSiはほとんど活性化しないた
め、従来のLDD構造よりゲート端でのフリンジング容
量を低下させ、高いゲート耐圧が得られるばかりでな
く、動作層が表面の影響を受けにくくする事ができる。
これに従来のLDD構造の利点であるドレインコンダク
タンスの低減、耐圧の向上、短チャネル効果の抑制が可
能である。
【0028】図5は本発明の第5の実施例の断面図であ
り、同一基板上にエンハンスメント型とディプレッショ
ン型の半導体装置を同時に設けた構造を示す。
り、同一基板上にエンハンスメント型とディプレッショ
ン型の半導体装置を同時に設けた構造を示す。
【0029】図5において、InP基板1上にはAlI
nAs層2を介して動作層として不純物濃度の異なるI
nP層3Bとn型InP層3Cとが形成されている。そ
してこれらのInP層上にはそれぞれ、ゲート絶縁膜と
してのAlInAs層2Aとゲート電極8とコンタクト
層としてのn+ 型InP層10とソース電極7及びドレ
イン電極9とが設けられている。
nAs層2を介して動作層として不純物濃度の異なるI
nP層3Bとn型InP層3Cとが形成されている。そ
してこれらのInP層上にはそれぞれ、ゲート絶縁膜と
してのAlInAs層2Aとゲート電極8とコンタクト
層としてのn+ 型InP層10とソース電極7及びドレ
イン電極9とが設けられている。
【0030】図5において、左の半導体装置(D−FE
T)は、InP動作層とコンタクト層にもイオン注入し
半導体装置を実現しているのに対して、右の半導体装置
(E−FET)は、コンタクト層のみにイオン注入し半
導体装置を形成している。このため、左の半導体装置は
ディプレション型となり、右の半導体装置はエンハンス
メント型の電界効果トランジスタとなる。このように同
一基板上に平坦を保ちながら、しきい値の異なる半導体
装置を形成できるのはイオン注入を用いているからであ
る。従来のイオン注入方法ではゲート電極直下において
も直接ふれるかたちで動作層が形成されるためゲート耐
圧が悪くなるが、本実施例ではゲート電極8直下のAl
InAs層2Aは活性化されないため十分なゲート耐圧
あるいはドレイン耐圧が得られる。
T)は、InP動作層とコンタクト層にもイオン注入し
半導体装置を実現しているのに対して、右の半導体装置
(E−FET)は、コンタクト層のみにイオン注入し半
導体装置を形成している。このため、左の半導体装置は
ディプレション型となり、右の半導体装置はエンハンス
メント型の電界効果トランジスタとなる。このように同
一基板上に平坦を保ちながら、しきい値の異なる半導体
装置を形成できるのはイオン注入を用いているからであ
る。従来のイオン注入方法ではゲート電極直下において
も直接ふれるかたちで動作層が形成されるためゲート耐
圧が悪くなるが、本実施例ではゲート電極8直下のAl
InAs層2Aは活性化されないため十分なゲート耐圧
あるいはドレイン耐圧が得られる。
【0031】
【発明の効果】以上説明したように本発明によれば、イ
オン注入を用いても従来よりもはるかに急峻なドーピン
グプロファイルを得る事ができ、ゲートあるいはドレイ
ン耐圧の向上、ドレインコンダクタンスの低減、相互コ
ンダクタンスの下詰まりや上詰まりの解消、短チャネル
効果の抑制等、簡便で良好な半導体装置およびその製造
方法を実現できるので、マイクロ波、ミリ波の高出力デ
バイスあるいは高速デジタルIC等通信情報技術に寄与
するところが大きい。
オン注入を用いても従来よりもはるかに急峻なドーピン
グプロファイルを得る事ができ、ゲートあるいはドレイ
ン耐圧の向上、ドレインコンダクタンスの低減、相互コ
ンダクタンスの下詰まりや上詰まりの解消、短チャネル
効果の抑制等、簡便で良好な半導体装置およびその製造
方法を実現できるので、マイクロ波、ミリ波の高出力デ
バイスあるいは高速デジタルIC等通信情報技術に寄与
するところが大きい。
【図1】本発明の第1の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図2】本発明の第2の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図3】本発明の第3の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図4】本発明の第4の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図5】本発明の第5の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図6】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
【図7】実施例を説明するための深さ方向のキャリア濃
度の分布を示す図。
度の分布を示す図。
【図8】実施例を説明するための深さ方向のキャリア濃
度の分布を示す図。
度の分布を示す図。
1 InP基板 2,2A,2B AlInAs層 3,3A〜3D InP層 4 イオン注入層 5 活性層 6 有機マスク材料 7 ソース電極 8 ゲート電極 9 ドレイン電極 10 n+ 型InP層 11 n型InP層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/812
Claims (5)
- 【請求項1】 基板上のInP層上にAlInAs層を
設けるかまたは基板上のAlInAs層上にInP層を
設けた後に全面にSiをイオン注入し、550〜900
℃で熱処理を行なうことを特徴とする半導体装置の製造
方法。 - 【請求項2】 基板上のInP層上に少なくともAlI
nAs層を形成したのち全面にSiをイオン注入し、5
50〜900℃で熱処理を行ない前記InP層を動作層
とすることを特徴とする半導体装置の製造方法。 - 【請求項3】 基板上のInP層上に少なくともAlI
nAs層を形成したのち全面にSiをイオン注入し、5
50〜900℃で熱処理を行ない前記InP層をコンタ
クト層とすることを特徴とする半導体装置の製造方法。 - 【請求項4】 基板上に形成されたInPからなる低濃
度不純物層の動作層と、この動作層上に形成された少く
ともAlInAs層と、このAlInAs層上に形成さ
れたゲート電極と、このゲート電極の両側の前記AlI
nAs層下に形成された中濃度不純物層と、一部が前記
AlInAs層下でかつ前記中濃度不純物層に接して形
成された高濃度不純物層とを含むことを特徴とする半導
体装置。 - 【請求項5】 基板上に形成され不純物濃度が異なる第
1及び第2のInPからなる動作層と、これら動作層上
に形成された少くともAlInAsからなるゲート絶縁
膜と、このゲート絶縁膜上に形成されたゲート電極とを
含むことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22575091A JP2718296B2 (ja) | 1991-09-05 | 1991-09-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22575091A JP2718296B2 (ja) | 1991-09-05 | 1991-09-05 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0567775A JPH0567775A (ja) | 1993-03-19 |
JP2718296B2 true JP2718296B2 (ja) | 1998-02-25 |
Family
ID=16834245
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22575091A Expired - Fee Related JP2718296B2 (ja) | 1991-09-05 | 1991-09-05 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2718296B2 (ja) |
-
1991
- 1991-09-05 JP JP22575091A patent/JP2718296B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0567775A (ja) | 1993-03-19 |
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