JP2716182B2 - 電荷結合装置 - Google Patents
電荷結合装置Info
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- JP2716182B2 JP2716182B2 JP1016719A JP1671989A JP2716182B2 JP 2716182 B2 JP2716182 B2 JP 2716182B2 JP 1016719 A JP1016719 A JP 1016719A JP 1671989 A JP1671989 A JP 1671989A JP 2716182 B2 JP2716182 B2 JP 2716182B2
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- charge
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 最近固体撮像装置を用いたVTRカメラ，ファクシミリ
等が急激に普及しはじめた。本発明は結合装置に関し、
特に固体撮像装置の電荷結合装置に関する。
等が急激に普及しはじめた。本発明は結合装置に関し、
特に固体撮像装置の電荷結合装置に関する。
〔従来の技術〕 従来、この種の電荷結合装置は第３図に示すように、
シリコンからなる半導体基板１上に薄いゲート酸化膜２
を形成した後は第１層目の多結晶シリコンからなるゲー
ト電極（第2i−１ゲート電極３−１、第2i＋１ゲート電
極３−２）および第２層目の多結晶シリコンからなるゲ
ート電極（第2iゲート電極４）を絶縁酸化膜５を介在さ
せ、互に両端を重なり合わせた構成を有する。この構成
においては両多結晶シリコン膜の境界領域に層間絶縁膜
領域６が存在する。
シリコンからなる半導体基板１上に薄いゲート酸化膜２
を形成した後は第１層目の多結晶シリコンからなるゲー
ト電極（第2i−１ゲート電極３−１、第2i＋１ゲート電
極３−２）および第２層目の多結晶シリコンからなるゲ
ート電極（第2iゲート電極４）を絶縁酸化膜５を介在さ
せ、互に両端を重なり合わせた構成を有する。この構成
においては両多結晶シリコン膜の境界領域に層間絶縁膜
領域６が存在する。
上述した従来技術においては層間絶縁膜領域６部にお
いて電荷転送が不完全となる欠点を有する。
いて電荷転送が不完全となる欠点を有する。
まず第３図の第2iゲート電極４直下の半導体基板に電
荷が存在し、該電荷を隣接した第2i＋１ゲート電極３−
２の直下へ転送する動作を第４図のポテンシャル分布図
を用いて説明する。
荷が存在し、該電荷を隣接した第2i＋１ゲート電極３−
２の直下へ転送する動作を第４図のポテンシャル分布図
を用いて説明する。
第４図（ａ）に示すように、時刻T1において、電荷Ｑ
が第2iゲート電極４直下に存在する時、層間絶縁膜領域
６の直下には半導体基板に近接した電極が存在せず電位
障壁７が形成される。次に、第４図（ｂ）に示すよう
に、次のタイミング（時刻T2）において電荷Ｑを隣接す
る第2i＋１ゲート電極３−２下に転送する時、電位障壁
７により電荷が完全に転送されない不具合が生じる。第
５図（ａ），（ｂ）に電位の井戸を深くした時のポテン
シャル分布図を示す。この場合には電界のフリンジ効果
により電気障壁は低くなり電荷転送は正常に近い状態で
行なわれる。
が第2iゲート電極４直下に存在する時、層間絶縁膜領域
６の直下には半導体基板に近接した電極が存在せず電位
障壁７が形成される。次に、第４図（ｂ）に示すよう
に、次のタイミング（時刻T2）において電荷Ｑを隣接す
る第2i＋１ゲート電極３−２下に転送する時、電位障壁
７により電荷が完全に転送されない不具合が生じる。第
５図（ａ），（ｂ）に電位の井戸を深くした時のポテン
シャル分布図を示す。この場合には電界のフリンジ効果
により電気障壁は低くなり電荷転送は正常に近い状態で
行なわれる。
しかし、高電圧駆動は高密度化の進展と相容れない。
従って、従来の電荷結合装置は、高密度化に伴い電荷転
送効率が悪化する欠点がある。
従って、従来の電荷結合装置は、高密度化に伴い電荷転
送効率が悪化する欠点がある。
本発明の目的は、隣接するゲート電極の境界部に電位
障壁がなく、電荷転送効率の改善された電荷転送装置を
提供することにある。
障壁がなく、電荷転送効率の改善された電荷転送装置を
提供することにある。
本発明の電荷結合装置は、半導体基板の表面に、第１
ゲート電極，第２ゲート電極，…，第ｎゲート電極がゲ
ート絶縁膜を介して列状に配置されてなる電荷結合装置
において、前記奇数（又は偶数）で指示したゲート電極
は多結晶シリコン膜からなり、前記奇数（又は偶数）で
指示したゲート電極又は偶数（又は奇数）で指示したゲ
ート電極のいずれか一方は前記半導体基板表面に設けら
れた凹部の底面及び段差側面に被着されているというも
のである。
ゲート電極，第２ゲート電極，…，第ｎゲート電極がゲ
ート絶縁膜を介して列状に配置されてなる電荷結合装置
において、前記奇数（又は偶数）で指示したゲート電極
は多結晶シリコン膜からなり、前記奇数（又は偶数）で
指示したゲート電極又は偶数（又は奇数）で指示したゲ
ート電極のいずれか一方は前記半導体基板表面に設けら
れた凹部の底面及び段差側面に被着されているというも
のである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の本発明に関連する電荷結合装置を示
す半導体チップの断面図である。
す半導体チップの断面図である。
この電荷結合装置はシリコンからなる半導体基板101
の表面に、第１ゲート電極，第２ゲート電極，…，第ｎ
ゲート電極がゲート絶縁膜102を介して列状に配置され
てなる電荷結合装置において、前記奇数で指示したゲー
ト電極（第2i−１ゲート電極103−１、第2i＋１ゲート
電極103−２）は第１層目の多結晶シリコン膜からな
り、偶数で指示したゲート電極（第2iゲート電極104）
は半導体基板101表面に設けられた凹部の底面及び段差
側面に被着されているというものである。なお、偶数で
指示したゲート電極は第２層目の多結晶シリコン膜から
なっているが、他の材料、例えば高融点金属シリサイド
でもよい。
の表面に、第１ゲート電極，第２ゲート電極，…，第ｎ
ゲート電極がゲート絶縁膜102を介して列状に配置され
てなる電荷結合装置において、前記奇数で指示したゲー
ト電極（第2i−１ゲート電極103−１、第2i＋１ゲート
電極103−２）は第１層目の多結晶シリコン膜からな
り、偶数で指示したゲート電極（第2iゲート電極104）
は半導体基板101表面に設けられた凹部の底面及び段差
側面に被着されているというものである。なお、偶数で
指示したゲート電極は第２層目の多結晶シリコン膜から
なっているが、他の材料、例えば高融点金属シリサイド
でもよい。
従来例と異るのは第2iゲート電極104（ｉ＝1,2,…）
下の半導体基板表面を第2i−１ゲート電極103−１、第2
i＋１ゲート電極（ｉ＝1,2,…）下の半導体基板表面に
比べて低く加工されていることにある。この凹部の底面
111及び段差側面110は、ゲート酸化膜102を介して第2i
ゲート電極104で被われている。これにより凹部の半導
体基板表面（110,111）は第2iゲート電極104の電圧で制
御される。一方、凹部以外の半導体基板表面112は第2i
−１ゲート電極103−1,…の電圧で制御されることはい
うまでもない。このように本電荷結合装置においては従
来技術の両電極境界領域（６）のように制御されない領
域は存在しない。従って本電荷結合装置においては第４
図および第５図に示す電荷転送時の電位障壁は生じるこ
となく電荷転送は理想的に行なわれる。
下の半導体基板表面を第2i−１ゲート電極103−１、第2
i＋１ゲート電極（ｉ＝1,2,…）下の半導体基板表面に
比べて低く加工されていることにある。この凹部の底面
111及び段差側面110は、ゲート酸化膜102を介して第2i
ゲート電極104で被われている。これにより凹部の半導
体基板表面（110,111）は第2iゲート電極104の電圧で制
御される。一方、凹部以外の半導体基板表面112は第2i
−１ゲート電極103−1,…の電圧で制御されることはい
うまでもない。このように本電荷結合装置においては従
来技術の両電極境界領域（６）のように制御されない領
域は存在しない。従って本電荷結合装置においては第４
図および第５図に示す電荷転送時の電位障壁は生じるこ
となく電荷転送は理想的に行なわれる。
第２図は本発明の一実施例を示す半導体チップの断面
図である。
図である。
本実施例においては第１層目の多結晶シリコン膜から
なる第2i−１ゲート電極103−１、第2i＋１ゲート電極1
03−２、…直下の半導体基板表面は第２層目の多結晶シ
リコン膜からなる第2iゲート電極104直下の半導体表面2
13よりも低くする。この場合には当然段差側面215は第
１の多結晶シリコン膜（203）で被われる。第１図に示
した電荷結合装置に比して電荷結合装置の表面即ち二つ
の多結晶シリコン膜の重なり部分の凹凸が小さくなり平
坦度がよいので高密度化に有利である。
なる第2i−１ゲート電極103−１、第2i＋１ゲート電極1
03−２、…直下の半導体基板表面は第２層目の多結晶シ
リコン膜からなる第2iゲート電極104直下の半導体表面2
13よりも低くする。この場合には当然段差側面215は第
１の多結晶シリコン膜（203）で被われる。第１図に示
した電荷結合装置に比して電荷結合装置の表面即ち二つ
の多結晶シリコン膜の重なり部分の凹凸が小さくなり平
坦度がよいので高密度化に有利である。
なお、以上の実施例において、半導体基板表面に凹部
を形成したのち酸化処理を行うことにより、凹部の底面
及び段差側面のゲート絶縁膜の厚さはほぼ均一に形成す
ることができる。
を形成したのち酸化処理を行うことにより、凹部の底面
及び段差側面のゲート絶縁膜の厚さはほぼ均一に形成す
ることができる。
以上説明したように本発明は、隣接するゲート電極の
境界部を半導体基板の段差部と一致させることにより電
荷転送路の全ての半導体表面電位をゲート電極の電圧で
ほぼ完全に制御することを可能とし、電位障壁による電
荷転送効率の劣化を防止できる。従って今後の電荷結合
装置の方向である微細化および低電圧駆動に適した電荷
結合装置を提供することができる。
境界部を半導体基板の段差部と一致させることにより電
荷転送路の全ての半導体表面電位をゲート電極の電圧で
ほぼ完全に制御することを可能とし、電位障壁による電
荷転送効率の劣化を防止できる。従って今後の電荷結合
装置の方向である微細化および低電圧駆動に適した電荷
結合装置を提供することができる。
以上本発明の実施例として４相駆動の表面チャネル型
電荷結合装置で説明してきたが、埋込みチャネル型電荷
結合装置あるいは第２多結晶シリコン電極下に基板と反
対導電型の不純物層を形成して２相駆動で駆動する電荷
結合装置に適用できることはいうまでものい。
電荷結合装置で説明してきたが、埋込みチャネル型電荷
結合装置あるいは第２多結晶シリコン電極下に基板と反
対導電型の不純物層を形成して２相駆動で駆動する電荷
結合装置に適用できることはいうまでものい。
第１図，第２図及び第３図はそれぞれ本発明に関連する
電荷結合装置、本発明の一実施例及び従来例を示す半導
体チップの断面図、第４図（ａ），（ｂ）は従来例の低
電圧駆動時の基板表面電位の推移を示すポテンシャル分
布図、第５図（ａ），（ｂ）は従来例の高電圧駆動時の
基板表面電位の推移を示すポテンシャル分布図である。 1,101,201……半導体基板、2,102,202……ゲート酸化
膜、３−1,103−1,203−１……第2i−１ゲート電極、３
−2,103−2,203−２……第2i＋１ゲート電極、4,104,20
4……第2iゲート電極、5,105,205……層間絶縁膜、6,10
6……境界領域、７−1,7−2,7′−1,7′−２……電位障
壁、110……基板表面の段差側面、111,112,213,214……
基板表面、215……基板表面段差側面。
電荷結合装置、本発明の一実施例及び従来例を示す半導
体チップの断面図、第４図（ａ），（ｂ）は従来例の低
電圧駆動時の基板表面電位の推移を示すポテンシャル分
布図、第５図（ａ），（ｂ）は従来例の高電圧駆動時の
基板表面電位の推移を示すポテンシャル分布図である。 1,101,201……半導体基板、2,102,202……ゲート酸化
膜、３−1,103−1,203−１……第2i−１ゲート電極、３
−2,103−2,203−２……第2i＋１ゲート電極、4,104,20
4……第2iゲート電極、5,105,205……層間絶縁膜、6,10
6……境界領域、７−1,7−2,7′−1,7′−２……電位障
壁、110……基板表面の段差側面、111,112,213,214……
基板表面、215……基板表面段差側面。
Claims (1)
- 【請求項１】半導体基板表面に所定の間隔を隔てて設け
られた多数の凹部を有し、第１層目のゲート電極が前記
凹部位置に前記凹部底面および側面のゲート絶縁膜を介
して設けられ、隣り合う前記凹部間の前記半導体基板表
面上にはゲート絶縁膜を介して第２層目のゲート電極が
設けられ、前記第２層目のゲート電極はその両端部の下
面に於いて前記第１層目のゲート電極の上面とオーバラ
ップしていることを特徴とする電荷結合装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016719A JP2716182B2 (ja) | 1989-01-25 | 1989-01-25 | 電荷結合装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016719A JP2716182B2 (ja) | 1989-01-25 | 1989-01-25 | 電荷結合装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02196437A JPH02196437A (ja) | 1990-08-03 |
| JP2716182B2 true JP2716182B2 (ja) | 1998-02-18 |
Family
ID=11924074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1016719A Expired - Lifetime JP2716182B2 (ja) | 1989-01-25 | 1989-01-25 | 電荷結合装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716182B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194669A (ja) * | 1986-02-21 | 1987-08-27 | Toshiba Corp | 半導体装置の製造方法 |
-
1989
- 1989-01-25 JP JP1016719A patent/JP2716182B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02196437A (ja) | 1990-08-03 |
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