JP2714645B2 - Ａ／ｄ変換器 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 A/D変換器、特にアナログ入力信号からアナログ値を
抽出し、循環アナログ値と基準電圧とを加減比較して、
デジタル値を出力する循環比較型A/D変換器に関し、 該循環比較型A/D変換器の比較器のオフセット誤差を
原因とするミスコードの発生を抑制し、単一電源で精度
良くアナログ／デジタル変換することを目的とし、 クロック信号に基づいて、アナログ入力信号からアナ
ログ値を抽出し、かつ変換手段、第1,2,3の比較手段及
び循環手段の入出力の制御をするスイッチ制御手段と、
前記アナログ値と、第1,2及び３の基準電圧とを入力し
て、循環アナログ値の出力をする変換手段と、前記アナ
ログ値と、第１の基準電圧とを入力して、第１の比較出
力信号を出力する第１の比較手段と、前記アナログ値
と、第1,3の基準電圧とを入力して、第２の比較出力信
号を出力する第２の比較手段と、前記アナログ値と、第
３の基準電圧とを入力して、第３の比較出力信号を出力
する第３の比較手段と、前記循環アナログ値を、変換手
段と、第1,2及び３の比較手段とに循環させる循環手段
と、前記第1,2及び３の比較出力信号を入力して、４つ
のデジタル値を出力する比較出力手段とを具備し、前記
変換手段の変換判定レベルを第１の基準電圧と、第３の
基準電圧との間に設定することを含み構成する。

〔産業上の利用分野〕

本発明はA/D変換器に関するものであり、更に詳しく
言えば、アナログ入力信号からアナログ値を抽出し、循
環アナログ値と基準電圧とを加減比較してデジタル値を
出力する循環比較型A/D変換器に関するものである。

近年、半導体集積回路（LSI）技術の発展に伴い、高
機能のアナログ回路とデジタル回路とを混載した高度な
信号処理LSIの要求が高まっている。

この様なLSIは通常単電源で動作されることが要求さ
れるので、A/D変換器も必然的に単一電源で動作させる
ことが要求される。

しかし、単一電源で動作する２値制御循環比較型A/D
変換器では、比較器のオフセット誤差により、精度が低
下する。また、比較器のオフセット誤差を取り除いた３
値制御A/D変換器では、正負両電源を必要とするという
問題がある。

そこで、両者の特長を満足するA/D変換器の出現が待
たれている。

〔従来の技術〕

第６図（ａ），（ｂ）は、従来例に係る説明図であ
る。

同図（ａ）は、２値制御循環比較型A/D変換器に係る
構成図を示している。

図において、２値制御循環比較型A/D変換器は、変換
セル回路1,比較回路2,S/H回路３から成る。

その動作は、アナログ入力信号VINからアナログ値Vi
が抽出されると、そのアナログ値Viと基準電圧VRとを入
力した変換セル回路１が循環アナログ値VOを出力し、比
較回路２がアナログ値Viと基準電圧VRとを加減比較し、
さらに比較回路２が循環アナログ値VOと基準電圧とを加
減比較して、デジタル値DO＝A1,A2,A3……を出力するも
のである。

この際の基準電圧VR等の動作電源は、単一５〔Ｖ〕電
源等である。しかし、比較回路２のオフセット電圧の影
響により、変換判定レベルが変動し、オーバーレンジを
引き起こしてミスコードを生ずるという欠点がある。こ
れにより、A/D変換結果が不正確となる。

同図（ｂ）は、３値制御循環比較型A/D変換器の構成
図を示している。

図において、３値制御循環比較型A/D変換器は、変換
セル回路4,比較回路（Ｉ）5,比較回路（II）6,S/H回路
７から成る。

その動作は、アナログ入力信号VINから２値制御環境
型A/D変換器と同様に、アナログ値Viが抽出されると、
そのアナログ値Viと基準電圧VRとを入力した変換セル回
路４が循環アナログ値VOを出力し、比較回路（Ｉ）５が
アナログ値Viと基準電圧＋VR/2とを加減比較し、比較回
路（II）６がアナログ値Viと基準電圧−VR/2と加減比較
し、さらに比較回路（Ｉ）５が循環アナログ値VOと、基
準電圧＋VR/2とを加減比較し、比較回路（II）６が循環
アナログ値VOと基準電圧−VR/2とを比較して、３つのデ
ジタル値O,PO「＋１」,NO「−１」を出力するものであ
る。

この際の基準電＋VR/2,−VR/2,VRの動作電源は、正負
両電源（±５〔Ｖ〕）を必要とする。

〔発明が解決しようとする課題〕

従って、二値制御循環型A/D変換器では、単一電源で
操作するものの、比較回路２のオフセット誤差により、
精度が悪いという問題がある。

また、三値制御循環型A/D変換器では、比較回路5,6の
オフセット誤差については、変換レンジを３分割して、
２値制御循環型A/D変換器にはないアナログ入力信号VIN
の中央値に判定レベルを設けることにより、比較回路の
オフセット誤差を取り除くことができるが、動作電源に
正負両電源が必要となる。

これにより、単一電源で動作するアナログ／デジタル
混載回路を搭載する半導体集積回路装置に精度良いA/D
変換器を組み入れることができないという問題がある。

本発明は、かかる従来例の問題点に鑑み創作されたも
のであり、循環比較型A/D変換器の比較器のオフセット
誤差を原因とするミスコードの発生を抑制し、単一電源
で、精度良くアナログ値をデジタル値に変換することを
可能とするA/D変換器の提供を目的とする。

〔課題を解決するための手段〕

第１図は、本発明のA/D変換器に係る原理図を示して
いる。

その変換器は、クロック信号φに基づいて、アナログ
入力信号VINからアナログ値Viを抽出し、かつ変換手段1
2,第1,2,3の比較手段13,14,15及び循環手段16の入出力
の制御をするスイッチ制御手段11と、前記アナログ値Vi
と、第1,2及び３の基準電圧VFS,VFS/2,VGAとを入力し
て、循環アナログ値VOの出力をする変換手段12と、前記
アナログ値Viと、第１の基準電圧VFSとを入力して、第
１の比較出力信号CD1を出力する第１の比較手段13と、
前記アナログ値Viと、第1,3の基準電圧VFS,VGAとを入力
して、第２の比較出力信号CD2を出力する第２の比較手
段14と、前記アナログ値Viと、第３の基準電圧VGAとを
入力して、第３の比較出力信号CD3を出力する第３の比
較手段15と、前記循環アナログ値VOを、変換手段12と、
第1,2及び３の比較手段13,14及び15とに循環させる循環
手段16と、前記第1,2及び３の比較出力信号CD1,CD2及び
CD3を入力して、４つのデジタル値SO「＋２」,PO「＋
１」,OO「０」,NO「−１」を出力する比較出力手段17と
を具備し、前記変換手段12の変換判定レベルを第１の基
準電圧VFSと、第３の基準電圧VGAとの間に設定すること
を特徴とし、上記目的を達成する。

〔作用〕

本発明によれば、アナログ入力信号VINより抽出され
たアナログ値Viに対して、３つの比較手段13,14及び15
により変換レンジが４分割され、変換判定レベルが基準
電圧VFSとVGAとの中央値、すなわち基準電圧VFSの約1/2
に設定されている。

このため、第１の比較手段13は、アナログ値Viと基準
電圧VFSとの関係がVi＞VFSの場合には、デジタル値SO
「＋２」の出力を分担する。また、第２の比較手段14と
比較出力手段17とは、同様にアナログ値Viと基準電圧VF
S、VFS/2との関係がVFS/2≦Vi＜VFSの場合には、デジタ
ル値PO「＋１」の出力を分担する。

さらに、アナログ値Viと基準電圧VFS/2,VGAとの関係
がVFS/2＜Vi≦VGAの場合には、デジタル値OO「０」の出
力を分担する。また、第３の比較手段15は、アナログ値
Viと基準電圧VGAとの関係がVi＜VGAの場合には、デジタ
ル値NO「−１」の出力を分担する。

従って、変換判定レベル近傍で抽出されたアナログ値
Viについても、第２の比較手段14と比較出力手段17とに
より、再現性良く、デジタル値PO「＋１」,OO「０」に
変換することが可能となる。また、変換手段12,第1,2及
び３の比較手段13,14及び15の基準電圧VFS,VFS/2,VGAに
ついて、従来のような正負両電源が必要ない。

これにより、従来例の比較器のオフセット電圧を原因
とするミスコードの影響が抑圧された、かつ単一電源で
動作をする４値制御循環比較型のA/D変換器を製造する
ことが可能となる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明を
する。

第２〜５図は、本発明の実施例に係るA/D変換器を説
明する図であり、第２図は、本発明の実施例のA/D変換
器に係る構成図を示している。

図において、21はスイッチ制御手段11の一実施例とな
るスイッチキャパシタ制御回路であり、変換セル回路2
2,比較回路23〜25,S/H回路26のスイッチング素子H,Z,S,
1〜7,S1〜S12及びアナログ入力信号VINを抽出するスイ
ッチング素子S13等に供給するスイッチ信号を、クロッ
ク信号φに基づいて生成る機能を有している。

22は、変換手段12の一実施例となる変換セル回路であ
り、オペアンプOP1、充放電用コンデンサC1〜C4及びス
イッチング素子H,Z,A,1〜７から成る。変換セル回路22
は、アナログ入力信号VINから抽出されたアナログ値Vi
と、基準電圧VFS,VGAとを入力して、循環アナログ値VO
を出力する機能を有している。なお、オペアンプOP1に
は、基準電圧VFS/2が入力されている。

23は、第１の比較手段13の一実施例となる比較回路で
あり、増幅器AMP1、インバータIN1,充放電用コンデンサ
C5及びスイッチング素子S1〜S3から成る。比較回路23
は、アナログ入力信号VINから抽出されたアナログ値Vi
や、循環アナログ値VOと基準電圧VFSとを入力し、比較
出力信号CD1を出力する機能を有している。

24は、第２の比較手段の一実施例となる比較回路であ
り、増幅器AMP1,インバータIN2,充放電用コンデンサC6,
C7及びスイッチング素子S4〜S8から成る。比較回路23
は、アナログ入力信号VINから抽出されたアナログ値Vi
や、循環アナログ値VOと、基準電圧VFS,VGAとを入力
し、比較出力信号CD2を出力する機能を有している。

25は、第３の比較手段の一実施例となる比較回路であ
り、増幅器AMP3,インバータIN3,充放電用コンデンサC8
及びスイッチング素子S9〜S11から成る。比較回路25
は、アナログ入力信号VINから抽出されたアナログ値Vi
や、循環アナログ値VOと基準電圧VGAとを入力し、比較
出力信号CD3を出力する機能を有している。

26は、循環手段16の一実施例となるS/H回路であり、
オペアンプOP2と、充放電用コンデンサC9及びスイッチ
ング素子S12,S14,S15から成る。S/H回路26は、変換セル
回路22からの循環アナログ値VOを、再び変換セル回路22
や比較回路23〜25に循環させる機能を有している。な
お、オペアンプOP2には基準電圧VGAが入力されている。

27は、比較出力手段17の一実施例となる比較出力回路
であり、二入力NOR論理素子NOR1,NOR2及びインバータIN
4,IN5から成る。比較出力回路27は、比較出力信号CD1,C
D2及びCD3を入力して、デジタル値SO「＋２」,PO「＋
１」,OO「０」及びNO「−１」を出力する機能を有して
いる。

また、各基準電圧VFS,VFS/2,VGAは、例えばマイクロ
コンピュータ等の動作電源である直流５〔Ｖ〕を用い
る。従って、基準電圧VFS＝５〔Ｖ〕とすれば、基準電
圧VFS/2＝2.5〔Ｖ〕，基準電圧VGA＝０〔Ｖ〕となる。

第３図は、本発明の実施例のA/D変換器のスイッチ制
御に係るタイムチャートを示している。

図において、φはクロック信号であり、スイッチトキ
ャパシタ制御回路21に入力される基準信号である。

S/Hは、スイッチング素子S13の制御信号であり、アナ
ログ入力信号VINからクロック信号φ＝に同期して、
アナログ値Viを取り込む信号である。

SSは、S/H回路26のリセット信号であり、クロック信
号φ＝に同期して、アナログ値Viや循環アナログ値VO
のサンプリング状態を作る信号である。

SHは、S/H回路26のホールド信号であり、クロック信
号φ＝に同期して、アナログ値Viや循環アナログ値VO
と基準電圧VFS,VFS/2,VGAとの加減比較をするホールド
状態を作る信号である。

SCSは、各比較回路23〜25のスイッチング素子S1,S2,S
4,S5,S7,S9,S10の制御信号であり、クロック信号φ＝
に同期して立ち上がり、クロック信号φ＝２サイクル置
きに各比較回路23〜25をサンプリング状態にする信号で
ある。

SCHは、各比較回路23〜25のスイッチング素子S3,S6,S
8,S11の制御信号であり、クロック信号φ＝に同期し
て立ち上がり、クロック信号φ＝２サイクル置きに、各
比較回路23〜25をホールド状態にする信号である。

SSSは、変換セル回路22のスイッチング素子Ｓのサン
プリング信号であり、クロック信号φ＝に同期して、
変換セル回路22をサンプリング状態にする信号である。

SSHは、変換セル回路22のスイッチング素子Ｈのホー
ルド信号であり、クロック信号φ＝に同期して、変換
セル回路22をホールド状態にする信号である。

第４図は、本発明の実施例に係る変換判定レベルを説
明する図である。

図において、Ｌは変換判定レベルであり、基準電圧VF
SとVGAとの中央値に基準電圧VFS/2を設定することによ
り得られる。これは、アナログ入力信号VINより抽出さ
れたアナログ値Viに対して、３つの比較回路23〜25によ
り、変換レンジが４分割されたことになる。

このため、比較回路23は、アナログ値Viと基準電圧VF
Sとの関係Vi＞VFSの場合には、デジタル値SO「＋２」の
出力を分担する。また、比較回路24と比較出力回路27と
は、同様にアナログ値Viと基準電圧VFS,VFS/2との関係
が、VFS/2≦Vi＜VFSの場合には、デジタル値PO「＋１」
の出力を分担する。

さらに、アナログ値Viと基準電圧VFS/2,VGAとの関係
がVFS/2＜Vi≦VGAの場合には、デジタル値OO「０」の出
力を分担する。

また、比較回路25は、アナログ値Viと基準電圧VGAと
の関係がVi＜VGAの場合には、デジタル値NO「−１」の
出力を分担する。

表１は、アナログ値Viについて、変換セル回路22のス
イッチ素子の「ON/OFF」状態と比較回路27との関係を示
している。

なお、空欄は「OFF」状態を示している。

第５図（ａ）〜（ｅ）は、本発明の実施例のA/D変換
器の動作に係る補足説明図を示している。

図において、まずスイッチS13を「Ｓ」にして、アナ
ログ入力信号VINを抽出（サンプリング）し、アナログ
値Viを取り込む。この際、変換セル回路22のスイッチン
グ素子S,Z,1,4,6が「ON」し、充電用コンデンサC1〜C4
にアナログ値Viと基準電圧VFS,VGAに基づく電荷が注入
される。

また、各比較回路23〜25のスイッチング素子S1,S2,S
4,S5,S7,S9,S10,S12,S14が「ON」し、その充電用コンデ
ンサC5〜C8にアナログ値Viに基づく電荷が注入される。
さらに、S/H回路26のスイッチング素子S12が「ON」し
て、オペアンプOP2のオフセットが取り除かれる（同図
（ａ））。

次にスイッチS13を「Ｈ」にして、ホールド状態を作
る。ここで、変換セル回路22の入出力の関係は、入力電
圧Vi（アナログ値），出力電圧をVO（循環アナログ値）
とすると、 VO＝2ViA・VR（Ａは定数） …（１） ここで、VRは基準電圧であり、本発明の実施例では、VF
S/2,VFS,VGAである。Ａは、比較出力回路27の出力によ
りSO「＋２」,PO「＋１」,OO「０」,NO「−１」の４つ
の値をとる。この変換セル回路22の出力は、循環アナロ
グ値となって、再び変換セル回路22や比較回路23〜25に
入力される。この操作がｎ回繰り返される。このｎ回の
繰り返しを式で表現すると、第１サイクル目の変換セル
回路22の入力電圧Vi（ｉ），出力電圧VO（ｉ），比較出
力回路27の判定結果をAiとすると、 なる漸化式が得られる。

これにより、 となる。これをアナログ入力信号VINについて整理する
と、 となる。

なお、本発明の実施例では、比較出力回路27の判定結
果Aiについて、デジタル値SO「＋２」,PO「＋１」,OO
「０」,NO「−１」をそれぞれ出力することができる。

例えば、アナログ値Viと基準電圧VGAとの関係がVi＜V
GAの場合には、変換セル回路22のスイッチング素子Ｈと
７が「ON」し、また各比較回路23〜25のスイッチング素
子S3,S6,S8,S11,S15が「ON」して基準電圧VGA,VFSが入
力され、各充電用コンデンサC1〜C9に充電されていた電
荷が、電荷保存則に従って転送される。

これにより、デジタル値NO「−１」が出力される（同
図（ｂ））。

同様にして、アナログ値Viと基準電圧VGA,VFS/2との
関係がVGA≦Vi＜VFS/2の場合には、変換セル回路22のス
イッチング素子Ｈと３が「ON」して、基準電圧VGAが入
力され、かつ比較回路23〜25のスイッチング素子S3,S6,
S8,S11,S15が「ON」して、基準電圧VFS,VGAが入力さ
れ、各充電用コンデンサC2,C5〜C8に充電されていた電
荷が転送される。

これにより、デジタル値OO「０」が出力される（同図
（ｃ））。

さらに、アナログ値Viと基準電圧VFS/2,VFSとの関係
がVFS/2≦Vi＜VFSの場合には、変換セル回路22のスイッ
チング素子Ｈと２が「ON」して、基準電圧VFSが入力さ
れ、かつ各比較回路23〜25のスイッチング素子S3,S6,S
8,S11,S15がONして、基準電圧VFS,VGAが入力され、各充
電用コンデンサC2,C5〜C8に充電されていた電荷が転送
される。

これにより、デジタル値PO「＋１」が出力される（同
図（ｄ））。

また、アナログ値Viと基準電圧VFSとの関係がVi≧VFS
の場合には、変換セル回路22のスイッチング素子H,2及
び５が「ON」して、基準電圧VFSが入力され、かつ比較
回路23〜25のスイッチング素子S3,S6,S8,S11,S15がONし
て、基準電圧VFS,VGAが入力され、各充電用コンデンサC
2,C3,C5〜C8の電荷が転送される。

これにより、デジタル値SO「＋２」が出力される（同
図（ｅ））。

なお、デジタル出力,SO「＋２」,PO「＋１」,OO
「０」,NO「−１」を２進数に変換する方法は、３台の
シフトレジスタ等を用いて、１ビット毎に補正を行うこ
とにより得られる。例えば、比較出力回路27のデジタル
値SO「＋２」が0000,PO「＋１」が1101,NO「−１」が00
10の場合には、次式により、 ２×SO「＋２」 0000 PO「＋１」 1101 −） NO「−１」 0010 1011 となり、４値を２値に変換することができる。

このようにして、アナログ入力信号VINより抽出され
たアナログ値Viに対して、３つの比較回路23〜25により
変換レンジが４分割され、変換判定レベルＬは、基準電
圧VFSとVGAとの中央値、すなわち基準電圧VFS/2に設定
されている。

このため、比較回路23にデジタル値SO「＋２」の出力
を分担させ、比較回路24と比較出力回路27とにデジタル
値PO「＋１」とOO「０」の出力を分担させ、比較回路25
にデジタル値NO「−１」の出力を分担させることができ
る。

従って、変換判定レベル近傍で抽出されたアナログ値
Viについても、比較回路24と比較出力回路27とにより、
再現性良くデジタル値PO「＋１」、OO「０」に変換する
ことが可能となる。

また、変換セル回路22,比較回路23〜25の基準電圧VF
S,VFS/2,VGAについては、単一直流電源５〔Ｖ〕を使用
することができ、従来のような正負両電源を必要としな
い。

これにより、従来の比較器のオフセット電圧を原因と
するミスコードの影響を抑圧すること、及び単一電源で
当該A/D変換器を動作させることが可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、アナログ入力
信号を変換判定レベルを中心に再現性良くデジタル値に
変換することができる。

このため、比較器の精度に左右されることなく、単一
電源で動作する高分解能のA/D変換器を構成することが
可能となる。

これにより、アナログ／デジタル混在回路等の単一電
源で動作するマイクロコンピュータ周辺回路装置とし
て、当該A/D変換器を搭載することが可能となる。

【図面の簡単な説明】

第１図は、本発明のA/D変換器に係る原理図、 第２図は、本発明の実施例のA/D変換器に係る構成図、 第３図は、本発明の実施例のA/D変換器のスイッチ制御
に係るタイムチャート、 第４図は、本発明の実施例に係る変換判定レベルを説明
する図、 第５図（ａ）〜（ｅ）は、本発明の実施例のA/D変換器
の動作に係る補足説明図、 第６図（ａ），（ｂ）は、従来例のA/D変換器に係る説
明図である。 （符号の説明） 11……スイッチ制御手段、 12……変換手段、 13……第１の比較手段、 14……第２の比較手段、 15……第３の比較手段、 16……循環手段、 17……比較出力手段、 VIN……アナログ入力信号、 VO……循環アナログ値、 Vi……アナログ値、 CD1〜CD3……比較出力信号、 VFS,VFS/2,VGA……基準電圧、 SO「＋２」,PO「＋１」,OO「０」,NO「−１」……デジ
タル値、 φ……クロック信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】クロック信号（φ）に基づいて、アナログ
   入力信号（VIN）からアナログ値（Vi）を抽出し、かつ
   変換手段（12），第1,2,3の比較手段（13,14,15）及び
   循環手段（16）の入出力の制御をするスイッチ制御手段
   （11）と、 前記アナログ値（Vi）と、第1,2及び３の基準電圧（VF
   S,VFS/2,VGA）とを入力して、循環アナログ値（VO）の
   出力をする変換手段（12）と、 前記アナログ値（Vi）と、第１の基準電圧（VFS）とを
   入力して、第１の比較出力信号（CD1）を出力する第１
   の比較手段（13）と、 前記アナログ値（Vi）と、第1,3の基準電圧（VFS,VGA）
   とを入力して、第２の比較出力信号（CD2）を出力する
   第２の比較手段（14）と、 前記アナログ値（Vi）と、第３の基準電圧（VGA）とを
   入力して、第３の比較出力信号（CD3）を出力する第３
   の比較手段（15）と、 前記循環アナログ値（VO）を、変換手段（12）と、第1,
   2及び３の比較手段（13,14及び15）とに循環させる循環
   手段（16）と、 前記第1,2及び３の比較出力信号（CD1,CD2及びCD3）を
   入力して、４つのデジタル値（SO「＋２」,PO「＋１」,
   OO「０」,NO「−１」）を出力する比較出力手段（17）
   とを具備し、 前記変換手段（12）の変換判定レベルを第１の基準電圧
   （VFS）と、第３の基準電圧（VGA）との間に設定するこ
   とを特徴とするA/D変換器。