JP2712434B2 - 電荷蓄積転送型の光電変換装置 - Google Patents
電荷蓄積転送型の光電変換装置Info
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Landscapes
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は対数圧縮機能を備える電荷蓄積転送型の光電
変換装置に関するものであり、露出寛容度の大きい画像
入力装置として特に適するものである。
変換装置に関するものであり、露出寛容度の大きい画像
入力装置として特に適するものである。
［従来の技術］ 従来、特開昭62−81183号公報には、電荷蓄積型の光
電変換装置において、蓄積電荷の排出ゲートに印加され
るポテンシャルを段階的に切り換えることにより、疑似
的に非線形の光電変換を行うことが提案されている。
電変換装置において、蓄積電荷の排出ゲートに印加され
るポテンシャルを段階的に切り換えることにより、疑似
的に非線形の光電変換を行うことが提案されている。
また、特公昭50−28038号公報には、受光素子と第１
及び第２のPN接合及びコンデンサを用いて、光電流の積
分値の対数を電圧として出力する対数積分回路が提案さ
れている。
及び第２のPN接合及びコンデンサを用いて、光電流の積
分値の対数を電圧として出力する対数積分回路が提案さ
れている。
［発明が解決しようとする課題］ 一般に、電荷蓄積型の光電変換装置は、高輝度時には
電荷蓄積時間を短くすることにより出力の飽和を防止
し、低輝度時には電荷蓄積時間を長くすることにより感
度低下を防止している。しかしながら、高精細な画像を
得るために画素数を飛躍的に増加させると、ハイライト
部を撮像する画素群に適する電荷蓄積時間とシャドウ部
を撮像する画素群に適する電荷蓄積時間とが顕著に相違
することが起こり得る。このような場合、ハイライト部
について適正露出が得られるように電荷蓄積時間を制御
するとシャドウ部の画像情報が得られず、シャドウ部に
ついて適正露出が得られるように電荷蓄積時間を制御す
るとハイライト部の画像情報が得られないということに
なる。したがって、電荷蓄積型の光電変換装置にあって
は、画素数が多くなると電荷蓄積時間の制御だけでは画
素間の輝度差に対応することができなくなる。そこで、
例えば特公昭50−28038号公報に開示されているような
対数積分回路を１画素毎に内蔵して、１画素毎のダイナ
ミックレンジを広くすることが有効であると考えられ
る。しかしながら、前記公報に開示された対数積分回路
にあっては、コンデンサを必要とし、コンデンサの製造
工程が必要となるため、歩留まりの低下を招くという問
題があり、また、コンデンサの占有面積を１画素毎に確
保する必要があるので、開口率が低下するという問題が
あった。
電荷蓄積時間を短くすることにより出力の飽和を防止
し、低輝度時には電荷蓄積時間を長くすることにより感
度低下を防止している。しかしながら、高精細な画像を
得るために画素数を飛躍的に増加させると、ハイライト
部を撮像する画素群に適する電荷蓄積時間とシャドウ部
を撮像する画素群に適する電荷蓄積時間とが顕著に相違
することが起こり得る。このような場合、ハイライト部
について適正露出が得られるように電荷蓄積時間を制御
するとシャドウ部の画像情報が得られず、シャドウ部に
ついて適正露出が得られるように電荷蓄積時間を制御す
るとハイライト部の画像情報が得られないということに
なる。したがって、電荷蓄積型の光電変換装置にあって
は、画素数が多くなると電荷蓄積時間の制御だけでは画
素間の輝度差に対応することができなくなる。そこで、
例えば特公昭50−28038号公報に開示されているような
対数積分回路を１画素毎に内蔵して、１画素毎のダイナ
ミックレンジを広くすることが有効であると考えられ
る。しかしながら、前記公報に開示された対数積分回路
にあっては、コンデンサを必要とし、コンデンサの製造
工程が必要となるため、歩留まりの低下を招くという問
題があり、また、コンデンサの占有面積を１画素毎に確
保する必要があるので、開口率が低下するという問題が
あった。
ところで、電荷蓄積型の光電変換装置は、電荷情報の
一時記憶及び読み出しのために、電荷結合素子と組み合
わせて使用されることが多い。したがって、電荷結合素
子における電荷蓄積部の容量成分を対数積分回路のコン
デンサとして使用すれば、構造を簡単化できると考えら
れる。
一時記憶及び読み出しのために、電荷結合素子と組み合
わせて使用されることが多い。したがって、電荷結合素
子における電荷蓄積部の容量成分を対数積分回路のコン
デンサとして使用すれば、構造を簡単化できると考えら
れる。
本発明はこのような知見に基づいてなされたものであ
り、その目的とするところは、対数圧縮機能を有する電
荷蓄積転送型の光電変換装置の構造を簡単化することに
ある。
り、その目的とするところは、対数圧縮機能を有する電
荷蓄積転送型の光電変換装置の構造を簡単化することに
ある。
［課題を解決するための手段］ 本発明に係る電荷蓄積転送型の光電変換装置にあって
は、上記の課題を解決するために、第１図に示すよう
に、受光光量に応じた光電流IPDを発生する受光素子PD
と、前記受光素子PDに電気的に接続されて光電流IPDを
分流する第１及び第２のPN接合D1,D2と、第２のPN接合D
2を介して第１のPN接合D1に並列的に接続されるコンデ
ンサＣとからなる対数圧縮型の光電変換素子を備え、こ
の光電変換素子の出力に応じた電荷を蓄積転送する電荷
結合素子を前記光電変換素子と共に同一の半導体基板上
に集積して、前記電荷結合素子における電荷蓄積部の容
量成分にて前記コンデンサＣを構成したものである。
は、上記の課題を解決するために、第１図に示すよう
に、受光光量に応じた光電流IPDを発生する受光素子PD
と、前記受光素子PDに電気的に接続されて光電流IPDを
分流する第１及び第２のPN接合D1,D2と、第２のPN接合D
2を介して第１のPN接合D1に並列的に接続されるコンデ
ンサＣとからなる対数圧縮型の光電変換素子を備え、こ
の光電変換素子の出力に応じた電荷を蓄積転送する電荷
結合素子を前記光電変換素子と共に同一の半導体基板上
に集積して、前記電荷結合素子における電荷蓄積部の容
量成分にて前記コンデンサＣを構成したものである。
特に、第８図に示すように、垂直方向電荷結合素子の
N-型埋め込みチャンネル層71とP-型ウェル領域70の接合
容量、及びN+型領域65とその上に絶縁層を介して形成さ
れた蓄積電極72とのMOS容量の合成容量でコンデンサＣ
を実現すれば、電荷結合素子の構成を複雑化することな
く、光電変換素子の構成のみを簡単化できる。
N-型埋め込みチャンネル層71とP-型ウェル領域70の接合
容量、及びN+型領域65とその上に絶縁層を介して形成さ
れた蓄積電極72とのMOS容量の合成容量でコンデンサＣ
を実現すれば、電荷結合素子の構成を複雑化することな
く、光電変換素子の構成のみを簡単化できる。
［作用］ 以下、第１図に示す対数積分回路の作用を説明する。
一般に、ダイオードにおいては、 Ｉ＝A0｛exp（qV/kT）−１｝ … なる式が成り立つ。ここで、Ｉはダイオードを流れる電
流、Ｖはダイオードの電圧、ｑは電気素量、ｋはボルツ
マン定数、Ｔは絶対温度、A0は定数である。今、exp（q
V/kT）≫１とすると、式は Ｉ＝A0exp（qV/kT） ＝A0exp（B0V） … となる。ただし、B0＝q/kTとする。式の両辺の自然対
数をとると、 lnI＝lnA0＋B0V ∴Ｖ＝（1/B0）lnI−（1/B0）lnA0 … となる。図において、IPDを受光素子PDの発生する光電
流、I1をダイオードD1の電流、V1をダイオードD1の電
圧、I2をダイオードD2の電流、V2をダイオードD2の電
圧、VcをコンデンサＣの電圧、Vsigを本対数積分回路の
出力電圧、ＣをコンデンサＣの容量、QcをコンデンサＣ
の電荷量、Ｑを全回路に供給される電荷量、VD1をダイ
オードD1に接続された電源電圧、VD2をダイオードD2に
接続された電源電圧とすると、 IPD＝I1＋I2 … V1＋VD1＝V2＋Vsig ＝V2＋Vc＋VD2 … V1＝（1/B0）lnI1−（1/B0）lnA0 … V2＝（1/B0）lnI2−（1/B0）lnA0 … Qc＝∫I2dt＝CVc … Ｑ＝∫IPDdt … なる式が成り立つ。
一般に、ダイオードにおいては、 Ｉ＝A0｛exp（qV/kT）−１｝ … なる式が成り立つ。ここで、Ｉはダイオードを流れる電
流、Ｖはダイオードの電圧、ｑは電気素量、ｋはボルツ
マン定数、Ｔは絶対温度、A0は定数である。今、exp（q
V/kT）≫１とすると、式は Ｉ＝A0exp（qV/kT） ＝A0exp（B0V） … となる。ただし、B0＝q/kTとする。式の両辺の自然対
数をとると、 lnI＝lnA0＋B0V ∴Ｖ＝（1/B0）lnI−（1/B0）lnA0 … となる。図において、IPDを受光素子PDの発生する光電
流、I1をダイオードD1の電流、V1をダイオードD1の電
圧、I2をダイオードD2の電流、V2をダイオードD2の電
圧、VcをコンデンサＣの電圧、Vsigを本対数積分回路の
出力電圧、ＣをコンデンサＣの容量、QcをコンデンサＣ
の電荷量、Ｑを全回路に供給される電荷量、VD1をダイ
オードD1に接続された電源電圧、VD2をダイオードD2に
接続された電源電圧とすると、 IPD＝I1＋I2 … V1＋VD1＝V2＋Vsig ＝V2＋Vc＋VD2 … V1＝（1/B0）lnI1−（1/B0）lnA0 … V2＝（1/B0）lnI2−（1/B0）lnA0 … Qc＝∫I2dt＝CVc … Ｑ＝∫IPDdt … なる式が成り立つ。
式，式を式に代入して、 （1/B0）lnI1−（1/B0）lnA0＋VD1 ＝（1/B0）lnI2−（1/B0）lnA0＋Vc＋VD2 ∴Vc＝（1/B0）lnI1−（1/B0）lnI2 ＋（VD1−VD2） ＝（1/B0）ln（I1/I2）＋（VD1−VD2） … 式よりI1＝IPD−I2を式に代入して、 Vc＝（1/B0）ln｛（IPD−I2）/I2｝ ＋（VD1−VD2） … 式，式より I2＝ｄ（CVc）/dt IPD＝dQ/dt 式に代入すると、 exp（B0Vc）・exp（B0VD2）/exp（B0VD1）＋１ ＝dQ/d（CVc） 両辺を積分すると、 ∫｛exp（B0Vc）・exp（B0VD2）/exp（B0VD1） ＋１｝ｄ（CVc）＝∫dQ＋Ｄ ∴（C/B0）exp（B0Vc）・exp（B0VD2）/exp（B0 VD1）＋CVc＝Ｑ＋Ｄ となる。ただし、Ｄは積分定数である。
これを式に代入して、 （C/B0）exp（B0Vc）・exp（B0VD2）/exp（B0 VD1）＋CVc−Ｄ＝∫IPDdt … CVc−Ｄが殆ど０になるようにコンデンサＣの容量Ｃ
を選ぶことができるので、式は （C/B0）exp（B0Vc）・exp（B0VD2）/exp（B0 VD1）≒∫IPDdt exp（B0Vc）≒exp（B0VD1）/exp（B0VD2） ×（B0/C）∫IPDdt ∴Vc≒（1/B0）ln｛exp（B0VD1）/exp（B0VD2） ×（B0/C）∫IPDdt｝ ＝（1/B0）ln∫IPDdt ＋（1/B0）ln（B0/C） ＋（1/B0）（B0VD1−B0VD2） ＝（1/B0）ln∫IPDdt ＋（1/B0）ln（B0/C）＋VD1−VD2 ∴Vsig＝Vc＋VD2 ＝（1/B0）ln∫IPDdt ＋（1/B0）ln（B0/C）＋VD1 となり、Vsigとしてln∫IPDdtに比例する電圧信号が得
られる。
を選ぶことができるので、式は （C/B0）exp（B0Vc）・exp（B0VD2）/exp（B0 VD1）≒∫IPDdt exp（B0Vc）≒exp（B0VD1）/exp（B0VD2） ×（B0/C）∫IPDdt ∴Vc≒（1/B0）ln｛exp（B0VD1）/exp（B0VD2） ×（B0/C）∫IPDdt｝ ＝（1/B0）ln∫IPDdt ＋（1/B0）ln（B0/C） ＋（1/B0）（B0VD1−B0VD2） ＝（1/B0）ln∫IPDdt ＋（1/B0）ln（B0/C）＋VD1−VD2 ∴Vsig＝Vc＋VD2 ＝（1/B0）ln∫IPDdt ＋（1/B0）ln（B0/C）＋VD1 となり、Vsigとしてln∫IPDdtに比例する電圧信号が得
られる。
このような対数圧縮部LGを受光素子PDと共に各画素毎
に備えれば、受光光量が大きく光電流IPDが大きくなっ
ても電圧信号Vsigは余り大きくならず、出力が飽和する
ことはない。反対に、受光光量が小さく光電流IPDが小
さくなっても電圧信号Vsigは余り小さくならず、常に適
正なレベルの電圧信号Vsigを得ることができるものであ
る。
に備えれば、受光光量が大きく光電流IPDが大きくなっ
ても電圧信号Vsigは余り大きくならず、出力が飽和する
ことはない。反対に、受光光量が小さく光電流IPDが小
さくなっても電圧信号Vsigは余り小さくならず、常に適
正なレベルの電圧信号Vsigを得ることができるものであ
る。
［実施例］ 以下、本発明の実施例について説明する。
第２図は本発明の光電変換装置を用いた画像入力装置
の全体構成を示すブロック図である。この装置は、光学
像を電気信号に変換して記憶する画像入力部１、その電
気信号に所望の処理を加えて出力する画像処理部２、前
記出力を顕画像に変換する画像再生部３から成る。
の全体構成を示すブロック図である。この装置は、光学
像を電気信号に変換して記憶する画像入力部１、その電
気信号に所望の処理を加えて出力する画像処理部２、前
記出力を顕画像に変換する画像再生部３から成る。
以下、各部の構成について説明する。
画像入力部１は、被写体像を結像させるための光学系
10、結像された被写体像を対数圧縮された電気信号に変
換して一時的に記憶するラインタイプのイメージセンサ
ー11、イメージセンサー11又は被写体像を走査するスキ
ャン部12、イメージセンサー11の駆動回路13、イメージ
センサー11又は被写体像の走査位置を検出する位置検出
部14、イメージセンサー11から出力されるアナログ信号
をデジタル信号に変換するA/D変換部15、そのデジタル
信号の冗長度を低減する情報圧縮部16、情報圧縮された
デジタル信号を記憶する記憶部17、全体の動作を制御す
るCPU18、電源スイッチやレリーズスイッチ等を含む操
作部19、及び各部に動作電源電圧を供給する電源部20か
ら成る。
10、結像された被写体像を対数圧縮された電気信号に変
換して一時的に記憶するラインタイプのイメージセンサ
ー11、イメージセンサー11又は被写体像を走査するスキ
ャン部12、イメージセンサー11の駆動回路13、イメージ
センサー11又は被写体像の走査位置を検出する位置検出
部14、イメージセンサー11から出力されるアナログ信号
をデジタル信号に変換するA/D変換部15、そのデジタル
信号の冗長度を低減する情報圧縮部16、情報圧縮された
デジタル信号を記憶する記憶部17、全体の動作を制御す
るCPU18、電源スイッチやレリーズスイッチ等を含む操
作部19、及び各部に動作電源電圧を供給する電源部20か
ら成る。
画像処理部２は、画像入力部１からの電気信号を一時
的に記憶するバッファメモリー21、その電気信号に所望
の処理を加える画像処理部22、画像処理された電気信号
を所定のフォーマットに変換するインターフェイス23か
ら成る。
的に記憶するバッファメモリー21、その電気信号に所望
の処理を加える画像処理部22、画像処理された電気信号
を所定のフォーマットに変換するインターフェイス23か
ら成る。
画像再生部３は、プリンター31、ディスプレイ32等か
ら成る。
ら成る。
次に、この装置の動作について説明する。操作部19の
電源スイッチがONされると、各部に電源が供給される。
この状態でレリーズスイッチをONすると、CPU18からの
指令に基づき、スキャン部12、駆動回路13、位置検出部
14が同期して動作し、イメージセンサー11又は被写体像
のスキャンが開始される。スキャンの間、光学系10によ
りイメージセンサー11に結像された被写体像は次々とイ
メージセンサー11における光電変換素子群に入射し、Ｒ
（赤色光）、Ｇ（緑色光）、Ｂ（青色光）の各カラーフ
ィルターで３原色に分解され、それぞれの光の強さに応
じた電気信号が対数圧縮されてイメージセンサー11にお
ける電荷結合素子部に送られ、一時的にメモリーされ
る。スキャンが終了すると、CPU18からの指令により、
一時的にメモリーされていた情報が電荷結合素子部から
順次読み出され、A/D変換部15によりデジタル信号に変
換される。そして、これらのデジタル信号は情報圧縮部
16に送られ、元のデータ容量の1/10〜1/1000に圧縮され
た後、記憶部17に記録される。この記憶部17としてはE2
PROMのような不揮発性のメモリーを用いても良いし、ま
た、DRAMやSRAMのような揮発性のメモリーにバックアッ
プ電源を付加して用いても良い。なお、位置検出部14は
イメージセンサー11のどの部分をスキャンしているかを
リアルタイムにモニターするためのものであり、その詳
細な構成については後述する。
電源スイッチがONされると、各部に電源が供給される。
この状態でレリーズスイッチをONすると、CPU18からの
指令に基づき、スキャン部12、駆動回路13、位置検出部
14が同期して動作し、イメージセンサー11又は被写体像
のスキャンが開始される。スキャンの間、光学系10によ
りイメージセンサー11に結像された被写体像は次々とイ
メージセンサー11における光電変換素子群に入射し、Ｒ
（赤色光）、Ｇ（緑色光）、Ｂ（青色光）の各カラーフ
ィルターで３原色に分解され、それぞれの光の強さに応
じた電気信号が対数圧縮されてイメージセンサー11にお
ける電荷結合素子部に送られ、一時的にメモリーされ
る。スキャンが終了すると、CPU18からの指令により、
一時的にメモリーされていた情報が電荷結合素子部から
順次読み出され、A/D変換部15によりデジタル信号に変
換される。そして、これらのデジタル信号は情報圧縮部
16に送られ、元のデータ容量の1/10〜1/1000に圧縮され
た後、記憶部17に記録される。この記憶部17としてはE2
PROMのような不揮発性のメモリーを用いても良いし、ま
た、DRAMやSRAMのような揮発性のメモリーにバックアッ
プ電源を付加して用いても良い。なお、位置検出部14は
イメージセンサー11のどの部分をスキャンしているかを
リアルタイムにモニターするためのものであり、その詳
細な構成については後述する。
第３図及び第４図は前記画像入力部１の構成例であ
る。図中、CN1,CN2はコネクタ、40はイメージセンサー1
1を封止するパッケージ、41は第１の保護層、42は赤外
線カットフィルター、43は第２の保護層、50はLED（発
光ダイオード）やLD（半導体レーザー）等の発光素子、
51は絞り、52は投光光学系、９はシャッター、120はス
キャン用の透明板である。パッケージ40としては、例え
ばPGA（Pin Grid Array）等が使用できる。保護層は通
常の固体撮像装置においては、第１の保護層41の１層だ
けであるが、本実施例では更に第２の保護層43を設けて
いる。第１の保護層41は結像面に近いので、その上に埃
が付着すると直ちにノイズとなってしまうが、第２の保
護層43はアフォーカル系に位置しているので、その上に
埃が付着しても結像面のイメージセンサー11上では目立
たなくなる。赤外線カットフィルター42は、図示した位
置でなくとも、被写体とイメージセンサー11の間に存在
すれば良い。赤外線カットフィルター42を設ける理由
は、イメージセンサー11を構成するシリコンフォトダイ
オードが赤外線に対して感度を有し、このシリコンフォ
トダイオード上に配される各色のカラーフィルターが赤
外線を透過する性質を有しているからである。また、紫
外線カットフィルターを取り付けるとより望ましい。と
いうのは、カラー固体撮像装置は、入射光をＲ（赤色
光）、Ｇ（緑色光）、Ｂ（青色光）又はＣ（シアン）、
Ｍ（マゼンタ）、Ｙ（イエロー）の３原色に分解するた
めに、通常、有機の染料や顔料を分散させたカラーフィ
ルターを用いており、紫外線が当たるとカラーフィルタ
ーが退色して色ズレを起こしてしまうので、それを防ぐ
ためである。シャッター９も同様の意味で取り付けられ
ている。つまり、イメージセンサー11は電気的に電荷蓄
積時間を制御できるので、その露光時間は電気的に制御
可能であるが、露光の必要がないときにはシャッター９
を閉じておくことにより、イメージセンサー11における
カラーフィルターの劣化を防止できるものである。もち
ろん、シャッター９や紫外線カットフィルターは無くて
も動作には影響しない。
る。図中、CN1,CN2はコネクタ、40はイメージセンサー1
1を封止するパッケージ、41は第１の保護層、42は赤外
線カットフィルター、43は第２の保護層、50はLED（発
光ダイオード）やLD（半導体レーザー）等の発光素子、
51は絞り、52は投光光学系、９はシャッター、120はス
キャン用の透明板である。パッケージ40としては、例え
ばPGA（Pin Grid Array）等が使用できる。保護層は通
常の固体撮像装置においては、第１の保護層41の１層だ
けであるが、本実施例では更に第２の保護層43を設けて
いる。第１の保護層41は結像面に近いので、その上に埃
が付着すると直ちにノイズとなってしまうが、第２の保
護層43はアフォーカル系に位置しているので、その上に
埃が付着しても結像面のイメージセンサー11上では目立
たなくなる。赤外線カットフィルター42は、図示した位
置でなくとも、被写体とイメージセンサー11の間に存在
すれば良い。赤外線カットフィルター42を設ける理由
は、イメージセンサー11を構成するシリコンフォトダイ
オードが赤外線に対して感度を有し、このシリコンフォ
トダイオード上に配される各色のカラーフィルターが赤
外線を透過する性質を有しているからである。また、紫
外線カットフィルターを取り付けるとより望ましい。と
いうのは、カラー固体撮像装置は、入射光をＲ（赤色
光）、Ｇ（緑色光）、Ｂ（青色光）又はＣ（シアン）、
Ｍ（マゼンタ）、Ｙ（イエロー）の３原色に分解するた
めに、通常、有機の染料や顔料を分散させたカラーフィ
ルターを用いており、紫外線が当たるとカラーフィルタ
ーが退色して色ズレを起こしてしまうので、それを防ぐ
ためである。シャッター９も同様の意味で取り付けられ
ている。つまり、イメージセンサー11は電気的に電荷蓄
積時間を制御できるので、その露光時間は電気的に制御
可能であるが、露光の必要がないときにはシャッター９
を閉じておくことにより、イメージセンサー11における
カラーフィルターの劣化を防止できるものである。もち
ろん、シャッター９や紫外線カットフィルターは無くて
も動作には影響しない。
発光素子50、絞り51、投光光学系52は後述する位置検
出のためのモニター光をイメージセンサー11の所定の位
置に照射するのに用いる。第３図はイメージセンサー11
を動かしてスキャンする方式を示しており、第４図は被
写体像を動かしてスキャンする方式を示している。イメ
ージセンサー11を動かす方式としては、マグネットとコ
イルを用いて磁気的に動かす方式、バネ等を用いて機械
的に動かす方式、ステッピングモータを用いて電動駆動
する方式など、種々の方式を適宜採用することができ
る。また、被写体像を動かす方式としては、第４図に示
すように、光学系10とイメージセンサー11の間に透明板
120を介在させて、それをステッピングモータで回転さ
せる方式、結像用のレンズやミラー等の光学系10を動か
す方式などが考えられる。勿論、スキャンの方式はここ
に例示した方式だけに限定されるものではなく、同様の
効果が得られるならば他の方式を用いても良い。
出のためのモニター光をイメージセンサー11の所定の位
置に照射するのに用いる。第３図はイメージセンサー11
を動かしてスキャンする方式を示しており、第４図は被
写体像を動かしてスキャンする方式を示している。イメ
ージセンサー11を動かす方式としては、マグネットとコ
イルを用いて磁気的に動かす方式、バネ等を用いて機械
的に動かす方式、ステッピングモータを用いて電動駆動
する方式など、種々の方式を適宜採用することができ
る。また、被写体像を動かす方式としては、第４図に示
すように、光学系10とイメージセンサー11の間に透明板
120を介在させて、それをステッピングモータで回転さ
せる方式、結像用のレンズやミラー等の光学系10を動か
す方式などが考えられる。勿論、スキャンの方式はここ
に例示した方式だけに限定されるものではなく、同様の
効果が得られるならば他の方式を用いても良い。
第５図はイメージセンサー11の全体構成を示す図であ
る。図中、53は位置検出のための素子群、Ｒ（Ｎ）はＲ
（赤色光）成分に感度を有するＮ番目の光電変換素子
群、Ｇ（Ｎ）はＧ（緑色光）成分に感度を有するＮ番目
の光電変換素子群、Ｂ（Ｎ）はＢ（青色光）成分に感度
を有するＮ番目の光電変換素子群、Ｖ（Ｎ）はＮ番目の
垂直方向電荷結合素子群、Ｈ（Ｎ）はＮ番目の水平方向
電荷結合素子、OP（Ｎ）はＮ番目の出力信号を表す。本
実施例においては、各色の光電変換素子群Ｒ（Ｎ）、Ｇ
（Ｎ）、Ｂ（Ｎ）、垂直方向電荷結合素子群Ｖ（Ｎ）、
水平方向電荷結合素子Ｈ（Ｎ）が１つのブロックを形成
しており、Ｎ個のブロックで１つのイメージセンサー11
を形成している。このように構成することにより、第５
図に示すように、スキャンする範囲は光電変換部Ｒ
（１）とＲ（２）の間隔Ｄのみで済み、スキャン時間が
短くて済むという利点がある。つまり、垂直方向の必要
画素数をＭとすると、スキャンする画素数はＧ＝M/Nで
良い。例えば、Ｍ＝4000、Ｎ＝40とすると、Ｇ＝M/N＝1
00画素分だけスキャンすれば良いことになる。また、２
次元タイプのイメージセンサーを構成するのに比べる
と、光電変換素子群の画素数は（1/N）で済む。したが
って、イメージセンサー11を製造する際に光電変換素子
群に欠陥が生じる確率は大幅に減少し、歩留まりは飛躍
的に改善されるものである。
る。図中、53は位置検出のための素子群、Ｒ（Ｎ）はＲ
（赤色光）成分に感度を有するＮ番目の光電変換素子
群、Ｇ（Ｎ）はＧ（緑色光）成分に感度を有するＮ番目
の光電変換素子群、Ｂ（Ｎ）はＢ（青色光）成分に感度
を有するＮ番目の光電変換素子群、Ｖ（Ｎ）はＮ番目の
垂直方向電荷結合素子群、Ｈ（Ｎ）はＮ番目の水平方向
電荷結合素子、OP（Ｎ）はＮ番目の出力信号を表す。本
実施例においては、各色の光電変換素子群Ｒ（Ｎ）、Ｇ
（Ｎ）、Ｂ（Ｎ）、垂直方向電荷結合素子群Ｖ（Ｎ）、
水平方向電荷結合素子Ｈ（Ｎ）が１つのブロックを形成
しており、Ｎ個のブロックで１つのイメージセンサー11
を形成している。このように構成することにより、第５
図に示すように、スキャンする範囲は光電変換部Ｒ
（１）とＲ（２）の間隔Ｄのみで済み、スキャン時間が
短くて済むという利点がある。つまり、垂直方向の必要
画素数をＭとすると、スキャンする画素数はＧ＝M/Nで
良い。例えば、Ｍ＝4000、Ｎ＝40とすると、Ｇ＝M/N＝1
00画素分だけスキャンすれば良いことになる。また、２
次元タイプのイメージセンサーを構成するのに比べる
と、光電変換素子群の画素数は（1/N）で済む。したが
って、イメージセンサー11を製造する際に光電変換素子
群に欠陥が生じる確率は大幅に減少し、歩留まりは飛躍
的に改善されるものである。
このイメージセンサー11の詳細な構成について第６図
（ａ）を用いて更に説明する。イメージセンサー11にお
けるＲ（赤色光）成分に対する第１の光電変換素子群Ｒ
（１）は、赤色光のカラーフィルターFR、カラーフィル
ターFRの長手方向に沿って配列された複数個の受光素子
PDR、各受光素子PDRに対応して設けられた複数個の対数
圧縮部LGRよりなる。Ｇ（緑色光）成分に対する光電変
換素子群Ｇ（１）や、Ｂ（青色光）成分に対する光電変
換素子群Ｂ（１）も同様の構成を有している。イメージ
センサー11に被写体像の光が入射すると、各カラーフィ
ルターFR,FG,FBの分光透過率に応じて特定の波長範囲の
光だけが透過して、各受光素子PDR,PDG,PDBに入射し、
その入射光量に比例した光電流が発生し、各対数圧縮部
LGR,LGG,LGBにおいて対数圧縮されて、電荷信号QR,QG,Q
Bとして垂直方向電荷結合素子群Ｖ（１）に入力され、
一時保持される。次の１ライン分の光電変換が終了する
と、垂直方向電荷結合素子群Ｖ（１）に保持されている
電荷は一段転送され、新たな信号が前の部分に転送され
る。このように、次々と光学像が電荷量に変換されて垂
直方向電荷結合素子群Ｖ（１）に注入され転送される。
そして、必要な回数の光電変換が終了すると、すなわち
スキャンが終了すると、垂直方向電荷結合素子群Ｖ
（１）に一時的に保持されている画像情報は１ライン分
ずつ水平方向電荷結合素子Ｈ（１）に転送されて、１画
素ずつ順次読み出されるものである。
（ａ）を用いて更に説明する。イメージセンサー11にお
けるＲ（赤色光）成分に対する第１の光電変換素子群Ｒ
（１）は、赤色光のカラーフィルターFR、カラーフィル
ターFRの長手方向に沿って配列された複数個の受光素子
PDR、各受光素子PDRに対応して設けられた複数個の対数
圧縮部LGRよりなる。Ｇ（緑色光）成分に対する光電変
換素子群Ｇ（１）や、Ｂ（青色光）成分に対する光電変
換素子群Ｂ（１）も同様の構成を有している。イメージ
センサー11に被写体像の光が入射すると、各カラーフィ
ルターFR,FG,FBの分光透過率に応じて特定の波長範囲の
光だけが透過して、各受光素子PDR,PDG,PDBに入射し、
その入射光量に比例した光電流が発生し、各対数圧縮部
LGR,LGG,LGBにおいて対数圧縮されて、電荷信号QR,QG,Q
Bとして垂直方向電荷結合素子群Ｖ（１）に入力され、
一時保持される。次の１ライン分の光電変換が終了する
と、垂直方向電荷結合素子群Ｖ（１）に保持されている
電荷は一段転送され、新たな信号が前の部分に転送され
る。このように、次々と光学像が電荷量に変換されて垂
直方向電荷結合素子群Ｖ（１）に注入され転送される。
そして、必要な回数の光電変換が終了すると、すなわち
スキャンが終了すると、垂直方向電荷結合素子群Ｖ
（１）に一時的に保持されている画像情報は１ライン分
ずつ水平方向電荷結合素子Ｈ（１）に転送されて、１画
素ずつ順次読み出されるものである。
このように、このイメージセンサー11は高速で撮影し
た被写体像の情報を垂直方向電荷結合素子Ｖ（１）にア
ナログ的に一時記憶しておき、撮影終了後に読み出すよ
うに構成したので、高速で撮影した被写体像の情報を、
比較的遅いクロックで読み出すことができる。
た被写体像の情報を垂直方向電荷結合素子Ｖ（１）にア
ナログ的に一時記憶しておき、撮影終了後に読み出すよ
うに構成したので、高速で撮影した被写体像の情報を、
比較的遅いクロックで読み出すことができる。
以上の構成及び動作は、第１番目の光電変換素子群Ｒ
（１）、Ｇ（１）、Ｂ（１）、垂直方向電荷結合素子群
Ｖ（１）、水平方向電荷結合素子Ｈ（１）よりなる第１
番目のブロックについてのみ説明したが、第２番目乃至
第Ｎ番目のブロックについても同様に構成され、同様に
動作するものである。
（１）、Ｇ（１）、Ｂ（１）、垂直方向電荷結合素子群
Ｖ（１）、水平方向電荷結合素子Ｈ（１）よりなる第１
番目のブロックについてのみ説明したが、第２番目乃至
第Ｎ番目のブロックについても同様に構成され、同様に
動作するものである。
次に、読み出したアナログ信号の処理であるが、第２
図に示し説明したように、まずA/D変換部15によりデジ
タル信号に変換し、情報圧縮部16により情報圧縮した
後、記憶部17に記憶するものである。第５図に示すイメ
ージセンサー11においては、撮像面をＮ個のブロックに
分けているので、Ｎ個の出力信号OP（１）〜OP（Ｎ）が
並行して出てくる。これを処理する方式としては、例え
ば、Ｎ個のA/D変換部151〜15Nを用いて並列的にＮ個のA
/D変換を行い、情報圧縮もＮ個の情報圧縮部161〜16Nを
用いて並列的に行い、Ｎ個の記憶部171〜17Nに並列的に
記憶させるパラレル方式を用いれば比較的高速な読み出
しが可能となる。また、イメージセンサー11からのアナ
ログ信号出力線は１本にまとめて、水平方向電荷結合素
子Ｈ（１）〜Ｈ（Ｎ）への転送クロックφＨ及び垂直方
向電荷結合素子群Ｖ（１）〜Ｖ（Ｎ）への転送クロック
φｖの切換回路を付加して、１つのA/D変換部15でアナ
ログ信号を順次A/D変換し、１つの情報圧縮部16で順次
情報圧縮して、１つの記憶部17に記憶させるシリアル方
式を用いればイメージセンサー11の端子数を少なくでき
る。後者のシリアル方式を採用する場合には、１つのブ
ロックを全部読み出してから次のブロックの読み出しに
移る方式や、１つのラインの読み出しが終わったら、次
のブロックに移ってまた１ラインだけ読み出す方式など
を適宜用いることができる。もちろん、これらの方式に
限定されるわけではない。
図に示し説明したように、まずA/D変換部15によりデジ
タル信号に変換し、情報圧縮部16により情報圧縮した
後、記憶部17に記憶するものである。第５図に示すイメ
ージセンサー11においては、撮像面をＮ個のブロックに
分けているので、Ｎ個の出力信号OP（１）〜OP（Ｎ）が
並行して出てくる。これを処理する方式としては、例え
ば、Ｎ個のA/D変換部151〜15Nを用いて並列的にＮ個のA
/D変換を行い、情報圧縮もＮ個の情報圧縮部161〜16Nを
用いて並列的に行い、Ｎ個の記憶部171〜17Nに並列的に
記憶させるパラレル方式を用いれば比較的高速な読み出
しが可能となる。また、イメージセンサー11からのアナ
ログ信号出力線は１本にまとめて、水平方向電荷結合素
子Ｈ（１）〜Ｈ（Ｎ）への転送クロックφＨ及び垂直方
向電荷結合素子群Ｖ（１）〜Ｖ（Ｎ）への転送クロック
φｖの切換回路を付加して、１つのA/D変換部15でアナ
ログ信号を順次A/D変換し、１つの情報圧縮部16で順次
情報圧縮して、１つの記憶部17に記憶させるシリアル方
式を用いればイメージセンサー11の端子数を少なくでき
る。後者のシリアル方式を採用する場合には、１つのブ
ロックを全部読み出してから次のブロックの読み出しに
移る方式や、１つのラインの読み出しが終わったら、次
のブロックに移ってまた１ラインだけ読み出す方式など
を適宜用いることができる。もちろん、これらの方式に
限定されるわけではない。
第６図（ａ）において、53a,53b,53c,…はスキャン位
置検出用の受光素子群である。各受光素子PDR,PDG,PDB
の幅をd1、各対数圧縮部LGR,LGG,LGBの幅をd2とする
と、d2＝ｎ×d1（ｎは自然数）としておくことが望まし
い。本実施例ではｎ＝１、つまり１画素のサイズがd1×
d1となっている。また、位置検出用の受光素子53a,53b,
53c,…は、間隔d1で各受光素子PDR,PDG,PDBに対応した
位置に配置することが望ましい。
置検出用の受光素子群である。各受光素子PDR,PDG,PDB
の幅をd1、各対数圧縮部LGR,LGG,LGBの幅をd2とする
と、d2＝ｎ×d1（ｎは自然数）としておくことが望まし
い。本実施例ではｎ＝１、つまり１画素のサイズがd1×
d1となっている。また、位置検出用の受光素子53a,53b,
53c,…は、間隔d1で各受光素子PDR,PDG,PDBに対応した
位置に配置することが望ましい。
第６図（ｂ）は、イメージセンサー11をスキャンする
ときの動作を説明するための図である。L1,L2,L3,…は
それぞれ水平方向についての１ラインを示しており、r,
g,bはそれぞれ受光素子群Ｒ（１）,G（１）,B（１）に
含まれる個々の受光素子、t0〜t4は時刻、Ｓはイメージ
センサー11のスキャン方向を示している。時刻t0からス
キャンを開始し、時刻t1,t2,t3,t4には受光素子r,g,bが
それぞれ図示された位置にあるものとすると、ラインL1
のＲ（赤色光）成分は時刻t0に、Ｇ（緑色光）成分は時
刻t2に、Ｂ（青色光）成分は時刻t4にそれぞれ出力され
る。同様に、ラインL2のＲ（赤色光）成分は時刻t1に、
Ｇ（緑色光）成分はt3に、Ｂ（青色光）成分は時刻t5に
それぞれ出力される。この関係を表解すると、第１表の
ようになる。
ときの動作を説明するための図である。L1,L2,L3,…は
それぞれ水平方向についての１ラインを示しており、r,
g,bはそれぞれ受光素子群Ｒ（１）,G（１）,B（１）に
含まれる個々の受光素子、t0〜t4は時刻、Ｓはイメージ
センサー11のスキャン方向を示している。時刻t0からス
キャンを開始し、時刻t1,t2,t3,t4には受光素子r,g,bが
それぞれ図示された位置にあるものとすると、ラインL1
のＲ（赤色光）成分は時刻t0に、Ｇ（緑色光）成分は時
刻t2に、Ｂ（青色光）成分は時刻t4にそれぞれ出力され
る。同様に、ラインL2のＲ（赤色光）成分は時刻t1に、
Ｇ（緑色光）成分はt3に、Ｂ（青色光）成分は時刻t5に
それぞれ出力される。この関係を表解すると、第１表の
ようになる。
このようにすれば、水平方向のみならず垂直方向につ
いても１ラインのデータを赤色光、緑色光、青色光の３
原色に分解できるので、解像度を受光素子の幅d1まで上
げることができる。この場合、同一時刻にＲ（赤色光）
成分、Ｇ（緑色光）、Ｂ（青色光）成分の３原色を同一
場所で受光することはできないが、読み出しの時にタイ
ミングが一致するように処理することは容易である。ま
た、クロックのタイミングを変えることにより一致させ
ることもできる。これを実現するためには、個々の受光
素子ｒ（又はｇ又はｂ）がどの位置にあるかを正確に検
出するか、或いはスキャン速度を厳密に制御して常に一
定の速度でスキャンしなければならない。上述の位置検
出部14はそのために設けられており、十分に細く絞った
モニター光をイメージセンサー11の位置検出素子群53に
照射することにより、厳密なスキャン位置を検出するよ
うになっている。
いても１ラインのデータを赤色光、緑色光、青色光の３
原色に分解できるので、解像度を受光素子の幅d1まで上
げることができる。この場合、同一時刻にＲ（赤色光）
成分、Ｇ（緑色光）、Ｂ（青色光）成分の３原色を同一
場所で受光することはできないが、読み出しの時にタイ
ミングが一致するように処理することは容易である。ま
た、クロックのタイミングを変えることにより一致させ
ることもできる。これを実現するためには、個々の受光
素子ｒ（又はｇ又はｂ）がどの位置にあるかを正確に検
出するか、或いはスキャン速度を厳密に制御して常に一
定の速度でスキャンしなければならない。上述の位置検
出部14はそのために設けられており、十分に細く絞った
モニター光をイメージセンサー11の位置検出素子群53に
照射することにより、厳密なスキャン位置を検出するよ
うになっている。
第12図はスキャン位置を検出するための手段を説明す
るための図である。同図（ａ）はイメージセンサー11上
の位置検出素子群53としてシリコンフォトダイオードよ
りなる受光素子53a,53b,52c,…を用いた例である。半導
体レーザー等の発光素子50からのモニター光はスキャン
に伴って受光素子53a,53b,53c,…の上を順に移動する。
同図（ｂ）は受光素子53a,53b,53c,…の出力をモニター
するための回路である。各受光素子53a,53b,…,53nのカ
ソードは電源電圧Vccに共通接続され、アノードは抵抗R
1の一端に共通接続され、抵抗R1の他端は接地電圧に接
続されている。抵抗R1の両端に生じる電圧は、アンプA1
にて増幅され、モニター出力Vmとして取り出される。モ
ニター出力Vmの時間的変化の一例を第12図（ｃ）に示
す。受光素子53aにモニター光が照射されているときに
は、光電流により抵抗R1の電圧降下が増大し、モニター
出力Vmは増大する。受光素子53aからモニター光が離れ
るにつれてモニター出力は減少し、受光素子53bにモニ
ター光が近付くにつれてモニター出力Vmは増大する。故
に、モニター出力Vmが最大になったときに撮像を行えば
良い。なお、第12図（ｃ）に示すモニター出力Vmの時間
的変化を撮像間隔よりも十分に短い周期でサンプリング
して記憶しておけば、各サンプリング点における画像情
報を前述の画像処理部２で補間計算することができ、垂
直方向についての見掛けの解像度を更に改善したり、或
いはスキャン速度の変動による画像の歪みを補正したり
するような高度な画像処理が可能となる。
るための図である。同図（ａ）はイメージセンサー11上
の位置検出素子群53としてシリコンフォトダイオードよ
りなる受光素子53a,53b,52c,…を用いた例である。半導
体レーザー等の発光素子50からのモニター光はスキャン
に伴って受光素子53a,53b,53c,…の上を順に移動する。
同図（ｂ）は受光素子53a,53b,53c,…の出力をモニター
するための回路である。各受光素子53a,53b,…,53nのカ
ソードは電源電圧Vccに共通接続され、アノードは抵抗R
1の一端に共通接続され、抵抗R1の他端は接地電圧に接
続されている。抵抗R1の両端に生じる電圧は、アンプA1
にて増幅され、モニター出力Vmとして取り出される。モ
ニター出力Vmの時間的変化の一例を第12図（ｃ）に示
す。受光素子53aにモニター光が照射されているときに
は、光電流により抵抗R1の電圧降下が増大し、モニター
出力Vmは増大する。受光素子53aからモニター光が離れ
るにつれてモニター出力は減少し、受光素子53bにモニ
ター光が近付くにつれてモニター出力Vmは増大する。故
に、モニター出力Vmが最大になったときに撮像を行えば
良い。なお、第12図（ｃ）に示すモニター出力Vmの時間
的変化を撮像間隔よりも十分に短い周期でサンプリング
して記憶しておけば、各サンプリング点における画像情
報を前述の画像処理部２で補間計算することができ、垂
直方向についての見掛けの解像度を更に改善したり、或
いはスキャン速度の変動による画像の歪みを補正したり
するような高度な画像処理が可能となる。
第12図（ｄ）は位置検出素子群53としてアルミニウム
皮膜のような反射膜53A,53B,53C,…を用いた例である。
発光素子50からのモニター光はイメージセンサー11の表
面に設けられた反射膜53A,53B,53C,…で反射されて受光
素子54で受光される。この受光素子54の出力を同図
（ｂ）と同様のモニター回路によりモニターすれば、同
図（ｃ）のようなモニター出力Vmを取り出すことができ
る。もちろん、ここに例示した以外の位置検出手段でも
正確にスキャン位置が検出できる手段ならば本発明に用
いることができることは言うまでもない。
皮膜のような反射膜53A,53B,53C,…を用いた例である。
発光素子50からのモニター光はイメージセンサー11の表
面に設けられた反射膜53A,53B,53C,…で反射されて受光
素子54で受光される。この受光素子54の出力を同図
（ｂ）と同様のモニター回路によりモニターすれば、同
図（ｃ）のようなモニター出力Vmを取り出すことができ
る。もちろん、ここに例示した以外の位置検出手段でも
正確にスキャン位置が検出できる手段ならば本発明に用
いることができることは言うまでもない。
第７図は光電変換素子の等価回路図である。同図
（ａ）の回路は、例えば逆バイアスされたシリコンフォ
トダイオードよりなる受光素子PDと、受光素子PDの発生
する光電流IPDを分流する第１及び第２のPN接合ダイオ
ードD1,D2と、第２のPN接合ダイオードD2を介しての第
１のPN接合ダイオードD1に並列的に接続されるコンデン
サＣと、コンデンサＣの蓄積電荷を放電するリセット用
のMOSトランジスタTR0とで構成されており、コンデンサ
Ｃの電圧として信号電圧Vsigが得られる。同図（ｂ）の
回路は第１及び第２のPN接合ダイオードD1,D2に代え
て、NPNトランジスタTR1,TR2のベース・エミッタ間PN接
合を用いた例であり、同図（ａ）の回路に比べると構造
は複雑であるが、光電流IPDを増幅できるので、高感度
化が可能であるという利点がある。同図（ｃ）の回路
は、同図（ｂ）の回路における受光素子PDとトランジス
タTR1,TR2をマルチエミッタのフォトトランジスタPTRで
実現した例であり、回路構成が簡単化されるという利点
がある。同図（ｄ）の回路は、同図（ｂ）の回路の相補
回路であり、NPNトランジスタTR1,TR2に代えて、PNPト
ランジスタTR1,TR2を使用し、ＮチャンネルMOSトランジ
スタTR0に代えて、ＰチャンネルMOSトランジスタTR0を
用いている。
（ａ）の回路は、例えば逆バイアスされたシリコンフォ
トダイオードよりなる受光素子PDと、受光素子PDの発生
する光電流IPDを分流する第１及び第２のPN接合ダイオ
ードD1,D2と、第２のPN接合ダイオードD2を介しての第
１のPN接合ダイオードD1に並列的に接続されるコンデン
サＣと、コンデンサＣの蓄積電荷を放電するリセット用
のMOSトランジスタTR0とで構成されており、コンデンサ
Ｃの電圧として信号電圧Vsigが得られる。同図（ｂ）の
回路は第１及び第２のPN接合ダイオードD1,D2に代え
て、NPNトランジスタTR1,TR2のベース・エミッタ間PN接
合を用いた例であり、同図（ａ）の回路に比べると構造
は複雑であるが、光電流IPDを増幅できるので、高感度
化が可能であるという利点がある。同図（ｃ）の回路
は、同図（ｂ）の回路における受光素子PDとトランジス
タTR1,TR2をマルチエミッタのフォトトランジスタPTRで
実現した例であり、回路構成が簡単化されるという利点
がある。同図（ｄ）の回路は、同図（ｂ）の回路の相補
回路であり、NPNトランジスタTR1,TR2に代えて、PNPト
ランジスタTR1,TR2を使用し、ＮチャンネルMOSトランジ
スタTR0に代えて、ＰチャンネルMOSトランジスタTR0を
用いている。
第７図（ａ）〜（ｄ）の各回路に含まれるMOSトラン
ジスタTR0は、コンデンサＣに蓄積された電荷をクリア
するためのもので、そのゲートにクリアパルスφCLが印
加されると、MOSトランジスタTR0が導通状態となって、
コンデンサＣの蓄積電荷がクリアされるように構成され
ている。
ジスタTR0は、コンデンサＣに蓄積された電荷をクリア
するためのもので、そのゲートにクリアパルスφCLが印
加されると、MOSトランジスタTR0が導通状態となって、
コンデンサＣの蓄積電荷がクリアされるように構成され
ている。
以上の第７図（ａ）〜（ｃ）に示した回路において
は、光電流をIPD、出力電圧をVsigとすると、 Vsig∝log∫IPDdt という関係が成り立つ。すなわち、光電流IPDの積分値
の対数に比例した電圧が出力として得られるようになっ
ている。また、第７図（ｄ）に示した回路においては、 Vsig∝Vcc−log∫IPDdt という関係が成り立つが、本明細書でいう「光電流IPD
の積分値の対数に比例した電圧」は、この関係を満たす
電圧Vsigも含んでいる。これらの回路は、いずれもシリ
コンフォトダイオード又はシリコンフォトトランジスタ
等で構成されている受光素子PDに光電流IPDを流した状
態で使用し、対数圧縮された出力電圧Vsigを直接取り出
すことを特徴としており、光電変換素子の内部で対数積
分処理を済ましてしまう点が、従来のイメージセンサー
とは基本的に異なっている。
は、光電流をIPD、出力電圧をVsigとすると、 Vsig∝log∫IPDdt という関係が成り立つ。すなわち、光電流IPDの積分値
の対数に比例した電圧が出力として得られるようになっ
ている。また、第７図（ｄ）に示した回路においては、 Vsig∝Vcc−log∫IPDdt という関係が成り立つが、本明細書でいう「光電流IPD
の積分値の対数に比例した電圧」は、この関係を満たす
電圧Vsigも含んでいる。これらの回路は、いずれもシリ
コンフォトダイオード又はシリコンフォトトランジスタ
等で構成されている受光素子PDに光電流IPDを流した状
態で使用し、対数圧縮された出力電圧Vsigを直接取り出
すことを特徴としており、光電変換素子の内部で対数積
分処理を済ましてしまう点が、従来のイメージセンサー
とは基本的に異なっている。
第11図は対数圧縮部を内蔵することにより受光光量に
対するダイナミックレンジが拡大される理由を説明する
ための図である。同図（ａ）は従来の固体撮像素子の特
性を示している。従来例では光により発生した電荷をコ
ンデンサに蓄積するという原理上、飽和電圧Vsatが存在
し、どうしてもダイナミックレンジが狭くなり、高々1:
103程度に止どまる。図の破線はそれを改善するため
に、受光光量に対する出力電圧を変化を折れ線特性とし
たものであるが、それでもダイナミックレンジはせいぜ
い５倍程度改善されるに過ぎない。同図（ｂ）は上述の
対数積分回路を用いた場合の特性を示す図であり、ダイ
ナミックレンジは従来例の100倍以上に広がっている。
このため、本発明のイメージセンサーは積分時間を一定
にしておいても高輝度時に飽和せず、積分時間を一定と
して使用することができるものである。
対するダイナミックレンジが拡大される理由を説明する
ための図である。同図（ａ）は従来の固体撮像素子の特
性を示している。従来例では光により発生した電荷をコ
ンデンサに蓄積するという原理上、飽和電圧Vsatが存在
し、どうしてもダイナミックレンジが狭くなり、高々1:
103程度に止どまる。図の破線はそれを改善するため
に、受光光量に対する出力電圧を変化を折れ線特性とし
たものであるが、それでもダイナミックレンジはせいぜ
い５倍程度改善されるに過ぎない。同図（ｂ）は上述の
対数積分回路を用いた場合の特性を示す図であり、ダイ
ナミックレンジは従来例の100倍以上に広がっている。
このため、本発明のイメージセンサーは積分時間を一定
にしておいても高輝度時に飽和せず、積分時間を一定と
して使用することができるものである。
第８図は第７図（ａ）に示す回路を実現するための半
導体集積回路の構造を例示している。第８図（ａ）は平
面図であり、第８図（ｂ）は同図（ａ）のＡ−Ａ′線に
ついての断面図である。図中、60はN-型のシリコン基
板、61はP-型領域よりなるダイオードD1,D2のアノード
領域、62はN+型領域よりなる受光部、63,64はN+型領域
よりなるダイオードD1,D2のカソード領域、65は垂直方
向電荷結合素子に蓄積電荷を入力するためのN+型領域、
66は蓄積電荷クリア用のMOSトランジスタTR0のゲート領
域を形成するための多結晶シリコンよりなる電極、67は
カラーフィルター、68a〜68dはアルミニウム薄膜よりな
る配線、69は蓄積電荷クリア用のMOSトランジスタTR0の
ゲート絶縁用の酸化膜、70はP-型領域よりなる垂直方向
電荷結合素子のP-型ウェル領域、71はN-型領域よりなる
埋め込みチャンネル層、72は電荷蓄積領域を形成するた
めの多結晶シリコンよりなる電極、73は蓄積電荷を転送
領域に移送するためのゲートを形成する多結晶シリコン
電極、74,75は転送ゲートを形成する多結晶シリコン電
極、76はP+型領域よりなるチャンネルストップ層であ
る。ここでは、配線68aを第１の電源電圧Vccに、配線68
bを第２の電源電圧VDDに、配線68cをクリアパルスφCL
に接続し、配線68dから蓄積電荷を取り出し、垂直方向
電荷結合素子に入力している。
導体集積回路の構造を例示している。第８図（ａ）は平
面図であり、第８図（ｂ）は同図（ａ）のＡ−Ａ′線に
ついての断面図である。図中、60はN-型のシリコン基
板、61はP-型領域よりなるダイオードD1,D2のアノード
領域、62はN+型領域よりなる受光部、63,64はN+型領域
よりなるダイオードD1,D2のカソード領域、65は垂直方
向電荷結合素子に蓄積電荷を入力するためのN+型領域、
66は蓄積電荷クリア用のMOSトランジスタTR0のゲート領
域を形成するための多結晶シリコンよりなる電極、67は
カラーフィルター、68a〜68dはアルミニウム薄膜よりな
る配線、69は蓄積電荷クリア用のMOSトランジスタTR0の
ゲート絶縁用の酸化膜、70はP-型領域よりなる垂直方向
電荷結合素子のP-型ウェル領域、71はN-型領域よりなる
埋め込みチャンネル層、72は電荷蓄積領域を形成するた
めの多結晶シリコンよりなる電極、73は蓄積電荷を転送
領域に移送するためのゲートを形成する多結晶シリコン
電極、74,75は転送ゲートを形成する多結晶シリコン電
極、76はP+型領域よりなるチャンネルストップ層であ
る。ここでは、配線68aを第１の電源電圧Vccに、配線68
bを第２の電源電圧VDDに、配線68cをクリアパルスφCL
に接続し、配線68dから蓄積電荷を取り出し、垂直方向
電荷結合素子に入力している。
なお、シリコン基板60は第１の電源電圧Vccに接続さ
れ、各画素のP-型領域61に対しては逆バイアスが印加さ
れるようになっている。これにより、各画素のP-型領域
61は、同一のシリコン基板60上に形成されていてもPN接
合分離されるものである。また、P-型ウェル領域70はグ
ランドレベルに接続され、N-型埋め込みチャンネル層71
は第２の電源電圧VDDに接続され、それぞれ逆バイアス
が印加されるようになっている。これにより、N-型埋め
込みチャンネル層71は、同一のP-型ウェル領域70上に形
成されていてもPN接合分離されるものである。なお、こ
こではVcc＞VDD＞０となっている。
れ、各画素のP-型領域61に対しては逆バイアスが印加さ
れるようになっている。これにより、各画素のP-型領域
61は、同一のシリコン基板60上に形成されていてもPN接
合分離されるものである。また、P-型ウェル領域70はグ
ランドレベルに接続され、N-型埋め込みチャンネル層71
は第２の電源電圧VDDに接続され、それぞれ逆バイアス
が印加されるようになっている。これにより、N-型埋め
込みチャンネル層71は、同一のP-型ウェル領域70上に形
成されていてもPN接合分離されるものである。なお、こ
こではVcc＞VDD＞０となっている。
第７図（ａ）に示す受光素子PDはP-型領域61とN+型領
域62で、ダイオードD1はP-型領域61とN+型領域63で、ダ
イオードD2はP-型領域61とN+型領域64で、コンデンサＣ
は垂直方向電荷結合素子内のN+型領域65とその上に絶縁
層を介して形成された蓄積電荷72とのMOS容量及びP-型
ウェル領域70とN-型埋め込みチャンネル層71の接合容量
の合成容量で形成されており、対数圧縮された電圧に対
応した電荷が直接垂直方向電荷結合素子に注入されるよ
うになっている。なお、特に図示していないが、カラー
フィルター67が形成された部分以外は遮光されている。
域62で、ダイオードD1はP-型領域61とN+型領域63で、ダ
イオードD2はP-型領域61とN+型領域64で、コンデンサＣ
は垂直方向電荷結合素子内のN+型領域65とその上に絶縁
層を介して形成された蓄積電荷72とのMOS容量及びP-型
ウェル領域70とN-型埋め込みチャンネル層71の接合容量
の合成容量で形成されており、対数圧縮された電圧に対
応した電荷が直接垂直方向電荷結合素子に注入されるよ
うになっている。なお、特に図示していないが、カラー
フィルター67が形成された部分以外は遮光されている。
第９図は、第７図（ａ）に示す回路を実現するための
半導体集積回路の第２の構造例を示している。同図
（ａ）は平面図であり、同図（ｂ）は同図（ａ）におけ
るＡ−Ａ′線についての断面図である。図中の番号は第
８図で用いたものと同じである。この例では、裏面にカ
ラーフィルター67を配し、N+型領域62とP-型領域61で形
成されるPN接合で受光部を形成し、裏面から光を受光す
る構成となっている。このような構成にすることによ
り、開口率を大きく取れるという利点がある。
半導体集積回路の第２の構造例を示している。同図
（ａ）は平面図であり、同図（ｂ）は同図（ａ）におけ
るＡ−Ａ′線についての断面図である。図中の番号は第
８図で用いたものと同じである。この例では、裏面にカ
ラーフィルター67を配し、N+型領域62とP-型領域61で形
成されるPN接合で受光部を形成し、裏面から光を受光す
る構成となっている。このような構成にすることによ
り、開口率を大きく取れるという利点がある。
第10図は、第７図（ａ）に示す回路を実現するための
半導体集積回路の第３の構造例を示している。図中、60
〜76の番号は第８図で用いたものと同じであり、77は光
電流を注入するためのP+型領域、78はITOのような透明
電極、79は光導電物質、80は金属よりなる画素電極、81
は絶縁膜、68eはアルミニウム薄膜よりなる電極であ
る。本例においては、透明電極はVDD＜VEE≦Vccなる第
３の電源電圧VEEに接続され、画素電極80はアルミニウ
ム薄膜よりなる電極68e及びP+型領域77を介してP-型領
域61とオーム性接触している。第７図（ａ）に示す受光
素子PDは透明電極78と光導電物質79と画素電極80で構成
された光導電型受光素子となっている。このような構成
にすることにより、開口率を大きく取れる、光電流を多
く取れるという利点がある。なお、光導電物質79として
は公知のZnS、CdS、アモルファスシリコンなどを用いる
ことができる。また、図示実施例としては、第７図
（ａ）に示す回路を実現するための構造についてのみ説
明したが、同図（ｂ），（ｃ）及び（ｄ）に示す各回路
を実現するための構造についても同様の例が考えられる
ことは言うまでもない。
半導体集積回路の第３の構造例を示している。図中、60
〜76の番号は第８図で用いたものと同じであり、77は光
電流を注入するためのP+型領域、78はITOのような透明
電極、79は光導電物質、80は金属よりなる画素電極、81
は絶縁膜、68eはアルミニウム薄膜よりなる電極であ
る。本例においては、透明電極はVDD＜VEE≦Vccなる第
３の電源電圧VEEに接続され、画素電極80はアルミニウ
ム薄膜よりなる電極68e及びP+型領域77を介してP-型領
域61とオーム性接触している。第７図（ａ）に示す受光
素子PDは透明電極78と光導電物質79と画素電極80で構成
された光導電型受光素子となっている。このような構成
にすることにより、開口率を大きく取れる、光電流を多
く取れるという利点がある。なお、光導電物質79として
は公知のZnS、CdS、アモルファスシリコンなどを用いる
ことができる。また、図示実施例としては、第７図
（ａ）に示す回路を実現するための構造についてのみ説
明したが、同図（ｂ），（ｃ）及び（ｄ）に示す各回路
を実現するための構造についても同様の例が考えられる
ことは言うまでもない。
次に、光電変換素子群Ｒ（１）、Ｇ（１）、Ｂ（１）
の各素子から垂直方向電荷結合素子群Ｖ（１）における
各電荷結合素子への電荷注入、及び注入される電荷の転
送動作について説明する。
の各素子から垂直方向電荷結合素子群Ｖ（１）における
各電荷結合素子への電荷注入、及び注入される電荷の転
送動作について説明する。
第13図（ａ）の垂直方向電荷結合素子群Ｖ（１）にお
ける１つの電荷結合素子の断面構造を示す。この電荷結
合素子は、電荷蓄積用のポテンシャル井戸を形成される
N-型の埋め込みチャンネル層71と、それが形成されるP-
型ウェル層70を有する。P-型ウェル層70はN-型半導体基
板60にイオン注入を行うことにより形成され、埋め込み
チャンネル層71はP-型ウェル層70にイオン注入を行うこ
とにより形成される。また、埋め込みチャンネル層71の
上にはSiO2膜よりなる絶縁層82が形成され、この絶縁層
82の上には蓄積電極EST、移送電極ETRの他に垂直方向電
荷結合素子の転送電極となるE1a,E1b,…,E4a,E4b,…が
形成されている。奇数番目の転送電極E1a,E1b,E3a,E3b,
…には第１の転送クロックφV1が印加され、偶数番目の
転送電極E2a,E2b,E4a,E4b,…には第２の転送クロックφ
V2が印加され、垂直方向電荷係合素子は２相駆動され
る。転送電極E1aとE1bはその下の絶縁層82の厚さを変え
るか、或いはイオン注入等の方法でそれぞれ、その下に
誘起されるポテンシャルに段差を設けるようになされて
いる。その他の転送電極E2a,E2b,…についても同様であ
る。65は後述する方法で電荷を放電させるための領域
で、N+拡散により形成される。
ける１つの電荷結合素子の断面構造を示す。この電荷結
合素子は、電荷蓄積用のポテンシャル井戸を形成される
N-型の埋め込みチャンネル層71と、それが形成されるP-
型ウェル層70を有する。P-型ウェル層70はN-型半導体基
板60にイオン注入を行うことにより形成され、埋め込み
チャンネル層71はP-型ウェル層70にイオン注入を行うこ
とにより形成される。また、埋め込みチャンネル層71の
上にはSiO2膜よりなる絶縁層82が形成され、この絶縁層
82の上には蓄積電極EST、移送電極ETRの他に垂直方向電
荷結合素子の転送電極となるE1a,E1b,…,E4a,E4b,…が
形成されている。奇数番目の転送電極E1a,E1b,E3a,E3b,
…には第１の転送クロックφV1が印加され、偶数番目の
転送電極E2a,E2b,E4a,E4b,…には第２の転送クロックφ
V2が印加され、垂直方向電荷係合素子は２相駆動され
る。転送電極E1aとE1bはその下の絶縁層82の厚さを変え
るか、或いはイオン注入等の方法でそれぞれ、その下に
誘起されるポテンシャルに段差を設けるようになされて
いる。その他の転送電極E2a,E2b,…についても同様であ
る。65は後述する方法で電荷を放電させるための領域
で、N+拡散により形成される。
第13図（ａ）には、１画素分の受光素子PDR,PDG,PDB
及び対数圧縮部LGR,LGG,LGBから異なるタイミングで得
られる信号電荷QR,QG,QBを垂直方向電荷結合素子群Ｖ
（１）から放電させるための回路を示してある。MOSト
ランジスタTRR,TRG,TRBは信号電荷QR,QG,QBのうちのど
れを放電させるかを選択するためのもので、そのゲート
電圧φR,φG,φＢを正電圧とすることにより導通状態と
なる。各MOSトランジスタTRR,TRG,TRBを順次異なるタイ
ミングで導通させることにより、垂直方向電荷結合素子
群のN+型領域65と蓄積電極ESTの下のポテンシャル井戸
から、信号電荷QR,QG,QBを放電させる。
及び対数圧縮部LGR,LGG,LGBから異なるタイミングで得
られる信号電荷QR,QG,QBを垂直方向電荷結合素子群Ｖ
（１）から放電させるための回路を示してある。MOSト
ランジスタTRR,TRG,TRBは信号電荷QR,QG,QBのうちのど
れを放電させるかを選択するためのもので、そのゲート
電圧φR,φG,φＢを正電圧とすることにより導通状態と
なる。各MOSトランジスタTRR,TRG,TRBを順次異なるタイ
ミングで導通させることにより、垂直方向電荷結合素子
群のN+型領域65と蓄積電極ESTの下のポテンシャル井戸
から、信号電荷QR,QG,QBを放電させる。
次に、第14図のタイミングチャート及び第13図（ｂ）
〜（ｆ）のポテンシャル図を用いて、イメージセンサー
11による撮像及び電荷転送動作を説明する。第13図
（ｂ）〜（ｆ）は第14図のタイミングチャートに示した
各時刻t1〜t5におけるポテンシャル図である。
〜（ｆ）のポテンシャル図を用いて、イメージセンサー
11による撮像及び電荷転送動作を説明する。第13図
（ｂ）〜（ｆ）は第14図のタイミングチャートに示した
各時刻t1〜t5におけるポテンシャル図である。
時刻t1において、MOSトランジスタTRRのゲート電圧φ
Ｒは“High"レベル、φG,φＢは“Low"レベルになって
いるので、MOSトランジスタTRRは“ON"状態、TRG,TRBは
“OFF"状態である。このとき、クリアパルスφRCLは“H
igh"レベルとなっているので、リセット用のMOSトラン
ジスタTRRCLが“ON"状態となり、垂直方向電荷結合素子
の電荷蓄積部STはリセットされ、ポテンシャルがφRSに
なるまで電荷が注入されている。
Ｒは“High"レベル、φG,φＢは“Low"レベルになって
いるので、MOSトランジスタTRRは“ON"状態、TRG,TRBは
“OFF"状態である。このとき、クリアパルスφRCLは“H
igh"レベルとなっているので、リセット用のMOSトラン
ジスタTRRCLが“ON"状態となり、垂直方向電荷結合素子
の電荷蓄積部STはリセットされ、ポテンシャルがφRSに
なるまで電荷が注入されている。
時刻t2において、クリアパルスφRCLが“Low"レベル
に変わるとリセット状態は解除され、ゲート電圧φＲは
“High"レベルで、放電用のMOSトランジスタTRRは“ON"
状態にあるため、受光素子PDRの光電流の対数積分が開
始される。時刻t2におけるポテンシャル図を第13図
（ｃ）に示す。
に変わるとリセット状態は解除され、ゲート電圧φＲは
“High"レベルで、放電用のMOSトランジスタTRRは“ON"
状態にあるため、受光素子PDRの光電流の対数積分が開
始される。時刻t2におけるポテンシャル図を第13図
（ｃ）に示す。
時刻t3において、ゲート電圧φＲが“Low"レベルにな
ると、放電用のMOSトランジスタTRRは“OFF"状態とな
り、積分が終了する。このときのポテンシャル図が第13
図（ｄ）であるが、信号電荷QRに等しい電荷が放電され
ている。電荷蓄積部STの全容量をCsとし、リセット時の
電荷量をQ0とすると、残された電荷Qsは Qs＝Cs×（φST−φRS）−QR ＝Q0−QR となる。すなわち、初期状態（リセット時）から信号電
荷QRを引いた分だけが電荷蓄積部STに残る。
ると、放電用のMOSトランジスタTRRは“OFF"状態とな
り、積分が終了する。このときのポテンシャル図が第13
図（ｄ）であるが、信号電荷QRに等しい電荷が放電され
ている。電荷蓄積部STの全容量をCsとし、リセット時の
電荷量をQ0とすると、残された電荷Qsは Qs＝Cs×（φST−φRS）−QR ＝Q0−QR となる。すなわち、初期状態（リセット時）から信号電
荷QRを引いた分だけが電荷蓄積部STに残る。
時刻t4において、移送電極ETRに印加されるクロック
φTRが“High"レベルから“Low"レベルに変化すると、
移送電極ETRの下のポテンシャルが下がり、電荷蓄積部S
Tに残った電荷Qsが転送電極E1bの下のポテンシャル井戸
に移送される。第13図（ｅ）は時刻t4におけるポテンシ
ャル図を示す。
φTRが“High"レベルから“Low"レベルに変化すると、
移送電極ETRの下のポテンシャルが下がり、電荷蓄積部S
Tに残った電荷Qsが転送電極E1bの下のポテンシャル井戸
に移送される。第13図（ｅ）は時刻t4におけるポテンシ
ャル図を示す。
時刻t5において、第１の転送クロックφV1が“High"
レベルから“Low"レベルへ、第２の転送クロックφV2が
“Low"レベルから“High"レベルに変化すると、転送電
極E1bの下に蓄積された電荷は転送電極E2bの下のポテン
シャルの井戸に転送され、時刻t1におけるポテンシャル
状態に戻る。
レベルから“Low"レベルへ、第２の転送クロックφV2が
“Low"レベルから“High"レベルに変化すると、転送電
極E1bの下に蓄積された電荷は転送電極E2bの下のポテン
シャルの井戸に転送され、時刻t1におけるポテンシャル
状態に戻る。
次に、クリアパルスφRCLとは一転送周期だけ遅れて
印加されたクリアパルスφGCLと、ゲート電圧φＲとは
一転送周期だけ遅れて印加されたゲート電圧φＧによっ
て積分開始された緑色光成分に対応する信号電荷QGを前
述の方法で放電させる。さらにクリアパルスφGCLとは
一転送周期だけ遅れて印加されたクリアパルスφ
BCLと、ゲート電圧φＧとは一転送周期だけ遅れて印加
されたゲート電圧φＢによって積分開始された青色光成
分に対応する信号電荷QBを同様の方法で放電させる。
印加されたクリアパルスφGCLと、ゲート電圧φＲとは
一転送周期だけ遅れて印加されたゲート電圧φＧによっ
て積分開始された緑色光成分に対応する信号電荷QGを前
述の方法で放電させる。さらにクリアパルスφGCLとは
一転送周期だけ遅れて印加されたクリアパルスφ
BCLと、ゲート電圧φＧとは一転送周期だけ遅れて印加
されたゲート電圧φＢによって積分開始された青色光成
分に対応する信号電荷QBを同様の方法で放電させる。
以上の動作により、赤色光、緑色光及び青色光の３原
色から成る１画素分の画像情報の記憶及び転送が終了す
る。これらの動作を繰り返すことにより、複数画素分の
画像の情報の記憶及び転送が順次行われる。
色から成る１画素分の画像情報の記憶及び転送が終了す
る。これらの動作を繰り返すことにより、複数画素分の
画像の情報の記憶及び転送が順次行われる。
次に、垂直方向電荷結合素子群Ｖ（１）における１つ
の電荷結合素子から水平方向電荷結合素子Ｈ（１）の各
素子への電荷注入、及び注入された電荷の転送動作につ
いて説明する。
の電荷結合素子から水平方向電荷結合素子Ｈ（１）の各
素子への電荷注入、及び注入された電荷の転送動作につ
いて説明する。
第15図（ａ）は、垂直方向電荷結合素子群Ｖ（１）に
おける１つの電荷結合素子と水平方向電荷結合素子Ｈ
（１）における１つの素子との接続部分の断面構造を示
す。第15図（ａ）において、E601a,E601b,…,E605a,E
605bは垂直方向電荷結合素子Ｖ（１）の最終段付近の転
送電極であり、奇数番目の転送電極E601a,E601b,E603a,
E603b,E605a,E605bは垂直方向転送用の第１の転送クロ
ックφV1を印加され、偶数番目の転送電極E602a,E602b,
E604a,E604bは第２の転送クロックφV2を印加されてい
る。障壁電極EVOGは垂直方向電荷結合素子群Ｖ（１）に
おける１つの電荷結合素子の最終転送段と水平方向電荷
結合素子Ｈ（１）における１つの転送段の間にあって、
水平方向電荷結合素子Ｈ（１）から垂直方向電荷結合素
子群Ｖ（１）への電荷の逆流を防止するポテンシャル障
壁を形成するための電極であり、一定バイアスVVOGが印
加されている。EHnは水平方向電荷結合素子Ｈ（１）の
１つの転送段の電極である。
おける１つの電荷結合素子と水平方向電荷結合素子Ｈ
（１）における１つの素子との接続部分の断面構造を示
す。第15図（ａ）において、E601a,E601b,…,E605a,E
605bは垂直方向電荷結合素子Ｖ（１）の最終段付近の転
送電極であり、奇数番目の転送電極E601a,E601b,E603a,
E603b,E605a,E605bは垂直方向転送用の第１の転送クロ
ックφV1を印加され、偶数番目の転送電極E602a,E602b,
E604a,E604bは第２の転送クロックφV2を印加されてい
る。障壁電極EVOGは垂直方向電荷結合素子群Ｖ（１）に
おける１つの電荷結合素子の最終転送段と水平方向電荷
結合素子Ｈ（１）における１つの転送段の間にあって、
水平方向電荷結合素子Ｈ（１）から垂直方向電荷結合素
子群Ｖ（１）への電荷の逆流を防止するポテンシャル障
壁を形成するための電極であり、一定バイアスVVOGが印
加されている。EHnは水平方向電荷結合素子Ｈ（１）の
１つの転送段の電極である。
第14図のタイミングチャートにおいて、時刻t6は複数
画素分の画像情報についての全走査が終了した時点を示
しており、そのときのポテンシャル図は第15図（ｂ）に
示すようになる。
画素分の画像情報についての全走査が終了した時点を示
しており、そのときのポテンシャル図は第15図（ｂ）に
示すようになる。
時刻t7において、第１の転送クロックφV1が“High"
レベルから“Low"レベルへ、第２の転送クロックφV2が
“Low"レベルから“High"レベルへと変化すると、第15
図（ｃ）に示すように、垂直方向電荷結合素子群Ｖ
（１）の内部で電荷転送が行われ、垂直方向電荷結合素
子群Ｖ（１）における最終転送段の電極E605bの下に形
成されたポテンシャル井戸に蓄積された電荷が障壁電極
EVOGの下に形成されたポテンシャルの障壁を越えて、水
平方向電荷結合素子Ｈ（１）の１つの転送段の電極EHn
の下に形成されたポテンシャル井戸に転送される。その
後、水平方向電荷結合素子Ｈ（１）の転送パルスφH1,
φH2により水平方向電荷結合素子Ｈ（１）の内部で各垂
直方向電荷結合素子群Ｖ（１）から転送された信号電荷
が転送され、水平方向の走査が行われる（第15図（ｄ）
参照）。
レベルから“Low"レベルへ、第２の転送クロックφV2が
“Low"レベルから“High"レベルへと変化すると、第15
図（ｃ）に示すように、垂直方向電荷結合素子群Ｖ
（１）の内部で電荷転送が行われ、垂直方向電荷結合素
子群Ｖ（１）における最終転送段の電極E605bの下に形
成されたポテンシャル井戸に蓄積された電荷が障壁電極
EVOGの下に形成されたポテンシャルの障壁を越えて、水
平方向電荷結合素子Ｈ（１）の１つの転送段の電極EHn
の下に形成されたポテンシャル井戸に転送される。その
後、水平方向電荷結合素子Ｈ（１）の転送パルスφH1,
φH2により水平方向電荷結合素子Ｈ（１）の内部で各垂
直方向電荷結合素子群Ｖ（１）から転送された信号電荷
が転送され、水平方向の走査が行われる（第15図（ｄ）
参照）。
時刻t8で垂直方向転送用の第１の転送クロックφV1が
“Low"レベルから“High"レベルへ、第２の転送クロッ
クφV2が“High"レベルから“Low"レベルへと変化し、
第15図（ｅ）に示すように、垂直方向電荷結合素子群Ｖ
（１）の内部で電荷転送が行われ、垂直方向電荷結合素
子群Ｖ（１）における最終転送段の電極E605bの下に形
成されたポテンシャル井戸に次のラインの信号電荷が転
送される。
“Low"レベルから“High"レベルへ、第２の転送クロッ
クφV2が“High"レベルから“Low"レベルへと変化し、
第15図（ｅ）に示すように、垂直方向電荷結合素子群Ｖ
（１）の内部で電荷転送が行われ、垂直方向電荷結合素
子群Ｖ（１）における最終転送段の電極E605bの下に形
成されたポテンシャル井戸に次のラインの信号電荷が転
送される。
以上の動作を繰り返すことによって、全画素について
の画像情報の読み出しが行われ、第14図に示すように、
出力信号が取り出される。
の画像情報の読み出しが行われ、第14図に示すように、
出力信号が取り出される。
第16図は水平方向電荷結合素子Ｈ（１）の断面構造を
示している。これは周知の埋め込みチャンネルの電荷結
合素子である。Ｐ型の半導体基板70の裏面及び側面に
は、他の素子と分離を行うためのN+層60が形成されてお
り、Ｐ型半導体基板70にはN-型の埋め込みチャンネル層
71が形成されている。埋め込みチャンネル層71の上には
SiO2膜よりなる絶縁層82を介して複数の転送電極EH1,E
H2,…,EHnが形成されている。各転送電極EH1,EH2,…,EH
nには、水平方向転送用の第１の転送クロックφH1と第
２の転送クロックφH2が１つ置きに印加されている。OG
は逆流防止用の障壁電極、IDは電荷注入ゲート、ODは電
荷排出ゲートである。水平方向の最終転送段の電極から
障壁電極OGを越えて、N+層83から取り出された電荷はコ
ンデンサ84にて電圧に変換され、ソースホロア85を介し
て出力信号OP（１）として取り出されるものである。
示している。これは周知の埋め込みチャンネルの電荷結
合素子である。Ｐ型の半導体基板70の裏面及び側面に
は、他の素子と分離を行うためのN+層60が形成されてお
り、Ｐ型半導体基板70にはN-型の埋め込みチャンネル層
71が形成されている。埋め込みチャンネル層71の上には
SiO2膜よりなる絶縁層82を介して複数の転送電極EH1,E
H2,…,EHnが形成されている。各転送電極EH1,EH2,…,EH
nには、水平方向転送用の第１の転送クロックφH1と第
２の転送クロックφH2が１つ置きに印加されている。OG
は逆流防止用の障壁電極、IDは電荷注入ゲート、ODは電
荷排出ゲートである。水平方向の最終転送段の電極から
障壁電極OGを越えて、N+層83から取り出された電荷はコ
ンデンサ84にて電圧に変換され、ソースホロア85を介し
て出力信号OP（１）として取り出されるものである。
なお、以上の説明においては、垂直方向電荷結合素子
を各光電変換素子に対応して夫々設けて各画素毎に複数
個の電荷情報を一時記憶可能とする構成を例示したが、
各光電変換素子から水平方向電荷結合素子の各転送段に
直接電荷情報を入力する構成としても構わない。
を各光電変換素子に対応して夫々設けて各画素毎に複数
個の電荷情報を一時記憶可能とする構成を例示したが、
各光電変換素子から水平方向電荷結合素子の各転送段に
直接電荷情報を入力する構成としても構わない。
［発明の効果］ 本発明にあっては、受光素子と第１及び第２のPN接合
とコンデンサよりなる対数圧縮型の光電変換素子と電荷
結合素子を同一の半導体基板上に集積した電荷蓄積転送
型の光電変換装置において、前記コンデンサを電荷結合
素子における電荷蓄積部の容量成分にて実現したから、
構造が簡単化されるという利点があり、コンデンサの製
造工程が不要となるので、歩留まりが向上するという効
果があり、また、コンデンサの占有面積が不要となるの
で、開口率を高くすることができるという効果がある。
とコンデンサよりなる対数圧縮型の光電変換素子と電荷
結合素子を同一の半導体基板上に集積した電荷蓄積転送
型の光電変換装置において、前記コンデンサを電荷結合
素子における電荷蓄積部の容量成分にて実現したから、
構造が簡単化されるという利点があり、コンデンサの製
造工程が不要となるので、歩留まりが向上するという効
果があり、また、コンデンサの占有面積が不要となるの
で、開口率を高くすることができるという効果がある。
第１図は本発明の作用説明のための回路図、第２図は本
発明の光電変換装置を用いた画像入力装置の全体構成を
示すブロック図、第３図は同上に用いる画像入力部の構
成例を示すブロック図、第４図は同上に用いる画像入力
部の他の構成例を示すブロック図、第５図は本発明の光
電変換装置の構成を示す正面図、第６図（ａ）は同上の
要部構成を示す正面図、同図（ｂ）は同上の動作説明
図、第７図（ａ）乃至（ｄ）は本発明に用いる光電変換
素子の等価回路図、第８図（ａ）は第７図（ａ）に示す
回路を実現するための半導体集積回路の平面図、第８図
（ｂ）は第８図（ａ）におけるＡ−Ａ′線についての断
面図、第９図（ａ）は第７図（ａ）に示す回路を実現す
るための他の半導体集積回路の平面図、第９図（ｂ）は
第９図（ａ）におけるＡ−Ａ′線についての断面図、第
10図（ａ）は第７図（ａ）に示す回路を実現するための
別の半導体集積回路の平面図、第10図（ｂ）は第10図
（ａ）におけるＡ−Ａ′線についての断面図、第11図
（ａ）は従来例の動作説明図、同図（ｂ）は本発明の動
作説明図、第12図（ａ）は本発明に用いるスキャン位置
検出手段の概略構成図、同図（ｂ）は同上に用いるモニ
ター回路の回路図、同図（ｃ）は同上の動作説明図、同
図（ｄ）は本発明に用いる他のスキャン位置検出手段の
概略構成図、第13図（ａ）は本発明に用いる垂直方向電
荷結合素子のシリアル入力部の概略構成図、同図（ｂ）
乃至（ｆ）は同図（ａ）に対応するポテンシャル図、第
14図は同上の動作波形図、第15図（ａ）は本発明に用い
る垂直方向電荷結合素子のシリアル出力部の概略構成
図、同図（ｂ）乃至（ｅ）は同図（ａ）に対応するポテ
ンシャル図、第16図は本発明に用いる水平方向電荷結合
素子の断面図である。 PDは受光部、D1,D2はダイオード、Ｃはコンデンサであ
る。
発明の光電変換装置を用いた画像入力装置の全体構成を
示すブロック図、第３図は同上に用いる画像入力部の構
成例を示すブロック図、第４図は同上に用いる画像入力
部の他の構成例を示すブロック図、第５図は本発明の光
電変換装置の構成を示す正面図、第６図（ａ）は同上の
要部構成を示す正面図、同図（ｂ）は同上の動作説明
図、第７図（ａ）乃至（ｄ）は本発明に用いる光電変換
素子の等価回路図、第８図（ａ）は第７図（ａ）に示す
回路を実現するための半導体集積回路の平面図、第８図
（ｂ）は第８図（ａ）におけるＡ−Ａ′線についての断
面図、第９図（ａ）は第７図（ａ）に示す回路を実現す
るための他の半導体集積回路の平面図、第９図（ｂ）は
第９図（ａ）におけるＡ−Ａ′線についての断面図、第
10図（ａ）は第７図（ａ）に示す回路を実現するための
別の半導体集積回路の平面図、第10図（ｂ）は第10図
（ａ）におけるＡ−Ａ′線についての断面図、第11図
（ａ）は従来例の動作説明図、同図（ｂ）は本発明の動
作説明図、第12図（ａ）は本発明に用いるスキャン位置
検出手段の概略構成図、同図（ｂ）は同上に用いるモニ
ター回路の回路図、同図（ｃ）は同上の動作説明図、同
図（ｄ）は本発明に用いる他のスキャン位置検出手段の
概略構成図、第13図（ａ）は本発明に用いる垂直方向電
荷結合素子のシリアル入力部の概略構成図、同図（ｂ）
乃至（ｆ）は同図（ａ）に対応するポテンシャル図、第
14図は同上の動作波形図、第15図（ａ）は本発明に用い
る垂直方向電荷結合素子のシリアル出力部の概略構成
図、同図（ｂ）乃至（ｅ）は同図（ａ）に対応するポテ
ンシャル図、第16図は本発明に用いる水平方向電荷結合
素子の断面図である。 PDは受光部、D1,D2はダイオード、Ｃはコンデンサであ
る。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−36688（ＪＰ，Ａ) 特開 昭61−250529（ＪＰ，Ａ) 特開 昭60−258520（ＪＰ，Ａ) 特開 昭63−296479（ＪＰ，Ａ) 特開 平２−306786（ＪＰ，Ａ) 特公 昭50−28038（ＪＰ，Ｂ１)
Claims (2)
- 【請求項１】受光光量に応じた光電流を発生する受光素
子と、前記受光素子に電気的に接続されて光電流を分流
する第１及び第２のPN接合と、第２のPN接合を介して第
１のPN接合に並列的に接続されるコンデンサとからなる
対数圧縮型の光電変換素子と、前記光電変換素子の出力
に応じた電荷を蓄積転送する電荷結合素子とを同一半導
体基板上に集積して成り、前記コンデンサは前記電荷結
合素子における電荷蓄積部の容量成分よりなることを特
徴とする電荷蓄積転送型の光電変換装置。 - 【請求項２】前記電荷結合素子における電荷蓄積部の容
量成分は、埋め込みチャンネル層を形成するN-型領域と
前記N-型領域を分離するために前記N-型領域の外側に設
けられたP-型領域の接合容量と、前記N-型領域内に設け
られたN+型領域と絶縁層を介して設けられた蓄積電極に
より形成されるMOS容量の合成容量によりなることを特
徴とする請求項１記載の電荷蓄積転送型の光電変換装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314730A JP2712434B2 (ja) | 1988-12-13 | 1988-12-13 | 電荷蓄積転送型の光電変換装置 |
| US07/413,535 US4973833A (en) | 1988-09-28 | 1989-09-27 | Image sensor including logarithmic converters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314730A JP2712434B2 (ja) | 1988-12-13 | 1988-12-13 | 電荷蓄積転送型の光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159890A JPH02159890A (ja) | 1990-06-20 |
| JP2712434B2 true JP2712434B2 (ja) | 1998-02-10 |
Family
ID=18056883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63314730A Expired - Fee Related JP2712434B2 (ja) | 1988-09-28 | 1988-12-13 | 電荷蓄積転送型の光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712434B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040592A (en) * | 1997-06-12 | 2000-03-21 | Intel Corporation | Well to substrate photodiode for use in a CMOS sensor on a salicide process |
-
1988
- 1988-12-13 JP JP63314730A patent/JP2712434B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02159890A (ja) | 1990-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |