JP2703327B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2703327B2 JP2703327B2 JP9670389A JP9670389A JP2703327B2 JP 2703327 B2 JP2703327 B2 JP 2703327B2 JP 9670389 A JP9670389 A JP 9670389A JP 9670389 A JP9670389 A JP 9670389A JP 2703327 B2 JP2703327 B2 JP 2703327B2
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Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は半導体装置の製造方法に関し、特にFET、あ
るいはHEMTのゲート電極の製造方法に関する。
るいはHEMTのゲート電極の製造方法に関する。
（ロ） 従来の技術 J.Electrochem Soc.,May.1988（P1311〜1312）におい
てWatkins−Johnson Companyから発表されたゲート電極
の形成方法を第２図（ａ）乃至（ｈ）を用いて説明す
る。この方法では、まず基板（21）上にソース電極（2
2）及びドレイン電極（23）を形成した後に平坦化レジ
スト（24）を形成する（第２図（ａ））。この平坦化レ
ジスト（24）上にイメージリバーサル法を用いて、ゲー
ト電極形成予定部位にレジストパターン（25）を形成す
る（第２図（ｂ））。イメージリバーサル法とは、ポジ
型のレジストを使用し、通常と同様のポジ型のマスクに
て露光を行った後に、もう一度全面に露光を行って先に
露光した部分を現像するプロセスをいう。イメージリバ
ーサル法で形成したレジストパターン（25）の断面はオ
ーバーリング形状あるいは垂直形状となる。次に垂直方
向から金属（アルミまたはチタン）（26）を蒸着する
（第２図（ｃ））。先のイメージリバーサル法にて形成
したレジストパターン（25）からリフトオフを行ってゲ
ート電極形成予定部位の金属（26）を除去する（第２図
（ｄ））。金属（26）をマスクとして平坦化レジスト
（24）をドライエッチングにより除去する（第２図
（ｅ））。レジスト（24）をマスクとして基板（21）に
必要な深さのリセス部（27）を形成する（第２図
（ｆ））。次に全面にゲート電極金属（28）を蒸着する
（第２図（ｇ））。平坦化レジスト（24）をリフトオフ
して金属（26）及び不要のゲート電極金属（28）を除去
すれば、ゲート電極（28）が形成される（第２図
（ｈ））。尚、図ではゲート電極（28）とともにゲート
パッド（29）を形成した場合を示している。
てWatkins−Johnson Companyから発表されたゲート電極
の形成方法を第２図（ａ）乃至（ｈ）を用いて説明す
る。この方法では、まず基板（21）上にソース電極（2
2）及びドレイン電極（23）を形成した後に平坦化レジ
スト（24）を形成する（第２図（ａ））。この平坦化レ
ジスト（24）上にイメージリバーサル法を用いて、ゲー
ト電極形成予定部位にレジストパターン（25）を形成す
る（第２図（ｂ））。イメージリバーサル法とは、ポジ
型のレジストを使用し、通常と同様のポジ型のマスクに
て露光を行った後に、もう一度全面に露光を行って先に
露光した部分を現像するプロセスをいう。イメージリバ
ーサル法で形成したレジストパターン（25）の断面はオ
ーバーリング形状あるいは垂直形状となる。次に垂直方
向から金属（アルミまたはチタン）（26）を蒸着する
（第２図（ｃ））。先のイメージリバーサル法にて形成
したレジストパターン（25）からリフトオフを行ってゲ
ート電極形成予定部位の金属（26）を除去する（第２図
（ｄ））。金属（26）をマスクとして平坦化レジスト
（24）をドライエッチングにより除去する（第２図
（ｅ））。レジスト（24）をマスクとして基板（21）に
必要な深さのリセス部（27）を形成する（第２図
（ｆ））。次に全面にゲート電極金属（28）を蒸着する
（第２図（ｇ））。平坦化レジスト（24）をリフトオフ
して金属（26）及び不要のゲート電極金属（28）を除去
すれば、ゲート電極（28）が形成される（第２図
（ｈ））。尚、図ではゲート電極（28）とともにゲート
パッド（29）を形成した場合を示している。
（ハ） 発明が解決しようとする課題 従来方法で示したプロセスでは、平坦化レジスト（2
4）を用いることができるのでその上のレジストパター
ンは比較的微細に形成できる。すなわち、平坦化されれ
ば、マスクとの密着性が良くなり、ホトリソ工程でのパ
ターンの広がりを小さくできる。しかし、紫外線あるい
は遠紫外線を用いたホトリソでは、0.4μｍ以下のパタ
ーニングにおける歩留りはごく悪いものとなる。このた
め、ゲート長が0.3μｍ以下の素子をこのプロセスで作
ることは困難といえる。また、たとえ、ゲート長が小さ
くできても、ゲート電極の断面積が小さくなるため、ゲ
ート抵抗が増大し、特性はかえって改善されない。
4）を用いることができるのでその上のレジストパター
ンは比較的微細に形成できる。すなわち、平坦化されれ
ば、マスクとの密着性が良くなり、ホトリソ工程でのパ
ターンの広がりを小さくできる。しかし、紫外線あるい
は遠紫外線を用いたホトリソでは、0.4μｍ以下のパタ
ーニングにおける歩留りはごく悪いものとなる。このた
め、ゲート長が0.3μｍ以下の素子をこのプロセスで作
ることは困難といえる。また、たとえ、ゲート長が小さ
くできても、ゲート電極の断面積が小さくなるため、ゲ
ート抵抗が増大し、特性はかえって改善されない。
（ニ） 課題を解決するための手段 本発明は半導体基板上に下部膜を形成する工程と、こ
の下部膜上に中間膜を形成する工程と、この中間膜上に
配線パターンを形成する工程と、基板表面に対して斜め
方向から前記配線パターンよりも小さい膜厚の上部膜を
形成する工程と、この上部膜をマスクとして前記下部膜
及び中間膜をエッチングする工程と、前記配線パターン
を除去する工程と、残存した上部膜をマスクとして前記
中間膜をエッチングする工程と、基板表面に対して略垂
直方向から金属膜を形成する工程と、前記中間膜を除去
する工程と、を含むことを特徴とする半導体装置の製造
方法である。
の下部膜上に中間膜を形成する工程と、この中間膜上に
配線パターンを形成する工程と、基板表面に対して斜め
方向から前記配線パターンよりも小さい膜厚の上部膜を
形成する工程と、この上部膜をマスクとして前記下部膜
及び中間膜をエッチングする工程と、前記配線パターン
を除去する工程と、残存した上部膜をマスクとして前記
中間膜をエッチングする工程と、基板表面に対して略垂
直方向から金属膜を形成する工程と、前記中間膜を除去
する工程と、を含むことを特徴とする半導体装置の製造
方法である。
（ホ） 作用 本発明によれば中間膜の膜厚と上部膜の形成方向によ
り電極や配線の線幅を決定できる。さらに、下部膜に断
面積の大きい電極や配線を形成できるため、該電極や配
線の抵抗を線幅を小としても低減することができる。
り電極や配線の線幅を決定できる。さらに、下部膜に断
面積の大きい電極や配線を形成できるため、該電極や配
線の抵抗を線幅を小としても低減することができる。
（ヘ） 実施例 本発明方法をHEMTに適用した場合について第１図
（ａ）乃至（ｋ）を用いて説明する。
（ａ）乃至（ｋ）を用いて説明する。
GaAs基板上にアンドープGaAs層を5000Å、アンドープ
AlGaAs（Al:Ga＝32:68）を60Å、SiドープAlGaAs（Al:G
a＝32:68、ｎ＝２×1018cm-3）を300Å、SiドープGaAs
（ｎ＝２×1018cm-3）を500Å、順次MBE法を用いて成長
し半導体基板（１）を完成する。そして、基板（１）上
にレジスト膜（東京応化製のOMRレジスト）を16000Å塗
布し、80℃にて10分間ベークする。UV光にてパターンを
露光した後、現像、リンスをし、150℃にて10分間ベー
クする。このレジスト膜をマスクとして水酸化ナトリウ
ム10％溶液と過酸化水素を10対１に混合したエッチャン
トにて基板（１）をエッチングし、段差4000Åのメサ部
（２）を形成する。レジスト膜は専用ストリッパーを用
いて除去する。そして、ソース電極及びドレイン電極を
形成する予定の部分以外に上述と同様のレジスト膜を形
成し、全面にAu＋Ge/Ni/Auを3000Å蒸着する。そして、
レジスト膜を除去した洗浄後、360℃、10分間の熱処理
を施すことで、ソース電極（３）及びドレイン電極
（４）を形成する（第１図（ａ））。
AlGaAs（Al:Ga＝32:68）を60Å、SiドープAlGaAs（Al:G
a＝32:68、ｎ＝２×1018cm-3）を300Å、SiドープGaAs
（ｎ＝２×1018cm-3）を500Å、順次MBE法を用いて成長
し半導体基板（１）を完成する。そして、基板（１）上
にレジスト膜（東京応化製のOMRレジスト）を16000Å塗
布し、80℃にて10分間ベークする。UV光にてパターンを
露光した後、現像、リンスをし、150℃にて10分間ベー
クする。このレジスト膜をマスクとして水酸化ナトリウ
ム10％溶液と過酸化水素を10対１に混合したエッチャン
トにて基板（１）をエッチングし、段差4000Åのメサ部
（２）を形成する。レジスト膜は専用ストリッパーを用
いて除去する。そして、ソース電極及びドレイン電極を
形成する予定の部分以外に上述と同様のレジスト膜を形
成し、全面にAu＋Ge/Ni/Auを3000Å蒸着する。そして、
レジスト膜を除去した洗浄後、360℃、10分間の熱処理
を施すことで、ソース電極（３）及びドレイン電極
（４）を形成する（第１図（ａ））。
次に、全面にPCVD法を用いてSi3N4膜（下部膜）
（５）を3000Å形成し、ソース・ドレイン電極（３）
（４）間部分に上述と同様のレジスト膜を形成した後、
このレジスト膜をマスクとしてRIE法を用いてSi3N4膜
（５）をエッチングする（第１図（ｂ））。このときの
条件はCF4ガス10sccm、圧力50mmTorr、出力500w、時間1
0分である。
（５）を3000Å形成し、ソース・ドレイン電極（３）
（４）間部分に上述と同様のレジスト膜を形成した後、
このレジスト膜をマスクとしてRIE法を用いてSi3N4膜
（５）をエッチングする（第１図（ｂ））。このときの
条件はCF4ガス10sccm、圧力50mmTorr、出力500w、時間1
0分である。
全面にレジスト（中間膜）（SHIPLEY社製SAL110−PL
1）（６）を8000Å塗布し、270℃にて30分間ベークする
（第１図（ｃ））。次に、全面にレジスト（フジ薬品製
LMR−33）を3000Å塗布し、60℃にて30分間ベークす
る。Deep UV（248nm）でパターンを露光した後、80℃
にて５分間ベークし、現像（90秒）、リンス（30秒）を
することによりゲートパターン（配線パターン）（７）
を形成する（第１図（ｄ））。ここでゲートパターン
（７）をオーバハング形状あるいは垂直形状としてい
る。尚、ここでイメージリバーサル法を用いてゲートパ
ターン（７）を形成してもよい。
1）（６）を8000Å塗布し、270℃にて30分間ベークする
（第１図（ｃ））。次に、全面にレジスト（フジ薬品製
LMR−33）を3000Å塗布し、60℃にて30分間ベークす
る。Deep UV（248nm）でパターンを露光した後、80℃
にて５分間ベークし、現像（90秒）、リンス（30秒）を
することによりゲートパターン（配線パターン）（７）
を形成する（第１図（ｄ））。ここでゲートパターン
（７）をオーバハング形状あるいは垂直形状としてい
る。尚、ここでイメージリバーサル法を用いてゲートパ
ターン（７）を形成してもよい。
基板（１）表面に対して45゜の方向からTi膜（上部
膜）（８）を2000Å蒸着する（第１図（ｅ））。ゲート
パターン（７）の膜厚は3000Åであるから、Ti膜（８）
の蒸着方向が45゜の場合、開孔（８）の幅ｌは約1600Å
となる。尚、得ようとするゲート長に応じてゲートパタ
ーン（７）及びTi膜（８）の膜厚とTi膜（８）の蒸着方
向を適宜選択すればよい。Ti膜（８）をマスクとして開
孔（９）からレジスト（６）をRIE法によりエッチング
する。このときの条件はO2ガス10sccm、10mmTorr、出力
500w、時間18分である。続いて、Ti膜（８）をマスクと
して開孔（９）からSi3N4膜（５）をRIE法によりエッチ
ングする（第１図（ｆ））。このときの条件はCF4ガス1
0sccm、圧力30mmTorr、出力500w、時間10分である。次
に、ゲートパターン（７）をジメチルホルムアミドによ
り除去して、該パターン（７）上のTi膜（８）を除去す
る（第１図（ｇ））。残存するTi膜（８）をマスクとし
てレジスト（６）をRIE法によりエッチングする（第１
図（ｈ））。このときの条件はO2ガス10sccm、圧力mmTo
rr、出力50w、時間18分である。Si3N4膜（５）をマスク
として基板（１）を酒石酸と過酸化水素を20:1に混合し
たエッチャントを用いてエッチングしてリセス部（10）
を形成する（第１図（ｉ））。基板（１）表面に対して
略垂直方向からゲート金属膜（Ti:500Å、Al:6000Å）
（11）を蒸着する（第１図（ｊ））。レジスト（６）を
シクロペンタンにより除去して、レジスト（６）上のTi
膜（８）及びゲート金属膜（11）を除去することでゲー
ト電極（12）を形成する（第１図（ｋ））。ここで形成
されたゲート電極（12）はゲート長が0.16μｍと非常に
小さく、かつ断面積の大きいものである。
膜）（８）を2000Å蒸着する（第１図（ｅ））。ゲート
パターン（７）の膜厚は3000Åであるから、Ti膜（８）
の蒸着方向が45゜の場合、開孔（８）の幅ｌは約1600Å
となる。尚、得ようとするゲート長に応じてゲートパタ
ーン（７）及びTi膜（８）の膜厚とTi膜（８）の蒸着方
向を適宜選択すればよい。Ti膜（８）をマスクとして開
孔（９）からレジスト（６）をRIE法によりエッチング
する。このときの条件はO2ガス10sccm、10mmTorr、出力
500w、時間18分である。続いて、Ti膜（８）をマスクと
して開孔（９）からSi3N4膜（５）をRIE法によりエッチ
ングする（第１図（ｆ））。このときの条件はCF4ガス1
0sccm、圧力30mmTorr、出力500w、時間10分である。次
に、ゲートパターン（７）をジメチルホルムアミドによ
り除去して、該パターン（７）上のTi膜（８）を除去す
る（第１図（ｇ））。残存するTi膜（８）をマスクとし
てレジスト（６）をRIE法によりエッチングする（第１
図（ｈ））。このときの条件はO2ガス10sccm、圧力mmTo
rr、出力50w、時間18分である。Si3N4膜（５）をマスク
として基板（１）を酒石酸と過酸化水素を20:1に混合し
たエッチャントを用いてエッチングしてリセス部（10）
を形成する（第１図（ｉ））。基板（１）表面に対して
略垂直方向からゲート金属膜（Ti:500Å、Al:6000Å）
（11）を蒸着する（第１図（ｊ））。レジスト（６）を
シクロペンタンにより除去して、レジスト（６）上のTi
膜（８）及びゲート金属膜（11）を除去することでゲー
ト電極（12）を形成する（第１図（ｋ））。ここで形成
されたゲート電極（12）はゲート長が0.16μｍと非常に
小さく、かつ断面積の大きいものである。
尚、必要に応じて第１図（ｌ）に示す如く、Si3N4膜
（５）を除去してもよい。また、ゲートパッドの形成予
定部位にもSi3N4膜を用い、ゲート電極と同様の形状の
ゲートパッドを形成することもできる。
（５）を除去してもよい。また、ゲートパッドの形成予
定部位にもSi3N4膜を用い、ゲート電極と同様の形状の
ゲートパッドを形成することもできる。
尚、本実施例ではゲート電極（12）とともにゲートパ
ッド（13）を形成した場合を示している。
ッド（13）を形成した場合を示している。
（ト） 発明の効果 本発明は以上の説明から明らかなように中間膜の膜厚
と上部膜の形成方向により電極や配線の線幅を決定でき
るとともに、電極や配線の断面積を大きくすることがで
きる。
と上部膜の形成方向により電極や配線の線幅を決定でき
るとともに、電極や配線の断面積を大きくすることがで
きる。
すなわち、本発明方法を用いてFETやHEMTのゲート電
極を形成すると、該ゲート電極はゲート長が短くかつ断
面積が大きくなり、FETやHEMTの性能を著しく向上させ
ることができる。
極を形成すると、該ゲート電極はゲート長が短くかつ断
面積が大きくなり、FETやHEMTの性能を著しく向上させ
ることができる。
第１図（ａ）乃至（ｌ）は本発明方法を説明するための
工程説明図、第２図（ａ）乃至（ｈ）は従来技術を説明
するための工程説明図である。 （１）……半導体基板、（２）……メサ部、（３）……
ソース電極、（４）……ドレイン電極、（５）……下部
膜、（６）……中間膜、（７）……配線パターン、
（８）……上部膜、（９）……開孔、（10）……リセス
部、（11）……金属膜、（12）……ゲート電極、（13）
……ゲートパッド。
工程説明図、第２図（ａ）乃至（ｈ）は従来技術を説明
するための工程説明図である。 （１）……半導体基板、（２）……メサ部、（３）……
ソース電極、（４）……ドレイン電極、（５）……下部
膜、（６）……中間膜、（７）……配線パターン、
（８）……上部膜、（９）……開孔、（10）……リセス
部、（11）……金属膜、（12）……ゲート電極、（13）
……ゲートパッド。
Claims (1)
- 【請求項１】半導体基板上に下部膜を形成する工程と、
この下部膜上に中間膜を形成する工程と、この中間膜上
に配線パターンを形成する工程と、基板表面に対して斜
め方向から前記配線パターンよりも小さい膜厚の上部膜
を形成する工程と、この上部膜をマスクとして前記下部
膜及び中間膜をエッチングする工程と、前記配線パター
ンを除去する工程と、残存した上部膜をマスクとして前
記中間膜をエッチングする工程と、基板表面に対して略
垂直方向から金属膜を形成する工程と、前記中間膜を除
去する工程と、を含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9670389A JP2703327B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9670389A JP2703327B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02273940A JPH02273940A (ja) | 1990-11-08 |
| JP2703327B2 true JP2703327B2 (ja) | 1998-01-26 |
Family
ID=14172122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9670389A Expired - Fee Related JP2703327B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2703327B2 (ja) |
-
1989
- 1989-04-17 JP JP9670389A patent/JP2703327B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02273940A (ja) | 1990-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |