JP2690691B2

JP2690691B2 - ライトバック・キャッシュ・メモリを有する演算処理装置

Info

Publication number: JP2690691B2
Application number: JP6145106A
Authority: JP
Inventors: 剛池田; 隆志多賀
Original assignee: 新潟日本電気株式会社
Priority date: 1994-06-27
Filing date: 1994-06-27
Publication date: 1997-12-10
Anticipated expiration: 2012-12-10
Also published as: JPH0816467A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ライトバック方式の外
部キャッシングメモリを有する演算処理装置に関するも
のである。

【０００２】

【従来の技術】従来のライトバック方式のメモリ・キャ
ッシュ機構を有する演算処理装置は、ＣＰＵと主メモリ
とキャッシュメモリと、これらを制御する制御装置から
構成されており、主メモリとキャッシュメモリ内の情報
の同一性を保持する為に、更新されたキャッシュメモリ
内のデータを主メモリに書き込むライトバック・サイク
ルが使用されていた。すなわち、ＣＰＵ（中央演算処理
装置）が実行されたメモリ読み込み命令の対象ブロック
がキャッシュメモリ内に記憶されていない場合（キャッ
シュ・ミス・リード）、キャッシュメモリ内にその対象
ブロックを記憶する場所（置換対象ブロック）を新たに
用意する必要があり、置換対象ブロックに既存の情報が
ある場合、そこに主メモリからの情報を上書きすること
になる。

【０００３】ところで、ライトバック方式では、既にキ
ャッシュメモリ内の置かれている領域へのメモリ書き込
み命令はキャッシュメモリに対してのみ行われるため、
最新の情報はキャッシュメモリ内に存在し、主メモリ内
の情報は古い、誤った情報であると言える。そこで上書
きする前に、その新しい情報を主メモリに転送する必要
がある。これをライトバックと呼ぶ。また、このとき転
送される情報をライトバック・データと呼ぶことにす
る。一般にライトバックが行われるのは、キャッシュ・
ミス・リードの時のみである。

【０００４】図４に、このような従来のバック・キャッ
シュ機構を有する演算処理装置の一例を示す。図４で
は、演算処理および外部記憶手段に対する情報の読み書
きを行うＣＰＵ１と、中速、大容量の記憶手段である主
メモリ２と、高速、中容量の記憶手段であるキャッシュ
メモリ３はＣＰＵ・バス９に接続されている。また、Ｃ
ＰＵ１が実行したメモリ命令を判断し、主メモリ２，キ
ャッシュメモリ３及びＣＰＵ１が制御するメモリコント
ローラ４は、ＣＰＵ・バス９を通じてＣＰＵ１の命令を
受け取り、主メモリ制御信号１３、キャッシュメモリ制
御信号１４、及びＣＰＵ制御信号１２を通じて各装置を
制御する。

【０００５】次に、図５を参照して本例の動作について
説明する。図５は図４に示した従来例におけるキャッシ
ュ・ミス・リード時のデータの転送の様子を示す。図５
（Ａ）、及び（Ｂ）は時間の経過による様子の違いを示
す。まず図５の（Ａ）に示すライトバック・データのキ
ャッシュメモリから主メモリへの転送３４について説明
をする。ＣＰＵ１の実行したメモリ命令がキャッシュ・
ミス・リードとメモリコントローラ４が判断すると、ま
ずメモリコントローラ４はキャッシュメモリ制御信号１
４を通じてキャッシュ３から置換対象ブロックの情報を
読み出すように制御を行う。するとＣＰＵ／バス９にそ
の情報が現れる。その際、メモリコントローラ４は、主
メモリ制御信号１３を通じて、主メモリ２にＣＰＵ・バ
ス９に現れた情報を書き込むように制御を行う。以上が
ライトバック・データのキャッシュメモリ３から主メモ
リ２への転送３４である。

【０００６】次に図５の（Ｂ）に示す主メモリからの読
み込みについて説明を行う。前記ライトバック・データ
の転送３４が終了すると、メモリコントローラ１はＣＰ
Ｕ１のメモリ読み込み命令で要求のあった領域のデータ
を主メモリ２から読み出すように制御を行う。読み出さ
れたデータはＣＰＵ・バス９に現れる。この際、メモリ
コントローラ４はＣＰＵ１に対してデータがＣＰＵ・バ
ス９に有効になったことを伝える。（レディ信号をアク
ティブにする）と、ＣＰＵ１はデータを受け取る（３
５）ことが出来る。更にこの際、図中３６に示すよう
に、メモリコントローラはキャッシュメモリ３にこのＣ
ＰＵ・バス９に現れたデータを書き込むように制御を行
う。

【０００７】上述の例においては、キャッシュメモリ３
から主メモリ２へのライトバックが終了してからでなけ
れば主メモリ２からの読み出しができないという欠点が
ある。

【０００８】この欠点を除した従来の他の例を図６に示
す。図６では主メモリ２は双方向トランシーバ３７を介
してＣＰＵ・バス９に接続されている。高速、中容量の
記憶手段であるキャッシュメモリ３はＣＰＵ・バス９に
接続され、更にデータを一時記憶可能なライトバック・
バッファ３８を介して主メモリ２に接続されている。ま
た、ＣＰＵ１が実行したメモリ命令を判断し、主メモリ
２、キャッシュメモリ３、双方向トランシーバ３７、ラ
イトバック・バッファ３８、及びＣＰＵ１を制御するメ
モリコントローラ４は、ＣＰＵ・バス９を介してＣＰＵ
１の命令を受け取り、主メモリ制御信号１３、キャッシ
ュメモリ制御信号１４、双方向トランシーバ制御信号３
９、ライトバック・バッファ制御信号４０、及びＣＰＵ
制御信号１２を通じて各装置を制御する。

【０００９】次に図７を参照して、本例の動作について
説明を行う。図７は図６に示した従来例におけるキャッ
シュ・ミス・リード時のデータの転送を示す。図７では
（Ａ）から（Ｄ）の順に時間が経過している。図６に示
した従来例のキャッシュ・ミス・リード時には、まず図
７の（Ａ）に示すライトバック・データのライトバック
・バッファ３８への転送２０が行われる。つまり、ＣＰ
Ｕ１の実行したメモリ命令がキャッシュ・ミス・リード
とメモリコントローラ４が判断すると、まずメモリコン
トローラ４はキャッシュメモリ制御信号１４を通じてキ
ャッシュメモリ３から置換対象ブロック２４の情報を読
み出すように制御を行う。するとＣＰＵ・バス９にその
情報が現れる。その際、図中２０に示すように、メモリ
コントローラ４は、ライトバック・バッファ３８にＣＰ
Ｕ・バス９に現れたデータを一時記憶するように制御を
行う。

【００１０】前記ライトバック・データのライトバック
バッファ３８への転送２０が終し、ＣＰＵ・バス９が解
放されると、図７の（Ｂ）に示すように、メモリコント
ローラ４はＣＰＵ１のメモリ読み込み命令で要求のあっ
たメモリ領域３２のデータを主メモリ２から読み出すよ
うに制御を行う。この際、双方向トランシーバ３７は既
に主メモリ・バス１０からＣＰＵ・バス９の方向にデー
タを転送できるようにメモリコントローラ４によって制
御されている。よって読み出されたデータはＣＰＵ・バ
ス９に現れる。この際、メモリコントローラ４はＣＰＵ
１に対してデータがＣＰＵ・バス９に有効になったこと
を伝える２６（レディ信号をアクティブにする）と、Ｃ
ＰＵ１はデータを受け取りＣＰＵ内部のキャッシュ２２
に転送することが出来る（図中３５）。更に、図中３６
に示すように、メモリコントローラ４はキャシュメモリ
３にこのＣＰＵ・バス９に現れたデータを書き込むよう
に制御を行う。

【００１１】主メモリ２から読み出しが全て完了すると
次に、図７の（Ｃ）に示すように、まずメモリコントロ
ーラ４は要求データの転送完了をＣＰＵ１に伝える（図
中４３）。更にメモリコントローラ４は双方向トランシ
ーバ３７をハイ・インピーダンス状態に制御しＣＰＵ．
バス９とメモリ・バス１０を切り離す。またメモリコン
トローラ４はライトバック・バッファ３８に一時記憶さ
れているライトバック・データを主メモリ・バス１０に
読み出すようにライトバック・バッファ３８を制御す
る。この際、メモリコントローラ４は主メモリ・バス１
０に現れたライトバック・データを主メモリ２の当該ア
ドレスに書き込むように制御を行う。

【００１２】その結果図７の（Ｄ）に示すように、図７
の（Ａ）において主メモリ２内のメモリ命令対象ブロッ
ク３２にあったデータＤ１、Ｄ２、Ｄ３、Ｄ４がＣＰＵ
内部キャッシュ２２及びキャッシュメモリ３内の置換対
象ブロック２４へ転送され、サイクル開始時点において
キャッシュメモリ３内の置換対象ブロック２４にあった
データＣ１、Ｃ２、Ｃ３、Ｃ４は主メモリ内のライトバ
ック・データ転送アドレス２３への転送が完了する。

【００１３】

【発明が解決しようとする課題】しかしながら、上述し
た改良された例によっても、ライトバックが行われてい
る間は、ＣＰＵの命令に対して待ち時間（ウェイト）が
挿入されるので、演算処理装置の性能が低下するという
問題点がある。

【００１４】

【課題を解決するための手段】第１の本発明は、キャッ
シュメモリ・バスと主メモリ・バスの間に存し、ＣＰＵ
が要求するデータがキャッシュメモリに無く、当該デー
タを主メモリより読み出し、更に当該データを前記キャ
ッシュメモリに記憶するというキャッシュ・ミス・リー
ドにおいて、当該データを記憶する前記キャッシュメモ
リ内の該当するブロックに、有効な他のデータ（ライト
バック対象データ）が存在し、当該ライトバック対象デ
ータを主メモリへ書き戻す動作（リプレースメント・ラ
イトバック）を必要とする時に前記キャッシュメモリ内
の当該ライトバック対象データが入力されるライトバッ
ファと、ＣＰＵ・バスとキャッシュメモリ・バスの間に
存し、前記入力と並行して前記主メモリから読み出され
た当該データが入力され、前記ライトバッファへの当該
ライトバック対象データの入力終了後に当該データをキ
ャッシュメモリに出力する他のライトバッファと、主メ
モリ・バスとＣＰＵ・バスの間に存し、前記主メモリか
らの読み出し終了後は高インピーダンス状態になって、
前記ライトバッファ内のライトバック対象データが主メ
モリ・バスに出力されるときに、主メモリ・バスとＣＰ
Ｕ・バスとを切り離す双方向トランシーバーとを設けた
ライトバック・キャッシュ・メモリを有する。

【００１５】第２の本発明は、ＣＰＵ・バスとキャッシ
ュメモリ・バスの間に存し、キャッシュ・ヒット・ライ
ト時において、ＣＰＵ・バスからキャッシュメモリ・バ
スの方向に低インピーダンス状態になり、ＣＰＵが出力
する書き込みデータをキャッシュメモリ・バスへ伝送す
る双方向トランシーバと、キャッシュメモリ・バスと主
メモリ・バスの間に存し、キャッシュヒット・ライト時
において、前記双方向トランシーバを通り前記キャッシ
ュメモリ・バス上に伝送された当該書き込みデータが入
力されつつ、当該書き込みデータを主メモリバスへ出力
するライトバッファと、主メモリ・バスとＣＰＵ・バス
の間の存し、キャッシュ・ヒット・ライト時には高イン
ピーダンス状態になっている他の双方向トランシーバと
を設けたライトバック・キャッシュ・メモリを有する。

【００１６】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１７】図１は、本発明の第１の実施例を示すブロ
ック図であり、演算処理および外部記憶手段に対する情
報の読み書きを行うＣＰＵがＣＰＵ・バス９に接続され
る。中速、大容量の記憶手段である主メモリ２は主メモ
リ・バス１０に接続され、主メモリ・バス１０は第２の
双方向トランシーバ６を介してＣＰＵ・バス９に接続さ
れる。高速、中容量の記憶手段であるキャッシュメモリ
３はキャッシュメモリ・バス１１に接続され、キャッシ
ュメモリ・バス１１は第１の双方向トランシーバ５、及
びＣＰＵ・バス９からのデータを一時記憶可能な第１の
ライト・バッファ７を介してＣＰＵ・バス９に接続さ
れ、更にキャッシュメモリ３からのデータを一時記憶可
能な第２のライト・バッファ８を介して主メモリ２に接
続される。

【００１８】ＣＰＵ・バス９に接続されたメモリコント
ローラ４はＣＰＵ１が実行した命令を判断し、主メモリ
２、キャッシュメモリ３、第１の双方向トランシーバ
５、第２の双方向トランシーバ６、第１のライト・バッ
ファ７、第２のライト・バッファ８及びＣＰＵ１を制御
する。また、メモリコントローラ４はＣＰＵ・バス９を
通じてＣＰＵ１の命令を受け取り、主メモリ制御信号１
３、キャッシュメモリ制御信号１４、第１の双方向トラ
ンシーバ制御信号１５、第１の双方向トランシーバ制御
信号１６、第１のライト・バッファ制御信号１７、第２
のライト・バッファ制御信号１８及びＣＰＵ制御信号１
２を用いて各装置を制御する。

【００１９】次に本実施例の動作について説明する。ま
ず、キャッシュ・ヒット・リードの場合、キャッシュメ
モリ３内の該当データを第１の双方向トランシーバ５を
経由してＣＰＵ１へ転送する。第１のトランシーバ５
は、当然キャッシュメモリ３からＣＰＵ・バス９の方向
に低インピーダンス状態となっている。キャッシュメモ
リ３、第１の双方向トランシーバ５、及びＣＰＵ１の制
御はメモリコントローラ４が行う。

【００２０】次に、キャッシュ・ミス・ライトの場合、
ＣＰＵ１からのライト・データは第２の双方向トランシ
ーバ６を経由して主メモリ２の該当アドレスへ転送され
る。この場合には、第２のトランシーバ６は、当然ＣＰ
Ｕ・バス９から主メモリ２の方向に低インピーダンス状
態となっている。ＣＰＵ１，第２の双方向にトランシー
バ６、及び主メモリ２の制御はメモリコントローラ４が
行う。以上、２つの場合にはいずれもライトバックの必
要がない。

【００２１】次に、図２を参照してキャッシュ・ミス・
リードの場合について説明する。図２では（Ａ）から
（Ｄ）の順に時間が経過している。まず、図２の（Ａ）
に示すように、キャッシュメモリ４からのライトバック
・データの読み出し２０と、ＣＰＵ要求データの主メモ
リ２からの読み出し２７が同時に行われる。すなわち、
ＣＰＵ１の実行したメモリ命令がキャッシュ・ミス・リ
ードとメモリコントローラ４が判断すると、まずメモリ
コントローラ４はキャッシュメモリ３から置換対象ブロ
ック２４の情報を読み出すように制御を行う。するとキ
ャッシュメモリ・バス１１にその情報が現れる。その
際、メモリコントローラ４は、第２のライト・バッファ
８にキャッシュメモリ・バス１１に現れたデータを一時
記憶するように制御を行う。

【００２２】一方、メモリコントローラ４は、ＣＰＵ１
のメモリ読み込み命令の直後に、要求のあったメモリ領
域３２のデータの主メモリ２からの読み出しを開始でき
る。この際、第２の双方向トランシーバ６は主メモリ・
バス１０からＣＰＵ・バス９の方向にデータを転送でき
るようにメモリコントローラ４によって制御されてい
る。よって読み出されたデータはＣＰＵ・バス９に表れ
る。この際、メモリコントローラ４はＣＰＵ１に対して
データがＣＰＵ・バス９に有効になったことをレディ信
号２６によって伝えると、ＣＰＵ１はデータを受け取り
ＣＰＵ内部のキャッシュ２２に転送する。

【００２３】メモリコントローラ４は第１のライト・バ
ッファ７に、このＣＰＵ・バス９に現れたデータを一時
記憶するように制御を行う（図中２７）。キャッシュメ
モリ３は主メモリ２に比べ高速な応答が可能であるた
め、置換対象ブロック２４のデータＣ１〜Ｃ４のライト
・バッファ８への転送（図中２０）が主メモリ２からの
ＣＰＵ１へのデータ転送（図中２７）よりも先に終了す
る。

【００２４】その後、図２（Ｂ）に示すように、第１の
ライト・バッファ７に一時記憶されているデータＤ１、
Ｄ２のキャッシュメモリ３への転送２５を行う。この
際、主メモリ２からのＣＰＵ１へのデータの転送（図中
２７）はまだ継続されている。主メモリ２からの読み出
しにかかるデータ転送（図中２７）が完了すると、図２
（Ｃ）に示すように、メモリコントローラ４は要求デー
タＤ１〜Ｄ４の転送完了をＣＰＵ１の伝える（図中４
３）。

【００２５】続いて、第２のライト・バッファ８に一時
記憶されているライト・バック・データＣ１〜Ｃ４の主
メモリの該当アドレス２３への転送を行う（図中２
１）。この際、メモリコントローラ４により第２の双方
向トランシーバ６はその出力がハイ・インピーダンス状
態に制御され、主メモリ２へのライトバック・データの
転送２１はＣＰＵ１の次の命令実行の妨げとはならない
（主メモリへのアクセスを要する場合を除く）。主メモ
リ２へのライトバック・データの転送２１の終了で、キ
ャッシュ・ミス・リードにかかる制御は完了する。

【００２６】つまり、図２（Ｄ）に示すように、図２の
（Ａ）で主メモリ内のメモリ命令対象ブロック３２にあ
ったデータＤ１〜Ｄ４がＣＰＵ内部キャッシュ２２及び
キャッシュメモリ３内の置換対象ブロック２４へ転送さ
れ、図２（Ａ）ではキャッシュメモリ３内の置換対象ブ
ロック２４にあったデータＣ１〜Ｃ４は主メモリ内のラ
イトバック・データ転送先アドレス２３へ転送される。

【００２７】次にキャッシュ・ヒット・ライトで、かつ
キャッシュメモリ３内の該当ブロックが更新されていな
い場合について、図３を参照して説明する。キャッシュ
メモリ３内には、あるブロックが更新されているかどう
かを記録する部分（ダーティ・ビット）２８が夫々のブ
ロックに対して用意されており、このダーティ・ビット
２８によりメモリコントローラ４は、該当ブロックが更
新されているかどうかを判断する。ダーティ・ビット
は”１”の時が「更新されている」状態を表し、図３
（Ａ）に示すように”０”が「更新されていない」状態
を表す。なお、このダーティー・ビット２８はメモリコ
ントローラ４内に置かれる場合もある。

【００２８】まず、メモリコントローラ４がキャッシュ
・ヒット・ライトで、かつ該当ブロックが更新されてい
ないと判断すると、図３（Ａ）に示すように、第１の双
方向トランシーバ５のデータ転送方向をＣＰＵ・バス９
からキャッシュメモリ・バス１１の方向に制御し、第２
の双方向トランシーバ６をその出力がハイ・インピーダ
ンスになるように制御する。更に、第２のライト・バッ
ファ８をキャッシュメモリ・バス１１に現れたデータを
一時記憶するように制御する。一方、第１のライトバッ
ファ７はここでは用いない。

【００２９】ＣＰＵからの書き込み命令が、１キャッシ
ュ内ブロックのどのワードの書き込みを行うかは様々で
ある。ここでは、ブロックの先頭から２ワード分にデー
タを書き込む場合を例に説明を行う。図３（Ａ）に示
す、ＣＰＵ１内部のライトバッファ４２にあるＤ１及び
Ｄ２が、ＣＰＵが書き込みを行うライト・データであ
る。なお、ＣＰＵの１回のデータ転送により転送される
データの最大の大きさをワードと呼ぶことにする。本文
中ではＣ１、Ｄ１等と記述しているデータの大きさがこ
れに相当する。またＣＰＵが１回のブロック転送で転送
可能な最大のデータの大きさ、及びそれを格納する領域
をブロックと呼ぶことにする。

【００３０】一方、主メモリ２の該当ブロック２３、及
びキャッシュメモリ３の該当ブロック２４には同一デー
タＣ１〜Ｃ４が記憶されて、ダーティ・ビット２８は該
当ブロック２４が「更新されていない」状態であること
を示す、リセット状態（”０”である。

【００３１】図３の（Ｂ）はデータ転送の様子を示す。
ＣＰＵ１からのライト・データは第１の双方向トランシ
ーバ５を介してキャッシュメモリ３内のブロック２４へ
書き込まれ（図中３１）、ＣＰＵに対してレディ信号２
６が返され、該当ブロック２４のダーティ・ビット２８
がセットされる（図中２９）。この際、キャッシュメモ
リ・バス１１に現れたデータは第２のライトバッファ８
に一時記憶される（図中４１）。更にこのデータは主メ
モリ・バス１０にも即座に転送され、主メモリ２の該当
アドレス２３への書き込み（図中３３）が開始される。

【００３２】主メモリ２への書き込み３３は、これに続
くＣＰＵの命令が主メモリ２へのアクセスを必要とする
（つまりキャッシュ・ミスあるいは非キャッシュメモリ
領域へのメモリ命令など）まで継続される。主メモリへ
のライト・データ書き込み（図中３３）の途中でＣＰＵ
１により主メモリ２へのアクセス要求が生じた場合、Ｃ
ＰＵ１の命令実行を優先し、即座に主メモリへのライト
・データに書き込み（図中３３）を中止する。この場
合、ダーティー・ビット２８は「更新された」状態を表
す、セット状態（”１”）になっている。尚、この一連
の制御はメモリコントローラ４により行われる。

【００３３】ライト・データの主メモリ２への書き込み
が完了すると、図３（Ｃ）に示すように、キャッシュメ
モリ３の該当ブロック２４と主メモリ２の該当ブロック
２３の内容が同じになる。このように主メモリへの書き
込み３３が完了すると、該当ダーティ・ビット２８はメ
モリコントローラ４によりリセットされ（図中３０）、
該当ダーティ，ヒットの内容は“０”に書き換えられ
る。

【００３４】尚、キャッシュ・ヒット・ライトでかつ該
当ブロックが「更新されている」状態の場合は、メモリ
コントローラ４の制御によりＣＰＵ１からのライト・デ
ータを第１の双方向トランシーバ５を介してキャッシュ
メモリ３への該当ブロック２４に書き込むのみであり、
主メモリ２への書き込みは行わない。

【００３５】以上に説明した実施例は、キャッシュ・ミ
ス・リードにおいて必要なライトバック及びキャッシュ
・ヒット・ライト時における更新済みブロックの発生抑
制のいずれにおいても効果を発揮するよう構成されてい
るが、一方においてのみ有効な実施例も容易に実現でき
る。すなわち、キャッシュ・ミス・リード時においての
み有効とするのであれば、図１において第１の双方向ト
ランシーバ５を不要とし、またキャッシュ・ヒット・ラ
イト時においてのみ有効とするのであれば図１において
第１のライトバッファ７は不要であると共に第１のトラ
ンシーバ５は高インピーダンス状態を形成する必要がな
い。

【００３６】

【発明の効果】以上説明したように、本発明はライトバ
ック・サイクルとＣＰＵ・サイクルを並行して行う構成
としたため、従来のライトバック・キャッシュ機構を有
する演算処理装置における性能低下の原因であったライ
トバック・サイクルによるＣＰＵ・サイクルにおけるウ
ェイトを削減できる。

【００３７】また、キャッシュ・ヒット時にＣＰＵから
のライト・データを可能な範囲で主メモリにも書き込む
ことにより、ライトバック・サイクルの発生頻度自体を
減らし性能向上を図ることができる。

【図面の簡単な説明】

【図１】本発明による一実施例を示すブロック図であ
る。

【図２】図１の実施例において、キャッシュ・ミス・リ
ードが発生した場合の各部の動作状況を示す図である。

【図３】図１の実施例において、キャッシュ・ヒット・
ライトが発生し、かつキャッシュメモリないの該当ブロ
ックが更新されていない場合の各部の動作状況を示す図
である。

【図４】従来の第１の例を示すブロック図である。

【図５】図４の従来例において、キャッシュ・ミス・リ
ードが発生した場合の各部の動作状況を示す図である。

【図６】従来の第２の例を示すブロック図である。

【図７】図６の従来例において、キャッシュ・ミス・リ
ードが発生した場合の各部の動作状況を示す図である。

【符号の説明】

１ＣＰＵ（中央演算処理捜査）２主メモリ（メインメモリ）３キャッシュメモリ４メモリコントローラ５第１の双方向トランシーバ６第２の双方向トランシーバ７第１のライト・バッファ８第２のライト・バッファ９ＣＰＵ・バス１０主メモリ・バス１１キャッシュメモリ・バス

Claims

(57)【特許請求の範囲】

【請求項１】キャッシュメモリ・バスと主メモリ・バ
スの官に存し、ＣＰＵが要求するデータがキャッシュメ
モリに無く、当該データを主メモリより読み出し、更に
当該データを前記キャッシュメモリに記憶するというキ
ャッシュ・ミス・リードにおいて、当該データを記憶す
る前記キャッシュメモリ内の該当するブロックに、有効
な他のデータ（ライトバック対象データ）が存在し、当
該ライトバック対象データを主メモリへ書き戻す動作
（リプレースメント・ライトバック）を必要とする時に
前記キャッシュメモリ内の当該ライトバック対象データ
が入力されるライトバッファと、ＣＰＵ・バスとキャッシュメモリ・バスの間に存し、前
記入力と並行して前記主メモリから読み出された当該デ
ータが入力され、前記ライトバッファへ当該ライトバッ
ク対象データの入力終了後に当該データをキャッシュメ
モリに出力する他のライトバッファと、主メモリ・バスとＣＰＵ・バスの間に存し、前記主メモ
リからの読み出し終了後は高インピーダンス状態になっ
て、前記ライトバッファ内のライトバック対象データが
主メモリ・バスに出力されるときに、主メモリ・バスと
ＣＰＵ・バスとを切り離す双方向トランシーバーとを設
けたライトバック・キャッシュ・メモリを有する演算処
理装置。
【請求項２】ＣＰＵ・バスとキャッシュメモリ・バス
の間に存し、キャッシュ・ヒット・ライト時において、
ＣＰＵ・バスからキャッシュメモリ・バスの方向に低イ
ンピーダンス状態になり、ＣＰＵが出力する書き込みデ
ータをキャッシュメモリ・バスへ伝送する双方向トラン
シーバと、キャッシュメモリ・バスと主メモリ・バスの間に存し、
キャッシュヒット・ライト時において、前記双方向トラ
ンシーバを通り前記キャッシュメモリ・バス上に伝送さ
れた当該書き込みデータが入力されつつ、当該書き込み
データを主メモリバスへ出力するライトバッファと、主メモリ・バスとＣＰＵ・バスの間に存し、キャッシュ
・ヒット・ライト時には高インピーダンス状態になって
いる他の双方向トランシーバとを設けたライトバック・
キャッシュ・メモリを有する演算処理装置。
【請求項３】ＣＰＵとキャッシュメモリ・バスの間に
存し、リプレースメント・ライトバックを要するキャッ
シュ・ミス・リード時には高インピーダンス状態、また
キャッシュ・ヒット・ライト時においてＣＰＵ・バスか
らキャッシュメモリ・バスの方向に低インピーダンス状
態になる双方向トランシーバを設け、請求項１に於ける
双方向トランシーバはキャッシュ・ヒット・ライト時に
は高インピーダンス状態になり、前記キャッシュメモリ・バスと主メモリ・バスの間の前
記ライトバッファをキャッシュ・ヒット・ライト時には
ＣＰＵ・バスから前記双方向トランシーバを通りキャッ
シュメモリ・バスに出力された書き込みデータを入力し
つつ主メモリ・バスに出力させるように構成したことを
特徴とする請求項１記載のライトバック・キャッシュ・
メモリを有する演算処理装置。