JP2503131B2 - プロセツサシステム - Google Patents

プロセツサシステム

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JP2503131B2
JP2503131B2 JP3216195A JP21619591A JP2503131B2 JP 2503131 B2 JP2503131 B2 JP 2503131B2 JP 3216195 A JP3216195 A JP 3216195A JP 21619591 A JP21619591 A JP 21619591A JP 2503131 B2 JP2503131 B2 JP 2503131B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はプロセツサシステムに関
し、特にキヤツシユ処理をせずにデータをメモリ内のあ
る位置から他の位置に移す場合に適用して好適なもので
ある。
【０００２】
【従来の技術】図１は双方向マルチプロセツサシステム
（ＭＰ）の基本構成を示す。詳細な説明については米国
特許第４，５０３，４９７号を参考までにここに取り上
げる。従来、プロセツサ命令素子（ＩＥ）のいずれかが
データを記憶装置内のある位置から他の位置に移動させ
たい場合、データは、記憶装置には格納されず、プロセ
ツサのストアイン方式のキヤツシユメモリに取り出され
る。その後データは記憶装置に格納される。この例外と
して「ＩＢＭ３０９０」システムにおけるページング動
作（米国特許第４，４７６，５２４号）がある。このシ
ステムにおいては、１ページ分のデータが主記憶装置及
び拡張記憶装置間を移動することができるようになされ
ているが、このシステムは転送を行うために専用の熱制
御モジユール（ＴＣＭ）を必要とする。
【０００３】
【発明が解決しようとする課題】上述の引用米国特許第
４，５０３，４９７号のようなシステムにおいては、デ
ータをキヤツシユメモリに記憶させずに記憶装置のある
位置から他の位置に移動させたい場合がある。この従来
のプロセツサシステムが移動させたデータを使用しない
場合、データを一旦キヤツシユメモリに記憶させること
は単に記憶階層の効率を悪化させる結果になる。本発明
の一実施例により改善されたプロセツサシステム及びそ
の方法はプロセツサがストアイン方式のキヤツシユメモ
リをもつ形式のもので、メモリ及びストアイン方式のキ
ヤツシユメモリ間を結合するストアバツフアが存在する
ものである。
【０００４】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、データ転送を要求する複数のプロ
セツサ及び他の素子を有し、データをメモリ内の第１の
記憶位置からメモリ内の第２の記憶位置に転送させるこ
とができるプロセツサシステム（１０）において、主記
憶装置（１１）及び拡張記憶装置（１３）に割り当てら
れた物理記憶域を有するシステムメモリに結合された複
数のプロセツサを設け、物理記憶域は、データを転送す
るデータ転送手段によつて、当該プロセツサシステムの
プロセツサ又は他の素子からの要求によりデータを転送
し得る記憶位置のアレイ（Ｘ、Ｙ）をメモリ内に提供し
ており、データ転送手段は、選択的にデータ転送要求信
号を発生することにより、データをキヤツシユ処理せず
に、メモリ内の第１の記憶位置からメモリ内の第２の記
憶位置に移動させるプロセツサと、プロセツサ及びメモ
リ間に接続され、かつ制御回路（１９）によつてプロセ
ツサの指示の下にデータをキヤツシユ処理すると共に、
プロセツサからのデータをメモリに転送する機構を構成
するストアイン方式のキヤツシユメモリ（１５ａ、１７
ａ）とを含み、制御回路（１９）はデータ転送要求信号
に応答し、制御回路（１９）はデータスイツチ（２１）
として機能することによりデータ転送要求信号に応答し
てデータがデータ転送バツフア（２７、２８）を通るよ
うなルートを形成すると共に、制御回路（１９）は当該
データ転送要求信号に応答してデータがストアイン方式
のキヤツシユメモリ（１５ａ、１７ａ）を通るようなル
ートの形成を禁止し、さらに制御回路（１９）は、メモ
リに結合され、データをメモリ内のメモリアレイから当
該制御回路（１９）を介して転送するデータスイツチ
（２１）と、データスイツチ（２１）及びストアイン方
式のキヤツシユメモリ（１５ａ、１７ａ）に接続され、
最も長い間アクセスされなかつた追出しデータ及びクロ
スインタロゲート追出しデータを保持するデータ転送バ
ツフア（２７、２８）と、データスイツチ（２１）に結
合され、データ転送を調整するシステム制御回路（２
５）と、データスイツチ（２１）及びシステム制御回路
（２５）に結合され、プロセツサ及び他の素子からの転
送要求について優先順位を与えるシステム優先論理回路
（２２）と、記憶保護論理回路（２３）と、スタツクレ
ジスタを含み、最新レベルのデータが記憶域又はストア
イン方式のキヤツシユメモリ（１５ａ、１７ａ）に存在
するか否かを判定するクロスインタロゲート論理回路
（２４）とを含み、クロスインタロゲート論理回路（２
４）は、ストアイン方式のキヤツシユメモリ（１５ａ、
１７ａ）、システム優先論理回路（２２）及びシステム
制御回路（２５）に結合されており、選択的に要求され
たデータ転送が完了するまで、新しい追出し要求をロツ
クアウトする手段を含むようにした。
【０００５】
【作用】データ転送バツフア（２７、２８）はデータが
ストアイン方式のキヤツシユメモリ（１５ａ、１７ａ）
を通過せずに転送する間データを記憶することによりメ
モリ内のある位置から他の位置にデータを転送するとい
うプロセツサの要求に応答する。
【０００６】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【０００７】図１は本発明による一実施例のプロセツサ
システム１０を示し、主記憶装置１１及び拡張記憶装置
１３は記憶チツプＸ又はＹ内メモリアレイとして形成さ
れている。この実施例は、データをアレイのある位置か
ら他の位置に、又はあるアレイから他のアレイに転送す
る場合を示す。４〔Ｍｂｉｔ〕程度の高密度メモリチツ
プはアドレス制御をすることによつて例えば１〔Ｇ ｂ
ｙｔｅ〕の記憶装置を形成する。各中央処理装置（ＣＰ
Ｕ）１５及び１７はそれぞれストアイン方式のキヤツシ
ユメモリ１５ａ及び１７ａを有する。ＣＰＵ１５及び１
７、並びにストアイン方式のキヤツシユメモリ１５ａ及
び１７ａでなるバツフア制御素子（ＢＣＥ）は記憶チツ
プＸ及びＹのアレイに結合されたシステム制御素子（Ｓ
ＣＥ）１９に接続されている。システム制御素子（ＳＣ
Ｅ）１９はＣＰＵ１５及び１７をチヤネル制御素子（Ｃ
ＣＥ）２０並びに主記憶装置１１の記憶チツプＸ及びＹ
のアレイに接続されている。システム制御素子（ＳＣ
Ｅ）１９はデータスイツチ２１、システム優先論理回路
２２、記憶保護論理回路２３、クロスインタロゲート
（ＸＩ）論理回路２４、及びシステム制御回路２５を含
んでいる。システム優先論理回路２２はＣＰＵ１５及び
１７並びにチヤネル制御素子（ＣＣＥ）２０からの要求
に優先権を与える。記憶保護論理回路２３はあるＣＰＵ
又はリクエスタに対するメモリアクセスを保護するため
に保護キーのチエツクを実行する。クロスインタロゲー
ト（ＸＩ）論理回路２４は最も最近のデータのレベルが
どこにあるかを決定する（主記憶装置にあるか又はＣＰ
Ｕのキヤツシユメモリにあるかを）。システム制御回路
２５はシステム制御素子（ＳＣＥ）１９内の全ての素子
と通信することにより、動作の全ての局面を調整するよ
うになされている。ストアイン方式のキヤツシユメモリ
を有するこのマルチプロセツサシステムにおいては、Ｃ
ＰＵがデータを移動させたいときには、ＣＰＵは必らず
当該キヤツシユメモリ内にデータ移動させる。例えばデ
ータの全ページ（４〔ｋ ｂｙｔｅ〕）が転送されると
き、ＣＰＵはキヤツシユメモリに３２ライン分のデータ
（各ラインに対してそれぞれ１６タブルワードが割り当
てられる）を移動させる。このようにすると、キヤツシ
ユメモリ内のデータが追い出される結果になり、この処
理により、ページング動作のための領域を空けることが
できる。この実施例の場合、従来の場合と同じように、
ＣＰＵ及びストアイン方式のキヤツシユメモリに対して
それぞれ出力プロツクバツフア（ＯＢＢ１、ＯＢＢ２）
２７、２８が設けられている。この出力プロツクバツフ
ア２７、２８は、キヤツシユメモリから格納された最も
長い間使用されなかつたデータ（ＬＲＵデータ）を保持
し、クロスインタロゲート（ＸＩ）論理回路２４はＣＰ
Ｕ１５、１７のストアイン方式のキヤツシユメモリ１５
ａ、１７ａ内に保持されている他のリクエスタが所望す
るデータを追い出す。本発明によれば、ＣＰＵページ動
作又はメモリからメモリへのデータ移動動作のためにデ
ータを送出すると、当該データは出力ブロツクバツフア
２７又は２８にロードされる。この動作は制御ライン２
５ａ及び２５ｂ並びにデータスイツチ２１を介してシス
テム制御回路２５の制御の下に実行される。このように
することにより、各ページングバツフアについて、必要
なデータ以外の不必要なデータを、キヤシユメモリにロ
ードさせないようにすることができる。データがＣＰＵ
の出力ブロツクバツフアにロードされると、ＣＰＵはシ
ステム制御素子（ＳＣＥ）に指令を与えてこのデータを
記憶装置に記憶させる。
【０００８】出力ブロツクバツフアを制御する方法とし
て、出力ブロツクバツフアを使用する全ての要求を直列
化する方法がある。この対処方法はシステム性能に強い
影響を与える。過去に採用されたこの対処方法により次
のような考え方が結果として生じた。要求が生じたと
き、全ての要求を並列的に処理すると共に、競合を避け
ることが必要である。この必要性に応じてシステム制御
素子（ＳＣＥ）１９の優先論理回路２２及びクロスイン
タロゲート（ＸＩ）論理回路２４が変更された。
【０００９】優先論理回路２２は２つの新しい機能を与
えるために変更された。第１に、ページ動作のための取
出しを受け入れるときＣＰＵの出力ブロツクバツフア２
７、２８を適用できなければならないということであ
る。第２に、ＣＰＵの出力ブロツクバツフア２７、２８
に対して競合が生じたときのページ動作の優先順位を下
げることである。その理由は次の通りである。競合は、
１つのＣＰＵ１５又は１７がページ動作のために自分の
出力ブロツクバツフア２７又は２８を使用していた状態
において、同時に別のリクエスタ（チヤネル制御素子
（ＣＣＥ）２０又は他のＣＰＵ）がそのキヤツシユメモ
リ１５ａ、１７ａからデータを得たい時（上述のように
クロスインタロゲート（ＸＩ）論理回路２４が追出し動
作をする時）に生じる。ページ動作は長時間の動作なの
で、ページ動作の優先順位が高ければシステム性能が低
下する結果になる。
【００１０】また、クロスインタロゲート（ＸＩ）論理
回路２４は以下の新しい機能をもつように変更される。
ページ動作がシステム制御素子（ＳＣＥ）１９の優先権
によつて選択されると、要求しているＣＰＵ１５、１７
の出力ブロツクバツフア２７、２８に対して追出しが進
行中であるか否かをクロスインタロゲート（ＸＩ）論理
回路２４がチエツクする。追出しが進行中であれば、ク
ロスインタロゲート（ＸＩ）論理回路２４はページ動作
命令に応動しないでページ要求をシステム制御素子（Ｓ
ＣＥ）１９のシステム優先論理回路２２に戻すことによ
り、処理を後にする。追出し進行中ではないとき、クロ
スインタロゲート（ＸＩ）論理回路２４は要求に応動し
てページ動作を実行させる。さらにクロスインタロゲー
ト（ＸＩ）論理回路２４は、出力ブロツクバツフア２
７、２８が利用できるようになるまで、新しい要求が出
力ブロツクバツフア２７、２８に送られないように動作
する。クロスインタロゲート（ＸＩ）論理回路２４に対
する他の変更は、上述のようなＣＰＵ１５、１７の出力
ブロツクバツフア２７、２８に対する競合使用を検出す
ることである。ＣＰＵ１５、１７の出力ブロツクバツフ
ア２７、２８に対して競合を引き起こすようなページ動
作要求以外の要求があるとき、クロスインタロゲート
（ＸＩ）論理回路２４はこれを検出する。これに続いて
クロスインタロゲート（ＸＩ）論理回路２４はデイレク
トリコピーを書き直すと共に、優先権を戻すような信号
を送ることによりこの要求を入れ直す。上述したよう
に、優先権は進行中のページ動作を中断してこの要求を
処理させる。
【００１１】拡張記憶装置の動作を用いる方法は、従来
のシステムにおいて用いられた方法より効率が良い方法
であるので、拡張記憶装置から拡張記憶装置へのデータ
の移動及び主記憶装置から主記憶装置へのデータの移動
を拡大させることができる。このようにできるのは、デ
ータをＣＰＵ１５、１７のキヤツシユメモリ１５ａ、１
７ａにロードせずに移動させ得るからである。
【００１２】メモリチツプＸ及びＹのアレイがページ単
位ではなくキヤツシユラインを単位としてインターリー
ブされる場合には、データのビツト数を圧縮する必要は
なく２ワード分のバス上を移動させることができるの
で、ページング帯域幅を大きくすることができるような
メモリカード上のバツフアにデータを保持させることが
できる。
【００１３】上述のシステムは図２のフローチヤートの
ように動作する。
【００１４】ＣＰＵ１５、１７内のマイクロコードは図
３のフローチヤートに示すように、例えば主記憶装置の
アドレスＡから拡張記憶装置のアドレスＢに切り変わる
ような処理をする。
【００１５】上述のシステム実行についての詳細な説明
は、米国特許第４，５０３，４９７号のマルチプロセツ
サシステムについて述べられているものと同様である。
【００１６】図４は双方向マルチプロセツサシステム
（ＭＰ）の基本的な構成を示す。従来、プロセツサ命令
素子（ＩＥ）としてのＣＰＵ１５又は１７が、データを
ある記憶位置から他の記憶位置に移動させたい場合、デ
ータは図４に示すプロセツサキヤツシユ１５ａ又は１７
ａ（バツフア制御素子（ＢＣＥ）及びキヤツシユメモリ
でなる）に取り出される。その後、当該データはメモリ
内に戻り記憶される。
【００１７】この実施例により説明される方法は、単純
な２つの指令を用いることにより記憶装置内の一連のデ
ータを移動させるようになされている。「バツフアへの
取出し」（ＦＴＢ）指令は、１ライン分のデータを主記
憶装置（ＭＳ）から図９のシステム制御素子（ＳＣＥ）
の出力ブロツクバツフア（ＯＢＢ）に取り出すために用
いられる。「バツフアからの格納」（ＳＦＢ）指令はそ
の１ライン分のデータを出力ブロツクバツフア（ＯＢ
Ｂ）から主記憶装置（ＭＳ）内の新しい位置に移動させ
るために用いられる。かくして出力ブロツクバツフア
（ＯＢＢ）はもはやバツフア制御素子（ＢＣＥ）（ＣＰ
Ｕ及びストアイン方式のキヤツシユメモリ）及びシステ
ム制御素子（ＳＣＥ）間を通過するデータに対して単に
バツフアとして使用されるだけではなくなる。数々の制
御問題はこのような作業をする際に考慮される必要があ
るもので、このことは次に述べる。
【００１８】転送はプロセツサ命令素子（ＩＥ）がバツ
フア制御素子（ＢＣＥ）に対する「バツフアへの取出
し」（ＦＴＢ）指令を発生した時に開始する。取り出さ
れる記憶アドレスが要求に含まれている。プロセツサは
バツフア制御素子（ＢＣＥ）がシステム制御素子（ＳＣ
Ｅ）に要求を送る間待ち受け状態になる。この動作は、
メモリからメモリへのライン転送であることを示す指令
バス上の特別な修飾子と一緒に、「取出しアドレスレジ
スタセツト」（ＳＥＴ ＦＡＲ）指令を用いることによ
り実行される。続いてシステム制御素子（ＳＣＥ）はメ
モリから出力ブロツクバツフア（ＯＢＢ）に１ライン分
のデータを取り出してバツフア制御素子（ＢＣＥ）に
「バツフアへの取出し実行」（ＦＴＢ ＤＯＮＥ）応答
を送る。このときバツフア制御素子（ＢＣＥ）はプロセ
ツサに対して完了応答をリターンする。プロセツサは待
ち受け状態から抜け出して新しい記憶位置のアドレスと
共にバツフア制御素子（ＢＣＥ）に「バツフアからの格
納」（ＳＦＢ）指令を発生する。プロセツサは、バツフ
ア制御素子（ＢＣＥ）がシステム制御素子（ＳＣＥ）に
要求を伝送する間、再度待ち受け状態に入る。これは再
度指令バス上の特別な修飾子と一緒に「取出しアドレス
レジスタセツト」（ＳＥＴ ＦＡＲ）指令を用いること
により実行される。システム制御素子（ＳＣＥ）は、デ
ータを出力ブロツクバツフア（ＯＢＢ）から新しい記憶
位置に移動させ、データが連続的に転送されるか否かに
関する状態と共に、バツフア制御素子（ＢＣＥ）に「バ
ツフアからの格納」（ＳＦＢ ＤＯＮＥ）応答を送る。
バツフア制御素子（ＢＣＥ）はプロセツサに完了応答を
送つて処理を完了する。
【００１９】図５に示すように、「バツフアへの取出
し」（ＦＴＢ）指令がバツフア制御素子（ＢＣＥ）から
その取出しアドレスレジスタ（ＦＡＲ）にロードされ
る。選択すべき「バツフアへの取出し」（ＦＴＢ）指令
について、当該「バツフアへの取出し」（ＦＴＢ）指令
は選択すべき取出し条件のすべてを満足しなければなら
ず、かつそのＣＰＵの格納アドレスレジスタ（ＳＴＡ
Ｒ）は指令を記憶していてはならない。ＣＰＵの格納ア
ドレスレジスタ（ＳＴＡＲ）が指令を記憶しているとき
は、その出力ブロツクバツフア（ＯＢＢ）は使用中であ
る。「バツフアへの取出し」（ＦＴＢ）指令が使用のた
めに選択されると（優先回路を介してライン４８に信号
を送る）、バツフア制御素子ＢＣＥ１又はＢＣＥ２に対
するロツク要求が指令デコード諭理回路１３１からロツ
ク要求ライン１２９又は１３０を通して発生される。こ
のライン１２９又は１３０はキユーロツク論理回路に送
られる（この論理回路は後述する）。キユーロツク論理
回路はシステム制御素子（ＳＣＥ）が追出し要求をバツ
フア制御素子（ＢＣＥ）に送らないようにするために用
いられる。これはＣＰＵの出力ブロツクバツフア（ＯＢ
Ｂ）についての使用が競合しない（例えば、追出し及び
「バツフアへの取出し」（ＦＴＢ）指令を同時に使用し
ない）ということを保証するために必要なステツプであ
る。
【００２０】図６に示す取出しキヤンセル制御回路に対
して、クロスインタロゲート（ＸＩ）ヒツト論理回路
（図示せず）からのリターン応答として、バツフア制御
素子（ＢＣＥ１）についての「バツフアへの取出し」
（ＦＴＢ）要求に対するＢＣＥ１再試行ロツク（ライン
１４０）の信号がオン状態になる（またバツフア制御素
子ＢＣＥ２についての「バツフアへの取出し」（ＦＴ
Ｂ）要求に対するＢＣＥ２再試行ロツク（ライン１４
１）の信号がオン状態になる）。ＢＣＥ１再試行ロツク
ライン１４０（又はＢＣＥ２再試行ロツクライン１４
１）がオン状態になれば、バツフア制御素子（ＢＣＥ）
の要求は取り消され、ＢＣＥ非ロツクキユー信号が発生
される（ライン１４２又は１４３）。さらにシステム制
御素子（ＳＣＥ）の取出し／格納優先制御回路（図示せ
ず）は「バツフアへの取出し」アドレスレジスタ（ＦＴ
Ｂ ＦＡＲ）指令を再度発生するためにリセツトされ
る。ＢＣＥ１（又はＢＣＥ２）再試行ロツクがオン状態
でなく、排他的（ＥＸ）ヒツトがコピーデイレクトリＣ
Ｄ１又はＣＤ２のうち１つ（ライン１４６又は１４７）
に生じると、次のような作業が実行される。ＢＣＥ非ロ
ツクキユー信号（ライン１４２又は１４３）が作動し、
取出し要求が取り消されかつ追出し指令ＣＯ及び排他的
処理からリードオンリ処理への切換え指令ＣＥＲＯがク
ロスインタロゲートヒツト（ＸＩＨ）要求バスを介して
ヒツトされたバツフア制御素子（ＢＣＥ）に送られる。
システム制御素子（ＳＣＥ）が追出し指令（ＣＯ）に対
して格納アドレスレジスタセツト指令（ＳＴＡＲ）を得
ると、システム制御素子（ＳＣＥ）は主記憶装置にライ
ンを記憶させ、システム制御素子（ＳＣＥ）優先制御回
路をリセツトして「バツフアへの取出し」（ＦＴＢ）指
令を再度発生する。ＢＣＥ１再試行ロツクがオン状態に
ないと取出し作業は続く（ここで注意すべきは、ＢＣＥ
１キユーがロツクされていないので、バツフア制御素子
ＢＣＥ１又はＢＣＥ２に送られる追出し要求は何もない
ことである）。データが図７の主記憶装置（ＭＳ）から
リターンしているとき、バツフア制御素子ＢＣＥ１に対
するライン１５０（又はバツフア制御素子ＢＣＥ２に対
するライン１５１）がイネーブル状態になつてデータを
バツフア制御素子ＢＣＥの出力ブロツクバツフア（ＯＢ
Ｂ）に入れるように作動する。図８はデータが出力ブロ
ツクバツフア（ＯＢＢ１）に対するＯＢＢ１信号（ライ
ン１５０）に対してゲート主記憶装置指令（ＧＴ Ｍ
Ｓ）を介して出力ブロツクバツフアＯＢＢにどのように
して入るかを示すものである。ライン１５１はデータを
図９の主記憶装置（ＭＳ）から入れるデータスイツチ回
路の出力である。
【００２１】出力ブロツクバツフア（ＯＢＢ）に入れら
れたデータと並列に、指令応答バスが「バツフアへの取
出し」（ＦＴＢ）指令が完了したことを示しているバツ
フア制御素子（ＢＣＥ）に送られる。概要を述べると、
バツフア制御素子（ＢＣＥ）はバツフアからの格納であ
ることを表す指令形式の格納アドレスレジスタ（ＳＴＡ
Ｒ）セツト指令を送出する。バツフア制御素子（ＢＣ
Ｅ）は「バツフアからの格納」（ＳＦＢ）の格納アドレ
スレジスタ（ＳＴＡＲ）セツト指令上のシステム制御素
子（ＳＣＥ）にいかなるデータ列も送らない。データ列
はＯＢＢ信号（ライン１５０）に対するゲート主記憶装
置指令（ＧＴ ＭＳ）から生ずる。システム制御素子
（ＳＣＥ）は他の格納指令を実行する場合と同様にして
「バツフアからの格納」（ＳＦＢ）処理を実行する。シ
ステム内のＣＰＵがそのキヤツシユ内に目標ライン（Ｓ
ＦＢ）アドレスを保持しているとき、システム制御素子
（ＳＣＥ）はクロスインタロゲートヒツト（ＸＩＨ）要
求バスを通じて当該ラインに対して無効要求を送出す
る。
【００２２】図６に示すように、格納アドレスレジスタ
（ＳＴＡＲ）セツト指令のためのライン１４５の付加的
な機能は、バツフア制御素子（ＢＣＥ）に対するキユー
ロツク制御をリセツトすることにより、システム制御素
子（ＳＣＥ）が当該バツフア制御素子（ＢＣＥ）に対し
て追出し要求を再度送り始めることができるようになる
ことである。バツフア制御素子（ＢＣＥ）の格納アドレ
スレジスタ（ＳＴＡＲ）が他の格納アドレスレジスタ
（ＳＴＡＲ）セツト指令を処理するために利用できるよ
うになつた時、「バツフアからの格納」（ＳＦＢ）が動
作することをバツフア制御素子（ＢＣＥ）が認識する。
【００２３】クロスインタロゲート（ＸＩ）論理回路は
４つのクロスインタロゲートサーチアドレスレジスタ
（ＸＩＳＡＲ）のスタツクを有する（図１０）。各マシ
ンサイクルにおいて、４つのレジスタのうち１つだけが
アクセスされ得る。クロスインタロゲートサーチアドレ
スレジスタ（ＸＩＳＡＲ）スタツクは３つの目的につい
てアクセスされる。第１の目的は要求されたデータライ
ンについてのコピーデイレクトリの検索を実行するため
の情報を読み出すことである。第２の目的はヒツトバツ
フア制御素子（ＢＣＥ）に対してクロスインタロゲート
ヒツト要求（ＸＩＨ ＲＥＱＵＥＳＴ）を形成するため
に情報を読み出すことである。第３の目的は応答（ＲＥ
ＳＰＯＮＳＥ）が要求（ＲＥＱＵＥＳＴ）からクロスイ
ンタロゲートヒツトバツフア制御素子（ＸＩＨ ＢＣ
Ｅ）に戻つて来た時、情報を読み出して更新することで
ある。デイレクトリ検索はクロスインタロゲートサーチ
アドレスレジスタ（ＸＩＳＡＲ）のアクセスに対して優
先権がある。他の２つのアクセス形態は同時に生じる。
【００２４】コピーデイレクトリ検索の間にバツフア制
御素子（ＢＣＥ）が当該バツフア制御素子（ＢＣＥ）に
対して作られたクロスインタロゲートヒツト要求（ＸＩ
ＨＲＥＱＵＥＳＴ）をもつ必要があるということが決定
された時、検索の際に使用されるクロスインタロゲート
サーチアドレスレジスタ（ＸＩＳＡＲ）のアドレスがク
ロスインタロゲートヒツト要求スタツク（ＸＩＨ ＲＥ
ＱＵＥＳＴ ＳＴＡＣＫ）と呼ばれる先入れ先出し（Ｆ
ＩＦＯ）スタツクに押し込まれる。クロスインタロゲー
トヒツト要求（ＸＩＨ ＲＥＱＵＥＳＴ）を当該バツフ
ア制御素子（ＢＣＥ）に送る必要性のあるクロスインタ
ロゲートサーチアドレスレジスタ（ＸＩＳＡＲ）のアド
レスが当該スタツク内に保持され得る。クロスインタロ
ゲートサーチアドレスレジスタ（ＸＩＳＡＲ）アドレス
優先論理回路（図示せず）がクロスインタロゲートヒツ
ト要求（ＸＩＨ ＲＥＱＵＥＳＴ）論理回路をクロスイ
ンタロゲートサーチアドレスレジスタ（ＸＩＳＡＲ）ス
タツクにアドレスさせることができるとき、クロスイン
タロゲートヒツト要求スタツク（ＸＩＨ ＲＥＱＵＥＳ
Ｔ ＳＴＡＣＫ）における下部アドレスがクロスインタ
ロゲートサーチアドレスレジスタ（ＸＩＳＡＲ）スタツ
クをアクセスするために使用される。クロスインタロゲ
ートサーチアドレスレジスタ（ＸＩＳＡＲ）スタツクか
ら出た情報はバツフア制御素子（ＢＣＥ）に送られるク
ロスインタロゲートヒツト要求（ＸＩＨ ＲＥＱＵＥＳ
Ｔ）を形成するために使用される。クロスインタロゲー
トヒツト要求スタツク（ＸＩＨ ＲＥＱＵＥＳＴ ＳＴ
ＡＣＫ）はクロスインタロゲートヒツト要求保持レジス
タ（ＸＩＨ ＲＥＱＵＥＳＴ ＨＯＬＤ ＲＥＧＩＳＴ
ＥＲ）に投入されて使用されたアドレスと共に押し込ま
れる。バツフア制御素子（ＢＣＥ）がこのクロスインタ
ロゲートヒツト要求（ＸＩＨ ＲＥＱＵＥＳＴ）に応答
するとクロスインタロゲートサーチアドレスレジスタ
（ＸＩＳＡＲ）スタツクがクロスインタロゲートヒツト
要求保持レジスタ（ＸＩＨ ＲＥＱＵＥＳＴ ＨＯＬＤ
ＲＥＧＩＳＴＥＲ）によりアクセスされ（優先論理回
路が許すとき）、アクセスされたクロスインタロゲート
サーチアドレスレジスタ（ＸＩＳＡＲ）が更新されると
共に、応答が要求しているバツフア制御素子（ＢＣＥ）
又はチヤネルに送り返される。クロスインタロゲートサ
ーチアドレスレジスタ（ＸＩＳＡＲ）スタツクアドレス
優先論理回路がこれを許すと、クロスインタロゲートヒ
ツト要求スタツク（ＸＩＨ ＲＥＱＵＥＳＴ ＳＴＡＣ
Ｋ）のボトムにある次のアドレスが使用されて次のペン
デイング中のクロスインタロゲートヒツト要求（ＸＩＨ
ＲＥＱＵＥＳＴ）を送出する。
【００２５】出力ブロツクバツフア（ＯＢＢ）のデータ
の一貫性を維持するために、クロスインタロゲートヒツ
ト（ＸＩＨ）要求論理回路（図１１）にロツク機構が加
えられる。「バツフアへの取出し」（ＦＴＢ）指令によ
りコピーデイレクトリ検索が開始されると、検索リクエ
スタのうちクロスインタロゲートヒツト要求スタツク
（ＸＩＨ ＲＥＱＵＥＳＴ ＳＴＡＣＫ）及び保持レジ
スタ（ＨＯＬＤ ＲＥＧＩＳＴＥＲ）はクロスインタロ
ゲートヒツト（ＸＩＨ）要求が送出されたか又は保留中
であるかを調べるためにチエツクされる。クロスインタ
ロゲートヒツト（ＸＩＨ）リクエスタが要求しているバ
ツフア制御素子（ＢＣＥ）に対してスタツクされると、
システム制御素子（ＳＣＥ）制御論理回路が当該リクエ
スタのために再試行ロツク（ＲＥＴＲＹ ＬＯＣＫ）指
令を送る。システム制御素子（ＳＣＥ）制御論理回路は
上述の条件が整合しかつデイレクトリ検索が開始される
まで、「バツフアへの取出し」（ＦＴＢ）処理に対して
コピーデイレクトリ検索を再度実行する。要求している
バツフア制御素子（ＢＣＥ）についてクロスインタロゲ
ートヒツト（ＸＩＨ）リクエスタがスタツクされてない
が、排他的（ＥＸ）ヒツトがあると、クロスインタロゲ
ートヒツト（ＸＩＨ）要求スタツクはロツクされず、追
出し要求がヒツトバツフア制御素子（ＢＣＥ）に送られ
る。追出しが完了すると、システム制御素子（ＳＣＥ）
は「バツフアへの取出し」（ＦＴＢ）処理を再度実行す
る。
【００２６】スタツクされたクロスインタロゲートヒツ
ト（ＸＩＨ）要求がなく、しかもコピーデイレクトリ検
索についての排他的（ＥＸ）ヒツトがないとき、クロス
インタロゲートヒツト要求スタツク（ＸＩＨ ＲＥＱＵ
ＥＳＴ ＳＴＡＣＫ）は、アドレスがスタツク内に押し
込まれ得るが取り出し得るものはない状態にロツクされ
る。このことは「バツフアへの取出し」（ＦＴＢ）を要
求しているバツフア制御素子（ＢＣＥ）が、追出しを要
求することができないようにしたことになる。記憶装置
から記憶装置への転送のうち「バツフアからの格納」
（ＳＦＢ）処理が開始される前に、追出しの発生が許容
されているとき、追出しデータは「バツフアからの格
納」（ＳＦＢ）に対するデータを保持している出力ブロ
ツクバツフア（ＯＢＢ）に存在する「バツフアへの取出
し」（ＦＴＢ）データを重ね書きする。一度「バツフア
からの格納」（ＳＦＢ）処理が開始されると、システム
制御素子（ＳＣＥ）制御回路は非ロツクキユー要求（Ｕ
ＮＬＯＣＫ ＱＵＥＵＥ ＲＥＱＵＥＳＴ）を発生する
ことにより、スタツクされているクロスインタロゲート
ヒツト（ＸＩＨ）要求が処理を開始することを許容する
状態になる（図１２）。
【００２７】図１３は他の実施例を示すもので、この場
合独立した専用ページバツフア１２７及び１２８がデー
タスイツチに結合され、これによりバツフア制御素子
（ＢＣＥ）追出し競合がなく、かつ「バツフアからの格
納」（ＳＦＢ）バツフアから「バツフアへの取出し」
（ＦＴＢ）バツフアにデータを取り出すシステム制御回
路２５の制御の下に、出力ブロツクバツフア（ＯＢＢ）
として動作する。
【００２８】
【発明の効果】上述のように本発明によれば、データ転
送バツフアによつてデータがストアイン方式のキヤツシ
ユメモリを通過せずに転送する間、当該データをバツフ
アに記憶しながら、メモリ内のある位置から他の位置に
データを転送するようにしたことにより、データをキヤ
ツシユに記憶させる際の記憶階層の効率を一段と高める
ことができる。
【図面の簡単な説明】
【図１】図１は本発明による好適な一実施例におけるプ
ロセツサシステムを示すブロツク図である。
【図２】図２は図１のシステムの動作を示すフローチヤ
ートである。
【図３】図３は図１のプロセツサにおけるマイクロコー
ドについてのフローチヤートである。
【図４】図４はキヤツシユメモリを有するマルチプロセ
ツサシステムの基本構成を示すブロツク図である。
【図５】図５はシステム制御素子（ＳＣＥ） ＦＡＲ／
ＳＴＡＲ回路を示すブロツク図である。
【図６】図６は取出しキヤンセル制御回路の変形例を示
すブロツク図である。
【図７】図７は主記憶装置（ＭＳ）戻り回路を示すブロ
ツク図である。
【図８】図８は出力ブロツクバツフア（ＯＢＢ）ゲート
回路を示すブロツク図である。
【図９】図９は主記憶装置からのデータゲート回路を示
すブロツク図である。
【図１０】図１０は本発明によるクロスインタロゲート
（ＸＩ）要求キユーロツクを有する基本論理回路を示す
ブロツク図である。
【図１１】図１１は本発明によるロツキングメカニズム
論理を示すブロツク図である。
【図１２】図１２は本発明によるロツキングメカニズム
論理を示すブロツク図である。
【図１３】図１３はページが追出しをしないで転送をす
るために独立した専用出力ブロツクバツフアを有する他
の実施例を示すブロツク図である。
【符号の説明】
１０……プロセツサシステム、１１……主記憶装置、１
３……拡張記憶装置、１５、１７……中央処理装置、１
５ａ、１７ａ……キヤツシユメモリ、１９……システム
制御素子、２０……チヤネル制御素子、２１……データ
スイツチ、２２……システム優先論理回路、２３……記
憶装置保護論理回路、２４……クロスインタロゲート
（ＸＩ）論理回路、２５……システム制御回路、２５
ａ、２５ｂ……制御ライン、２７、２８……出力ブロツ
クバツフア、１２７、１２８……専用ページングバツフ
ア、１２９、１３０……ロツク要求ライン、１３１……
指令デコード論理回路、１４０、１４１……再試行ロツ
クライン、１４２、１４３……非ロツクキユー信号ライ
ン、１４４、１４５……格納アドレスレジスタ（ＳＴＡ
Ｒ）セツト指令ライン、１５０……バツフア制御素子Ｂ
ＣＥ１に対するライン、１５１……バツフア制御素子Ｂ
ＣＥ２に対するライン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス・アソニー・ローリセラ アメリカ合衆国、ニユーヨーク州12401、 キングストン、ノース・ロード 333番 地 (72)発明者 リンダ・リゴールト・クイン アメリカ合衆国、ニユーヨーク州12571、 レツド・ヒユク、トロウ・ボウルバード １番地 (72)発明者 デビツト・アンドリユウ・スクローター アメリカ合衆国、ニユーヨーク州12590、 ワツピンガーズ・フオールズ、ダニエ ル・サビアドライブ ２番地 (72)発明者 アラン・ロウ・ステイール アメリカ合衆国、ニユーヨーク州12571、 レツド・ヒユク、マイズランド・ロード ２番地 (72)発明者 ジヨセフ・レスター・テンプル・ザ・サ ード アメリカ合衆国、ニユーヨーク州12433、 ハーレイ、ピー・オー・ボツクス507、 ヒユク・ストリート １番地 (56)参考文献 欧州特許出願公開348616（ＥＰ，Ａ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】データ転送を要求する複数のプロセッサ及
    び他の素子を有し、データをメモリ内の第１の記憶位置
    から上記メモリ内の第２の記憶位置に転送させることが
    できるプロセッサシステムにおいて、 主記憶装置及び拡張記憶装置に割り当てられた物理記憶
    域を有するシステムメモリに結合された複数のプロセッ
    サを備え、 上記物理記憶域は、当該プロセッサシステムのプロセッ
    サ又は他の素子からの要求によってデータを転送し得る
    記憶位置のアレイを上記メモリ内に提供しており、 データをキャッシュ処理せずに、上記メモリ内の上記第
    １の記憶位置から上記メモリ内の上記第２の記憶位置に
    移動させるようなデータ転送要求信号を選択的に発生す
    るプロセッサと、 上記プロセッサ及び上記メモリ間に接続され、かつ制御
    回路によつて上記プロセッサの指示の下にデータをキャ
    ッシュ処理すると共に、上記プロセッサからのデータを
    上記メモリに転送する機構を構成するストアイン方式の
    キャッシュメモリとを備え、 上記制御回路は上記データ転送要求信号に応答し、上記
    制御回路はデータスイッチとして機能することにより上
    記データ転送要求信号に応答して上記データがデータ転
    送バッファを通るようなルートを形成すると共に、上記
    制御回路は当該データ転送要求信号に応答してデータが
    上記ストアイン方式のキャッシュメモリを通るようなル
    ートの形成を禁止し、 さらに上記制御回路は、 上記メモリに結合され、データを上記メモリ内のメモリ
    アレイから当該制御回路を介して転送するデータスイッ
    チと、 上記データスイッチ及び上記ストアイン方式のキャッシ
    ュメモリに接続され、最も長い間アクセスされなかった
    追出しデータ及びクロスインタロゲート追出しデータを
    保持するデータ転送バッファと、 上記データスイッチに結合され、上記データ転送を調整
    するシステム制御回路と、 上記データスイッチ及び上記システム制御回路に結合さ
    れ、上記プロセッサ及び他の素子からの転送要求につい
    て優先順位を与えるシステム優先論理回路と、 記憶保護論理回路と、 スタックレジスタを含み、複数のプロセッサから選択的
    に要求されたデータが上記物理記憶域又は上記ストアイ
    ン方式のキャッシュメモリに存在するか否かを判定する
    クロスインタロゲート論理回路とを含み、 上記クロスインタロゲート論理回路は、上記ストアイン
    方式のキャッシュメモリ、上記システム優先論理回路及
    び上記システム制御回路に結合されており、前記選択的
    に要求されたデータ転送が完了するまで、新しい追出し
    要求をロックアウトする手段を含んでいることを特徴と
    するプロセッサシステム。
  2. 【請求項２】上記記憶位置は主記憶装置及び拡張記憶装
    置を有するメインシステムメモリ内の記憶位置であり、
    上記第１の記憶位置は主記憶装置内の記憶位置であり、
    上記第２の記憶位置は拡張記憶装置内の記憶位置である
    ことを特徴とする請求項１に記載のプロセッサシステ
    ム。
  3. 【請求項３】上記データ転送要求は、ページングデータ
    のページ転送に対するものであり、上記データ転送バッ
    ファは上記ページングデータを保持することを特徴とす
    る請求項１に記載のプロセッサシステム。
  4. 【請求項４】上記データ転送バッファは上記メモリ及び
    上記ストアイン方式のキャッシュメモリ間に結合され、
    上記データ転送バッファは最も長い間アクセスされなか
    った追出しデータ及びクロスインタロゲート追出しデー
    タを保持することを特徴とする請求項１に記載のプロセ
    ッサシステム。
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