JP2690610B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2690610B2 JP2690610B2 JP2229281A JP22928190A JP2690610B2 JP 2690610 B2 JP2690610 B2 JP 2690610B2 JP 2229281 A JP2229281 A JP 2229281A JP 22928190 A JP22928190 A JP 22928190A JP 2690610 B2 JP2690610 B2 JP 2690610B2
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- Japan
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- digit
- sense amplifier
- cell
- signal
- memory device
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にDT動作機能をも
つ回路に関する。
つ回路に関する。
〔従来の技術〕 従来の半導体記憶装置では、ダイナミックセルが接続
されているペアデジット（以後セルデジット21と称す
る）の片方のセルデジット21にもう一方のセルデジット
21をゲートに接続したPchトランジスタのドレインを接
続し、もう一方のセルデジットにも同様の構成とし、そ
れらのソースをお互いに接続し、更にそれらのペアデジ
ットにもう一方のセンスアンプ13が接続されたデジット
（以後センスアンプデジット22と称する）をゲートに接
続したNchトランジスタのドレインを接続し、もう一方
のセンスアンプデジット22,セルデジット21にも同様の
構成としているそれらのNchトランジスタのソースをお
互いに接続し、かつそれらセルデジット21とセンスアン
プデジット22とがトランスファゲート31を介して接続さ
れており、更にセンスアンプデジット22とラッチ回路16
とが別のトランスファーゲート30を介して接続されてい
る。
されているペアデジット（以後セルデジット21と称す
る）の片方のセルデジット21にもう一方のセルデジット
21をゲートに接続したPchトランジスタのドレインを接
続し、もう一方のセルデジットにも同様の構成とし、そ
れらのソースをお互いに接続し、更にそれらのペアデジ
ットにもう一方のセンスアンプ13が接続されたデジット
（以後センスアンプデジット22と称する）をゲートに接
続したNchトランジスタのドレインを接続し、もう一方
のセンスアンプデジット22,セルデジット21にも同様の
構成としているそれらのNchトランジスタのソースをお
互いに接続し、かつそれらセルデジット21とセンスアン
プデジット22とがトランスファゲート31を介して接続さ
れており、更にセンスアンプデジット22とラッチ回路16
とが別のトランスファーゲート30を介して接続されてい
る。
カラムデコーダ15は、カラムスイッチ12を制御し、デ
ータアンプ19,書き込みドライバ20とセンスアンプデジ
ット22との間に、カラムスイッチ12が介在する。センス
動作コントロール信号回路17は、活性化信号2,5,分離信
号7,センスアンプ活性化信号11を出力している。DT動作
コントロール信号回路18は、DT動作によるトランスファ
ーオープン信号を出力している。
ータアンプ19,書き込みドライバ20とセンスアンプデジ
ット22との間に、カラムスイッチ12が介在する。センス
動作コントロール信号回路17は、活性化信号2,5,分離信
号7,センスアンプ活性化信号11を出力している。DT動作
コントロール信号回路18は、DT動作によるトランスファ
ーオープン信号を出力している。
従来のDT動作機能を有する半導体記憶装置のデジット
に発生したセル情報差電位の増大回路（以後センス回路
と称する），及びDT動作回路は、第３図に示すように、
Pchフリップフロップ１とセンスアンプデジット信号帰
還Nchフリップフロップ6,センスアンプ13,センスアンプ
３で増幅されたセル情報をラッチするラッチ回路16とで
構成さている。
に発生したセル情報差電位の増大回路（以後センス回路
と称する），及びDT動作回路は、第３図に示すように、
Pchフリップフロップ１とセンスアンプデジット信号帰
還Nchフリップフロップ6,センスアンプ13,センスアンプ
３で増幅されたセル情報をラッチするラッチ回路16とで
構成さている。
最初、セルデジット21,センスアンプデジット22,Pch
フリップフロップ活性化信号2,センスアンプデジット信
号帰還Nchフリップフロップ活性化信号５は1/2Vccレベ
ルとなっている。
フリップフロップ活性化信号2,センスアンプデジット信
号帰還Nchフリップフロップ活性化信号５は1/2Vccレベ
ルとなっている。
まずワード線４を選択し、セルデジット21,センスア
ンプデジット22にセル情報を出す。
ンプデジット22にセル情報を出す。
そして、充分に信号量差がペアデジット間に発生した
所で、センスアンプ活性化信号11を活性化状態にする。
所で、センスアンプ活性化信号11を活性化状態にする。
その時に、セルデジットセンスアンプデジット分離信
号７をハイレベルからローレベルにする。これは、セン
スアンプデジット22の増幅速度を上げるためである。
号７をハイレベルからローレベルにする。これは、セン
スアンプデジット22の増幅速度を上げるためである。
その時にセルデジット21にローレベルを伝えるため、
センスアンプデジット信号帰還Nchフリップフロップ活
性化信号５を活性化状態にする。
センスアンプデジット信号帰還Nchフリップフロップ活
性化信号５を活性化状態にする。
その後、セルにハイレベルを伝えるため、Pchフリッ
プフロップ活性化信号２を活性化状態にする。
プフロップ活性化信号２を活性化状態にする。
以上でセンス動作を完了する。
その後、DT動作を行う時は、DT動作コントロール信号
回路18からの信号10をハイレベルにして、セルデジット
21の情報をラッチ回路16に伝える。
回路18からの信号10をハイレベルにして、セルデジット
21の情報をラッチ回路16に伝える。
このような従来の回路では、セルデジット21の容量よ
りもラッチ回路16の接点の容量が大きい時、DT動作の時
には、第４図のタイミング図に示すように、センスアン
プデジット22側の情報が反転し、セルデジット21の情報
も反転し、セルデータが破壊されるという問題点があっ
た。
りもラッチ回路16の接点の容量が大きい時、DT動作の時
には、第４図のタイミング図に示すように、センスアン
プデジット22側の情報が反転し、セルデジット21の情報
も反転し、セルデータが破壊されるという問題点があっ
た。
本発明の目的は、前記問題点を解決し、セルデータが
破壊されることのないようにした半導体記憶装置を提供
することにある。
破壊されることのないようにした半導体記憶装置を提供
することにある。
本発明の構成は、第１のフリップフロップと、一対の
セルデジットと、第２のフリップフロップと、第１のト
ランスファゲートと、センスアンプと、一対のセンスア
ンプデジットと、第２のトランスファゲートと、ラッチ
回路とが縦続接続されている半導体記憶装置において、
前記センスアンプが活性化した時の前記センスアンプデ
ジットの情報を前記ラッチ回路に伝える時に前記セルデ
ジットと前記センスアンプデジットとを接続する手段を
備えたことを特徴とする。
セルデジットと、第２のフリップフロップと、第１のト
ランスファゲートと、センスアンプと、一対のセンスア
ンプデジットと、第２のトランスファゲートと、ラッチ
回路とが縦続接続されている半導体記憶装置において、
前記センスアンプが活性化した時の前記センスアンプデ
ジットの情報を前記ラッチ回路に伝える時に前記セルデ
ジットと前記センスアンプデジットとを接続する手段を
備えたことを特徴とする。
次に本発明について図面を用いて説明する。
第１図は本発明の一実施例の半導体記憶装置を示すブ
ロック図である。第２図は第１図のタイミング図であ
る。第１図、第２図において、本実施例は、セルデジッ
ト・センスアンプデジット分離信号発生回路23を備えて
いる。その他は、第３図と同様である。この分離信号発
生回路23は、センス動作コントロール信号回路17からの
センスタイミング同期信号８と、DT動作コントロール信
号回路18からのDT動作モードの伝達信号９とが印加さ
れ、分離信号７を出力している。
ロック図である。第２図は第１図のタイミング図であ
る。第１図、第２図において、本実施例は、セルデジッ
ト・センスアンプデジット分離信号発生回路23を備えて
いる。その他は、第３図と同様である。この分離信号発
生回路23は、センス動作コントロール信号回路17からの
センスタイミング同期信号８と、DT動作コントロール信
号回路18からのDT動作モードの伝達信号９とが印加さ
れ、分離信号７を出力している。
本実施例では、センスアンプ13が活性化した時のセン
スアンプデジット22の情報をトランスファーゲート30に
よりラッチ回路16に伝える（以後DT動作と称する）時
に、DT動作である事を判定する信号にてセンス動作コン
トロール信号17と論理をとる回路出力を使用して、セル
デジット21とセンスアンプデジット22とを接続している
前者のトランスファーゲート31を開ける事を特徴とす
る。
スアンプデジット22の情報をトランスファーゲート30に
よりラッチ回路16に伝える（以後DT動作と称する）時
に、DT動作である事を判定する信号にてセンス動作コン
トロール信号17と論理をとる回路出力を使用して、セル
デジット21とセンスアンプデジット22とを接続している
前者のトランスファーゲート31を開ける事を特徴とす
る。
セルデジット・センスアンプデジット分離信号７が、
DT動作活性化信号がハイベルの時センス動作後、ラッチ
回路16へのセンスアンプデジット情報を伝える前に、ハ
イレベルになる様に、セルデジットセンスアンプデジッ
ト分離信号発生回路23を設置している。センス動作完了
までは、従来のセンス回路動作と同じであるが、DT動作
時にセルデジット・センスアンプデジット分離信号７が
ハイレベルとなり、セルデジット21とセンスアンプデジ
ット22とが接続される。
DT動作活性化信号がハイベルの時センス動作後、ラッチ
回路16へのセンスアンプデジット情報を伝える前に、ハ
イレベルになる様に、セルデジットセンスアンプデジッ
ト分離信号発生回路23を設置している。センス動作完了
までは、従来のセンス回路動作と同じであるが、DT動作
時にセルデジット・センスアンプデジット分離信号７が
ハイレベルとなり、セルデジット21とセンスアンプデジ
ット22とが接続される。
以上説明したように、本発明は、DT動作時にセルデジ
ット・センスアンプ分離信号がハイレベルとなり、セル
デジットの大きな容量がセンスアンプデジットにつなが
り、ラッチ回路の接点の情報により、センスアンプデジ
ットセルデジットの情報が破壊される事はないという効
果がある。
ット・センスアンプ分離信号がハイレベルとなり、セル
デジットの大きな容量がセンスアンプデジットにつなが
り、ラッチ回路の接点の情報により、センスアンプデジ
ットセルデジットの情報が破壊される事はないという効
果がある。
第１図は本発明の一実施例の半導体記憶装置を示すブロ
ック図、第２図は第１図のタイミング図、第３図は従来
の半導体記憶装置のブロック図、第４図は第３図のタイ
ミング図である。 １……Pchフリップフロップ,2……Pchフリップフロップ
活性化信号,3……ロウデコーダ,4……ワード線,5……セ
ンスアンプデジット信号帰還Nchフリップフロップ活性
化信号、６……センスアンプデジット信号帰還Nchフリ
ップフロップ,7……セルデジット・センスアンプデジッ
ト分離信号,8……センスタイミング同期信号、９……DT
動作モードの伝達信号,10……DT動作によるトランスフ
ァーオープン信号,11……センスアンプ活性化信号,12…
…カラムスイッチ、13……センスアンプ,14……I/Oバ
ス,15……カラムコーダ、16……ラッチ回路,17……セン
ス動作コントロール信号,18……DT動作コントロール信
号,19……データアンプ,20……書き込みドライバ,21…
…セルデジット,22……センスアンプデジット,23……セ
ルデジット・センスアンプデジット分離信号発生回路。
ック図、第２図は第１図のタイミング図、第３図は従来
の半導体記憶装置のブロック図、第４図は第３図のタイ
ミング図である。 １……Pchフリップフロップ,2……Pchフリップフロップ
活性化信号,3……ロウデコーダ,4……ワード線,5……セ
ンスアンプデジット信号帰還Nchフリップフロップ活性
化信号、６……センスアンプデジット信号帰還Nchフリ
ップフロップ,7……セルデジット・センスアンプデジッ
ト分離信号,8……センスタイミング同期信号、９……DT
動作モードの伝達信号,10……DT動作によるトランスフ
ァーオープン信号,11……センスアンプ活性化信号,12…
…カラムスイッチ、13……センスアンプ,14……I/Oバ
ス,15……カラムコーダ、16……ラッチ回路,17……セン
ス動作コントロール信号,18……DT動作コントロール信
号,19……データアンプ,20……書き込みドライバ,21…
…セルデジット,22……センスアンプデジット,23……セ
ルデジット・センスアンプデジット分離信号発生回路。
Claims (1)
- 【請求項１】第１のフリップフロップと、一対のセルデ
ジットと、第２のフリップフロップと、第１のトランス
ファゲートと、センスアンプと、一対のセンスアンプデ
ジットと、第２のトランスファゲートと、ラッチ回路と
が縦続接続されている半導体記憶装置において、前記セ
ンスアンプが活性化した時の前記センスアンプデジット
の情報を前記ラッチ回路に伝える時に前記セルデジット
と前記センスアンプデジットとを接続する手段を備えた
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229281A JP2690610B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229281A JP2690610B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04111292A JPH04111292A (ja) | 1992-04-13 |
| JP2690610B2 true JP2690610B2 (ja) | 1997-12-10 |
Family
ID=16889660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229281A Expired - Lifetime JP2690610B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690610B2 (ja) |
-
1990
- 1990-08-30 JP JP2229281A patent/JP2690610B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04111292A (ja) | 1992-04-13 |
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