JP2689535B2 - メモリ装置の書込み制御方式 - Google Patents
メモリ装置の書込み制御方式Info
- Publication number
- JP2689535B2 JP2689535B2 JP63284252A JP28425288A JP2689535B2 JP 2689535 B2 JP2689535 B2 JP 2689535B2 JP 63284252 A JP63284252 A JP 63284252A JP 28425288 A JP28425288 A JP 28425288A JP 2689535 B2 JP2689535 B2 JP 2689535B2
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- memory
- full
- clock
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Debugging And Monitoring (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はメモリ装置の書込み制御方式に関し、特にフ
ァーストインファーストアウトメモリへの書込み制御方
式に関する。
ァーストインファーストアウトメモリへの書込み制御方
式に関する。
従来技術 この種のメモリ装置にプロセッサから情報を書込む場
合、プロセッサの動作サイクルを決定するクロックに同
期して書込みを行っている。このとき、プロセッサはフ
ァーストインファーストアウトメモリから発生されてい
るフルフラグ（記憶内容が記憶容量一杯となったかどう
かを示すフラグ）を常にモニタしており、このフルフラ
グがフル状態を示していない場合にのみ情報の書込みを
行っている。
合、プロセッサの動作サイクルを決定するクロックに同
期して書込みを行っている。このとき、プロセッサはフ
ァーストインファーストアウトメモリから発生されてい
るフルフラグ（記憶内容が記憶容量一杯となったかどう
かを示すフラグ）を常にモニタしており、このフルフラ
グがフル状態を示していない場合にのみ情報の書込みを
行っている。
この様に、従来の方式では、プロセッサがファースト
インファーストアウトメモリに対して情報を書込む度に
毎回当該メモリに情報が書込めるかどうかフルフラグを
参照して判定する必要がある。この判定のために、ソフ
トウェア若しくはファームウェアを必要とするので、当
該メモリへの書込み処理に時間がかかるという欠点があ
る。
インファーストアウトメモリに対して情報を書込む度に
毎回当該メモリに情報が書込めるかどうかフルフラグを
参照して判定する必要がある。この判定のために、ソフ
トウェア若しくはファームウェアを必要とするので、当
該メモリへの書込み処理に時間がかかるという欠点があ
る。
発明の目的 そこで、本発明なこの様な従来のものの欠点を解決す
べくなされたものであって、その目的とするところは、
フルフラグの状態に応じて書込み制御用のクロックのオ
ンオフをハードウェアにてなすようにして、プロセッサ
によるフルフラグの判定処理を不要としたメモリ装置の
書込み制御方式を提供することにある。
べくなされたものであって、その目的とするところは、
フルフラグの状態に応じて書込み制御用のクロックのオ
ンオフをハードウェアにてなすようにして、プロセッサ
によるフルフラグの判定処理を不要としたメモリ装置の
書込み制御方式を提供することにある。
発明の構成 本発明によれば、記憶内容が記憶容量一杯となったか
どうかを示すフルフラグを発生する機能を有するメモリ
装置の書込み制御方式であって、前記フルフラグの内容
を前記メモリ装置への書込みタイミング毎にサンプリン
グして保持する手段と、この保持内容によりオンオフ制
御され、前記メモリ装置への書込み動作を制御するクロ
ックをゲートするゲート手段とを設け、前記フルフラグ
が記憶内容のフル状態を示しているときに前記ゲート手
段により前記クロックを停止させるようにしたことを特
徴とするメモリ装置の書込み制御方式が得られる。
どうかを示すフルフラグを発生する機能を有するメモリ
装置の書込み制御方式であって、前記フルフラグの内容
を前記メモリ装置への書込みタイミング毎にサンプリン
グして保持する手段と、この保持内容によりオンオフ制
御され、前記メモリ装置への書込み動作を制御するクロ
ックをゲートするゲート手段とを設け、前記フルフラグ
が記憶内容のフル状態を示しているときに前記ゲート手
段により前記クロックを停止させるようにしたことを特
徴とするメモリ装置の書込み制御方式が得られる。
実施例 以下に本発明の実施例について図面を参照しつつ詳細
に説明する。
に説明する。
第１図は本発明の実施例のブロック図である。図にお
いて、ファーストインファーストアウトメモリ（以下単
にメモリと略記する）１は、その記憶内容が記憶容量一
杯となったかどうかを示すフルフラグ10を発生する機能
を有する。この記憶内容は読出しデータ線11を介して図
示せぬ他の論理資源へ有効な情報として供給される。
いて、ファーストインファーストアウトメモリ（以下単
にメモリと略記する）１は、その記憶内容が記憶容量一
杯となったかどうかを示すフルフラグ10を発生する機能
を有する。この記憶内容は読出しデータ線11を介して図
示せぬ他の論理資源へ有効な情報として供給される。
プロセッサ２はデータバス12を介してメモリ１へ情報
を書込むが、このとき書込み信号13をローレベルにする
ことにより書込み処理が可能となるようになっている。
このプロセッサ２の書込み動作はクロック発振回路３か
らのクロックに同期して行われるものであり、このクロ
ック14がアンドゲート４を介してプロセッサ２へ供給さ
れている。
を書込むが、このとき書込み信号13をローレベルにする
ことにより書込み処理が可能となるようになっている。
このプロセッサ２の書込み動作はクロック発振回路３か
らのクロックに同期して行われるものであり、このクロ
ック14がアンドゲート４を介してプロセッサ２へ供給さ
れている。
メモリ１のフルフラグ10はサンプリング用のDFF（Ｄ
タイプフリップフロップ）５により書込み信号13に同期
してサンプリングされており、このDFF5によるサンプリ
ング出力がゲート４のオンオフ信号となっている。
タイプフリップフロップ）５により書込み信号13に同期
してサンプリングされており、このDFF5によるサンプリ
ング出力がゲート４のオンオフ信号となっている。
第２図は第１図のブロックの動作を示す各部信号の動
作波形図であり、第２図を参照しつつ本発明の実施例の
動作について説明する。メモリ１に書込み情報がフルに
キューイングされていなければ、フルフラグ10はフルで
ないことを示し、よってDFF5はプリセット状態にあり、
ゲート４はオンの状態となっている。そのために、クロ
ック発振回路３のクロックはゲート４を介してプロセッ
サ２へ供給され、よってプロセッサ２は有効な動作を行
っている。
作波形図であり、第２図を参照しつつ本発明の実施例の
動作について説明する。メモリ１に書込み情報がフルに
キューイングされていなければ、フルフラグ10はフルで
ないことを示し、よってDFF5はプリセット状態にあり、
ゲート４はオンの状態となっている。そのために、クロ
ック発振回路３のクロックはゲート４を介してプロセッ
サ２へ供給され、よってプロセッサ２は有効な動作を行
っている。
この状態で、プロセッサ２において有効情報をメモリ
１に対して書込み動作が必要となると、メモリ１に対し
て書込み信号13をローレベルにする。このローレベルへ
の遷移タイミングに応答して、DFF5はフルフラグ10をサ
ンプリングし、フルフラグ10はフルでないことを示すロ
ーレベルとなっているので、ゲート４はオンとなったま
まである。よって、メモリ１への情報の書込みが行われ
る。
１に対して書込み動作が必要となると、メモリ１に対し
て書込み信号13をローレベルにする。このローレベルへ
の遷移タイミングに応答して、DFF5はフルフラグ10をサ
ンプリングし、フルフラグ10はフルでないことを示すロ
ーレベルとなっているので、ゲート４はオンとなったま
まである。よって、メモリ１への情報の書込みが行われ
る。
メモリ１がフルにキューイングされているときにプロ
セッサ２から書込み要求があると、フルフラグ10はハイ
レベルとなっているので、DFF5はこのフルフラグ10のハ
イレベルをサンプリングして保持する。よって、DFF5の
出力が変化してゲート４がオフとなり、クロック14のプ
ロセッサへの供給が停止されるのである。その結果、プ
ロセッサ２はメモリ１への情報の書込みを停止すること
になる。
セッサ２から書込み要求があると、フルフラグ10はハイ
レベルとなっているので、DFF5はこのフルフラグ10のハ
イレベルをサンプリングして保持する。よって、DFF5の
出力が変化してゲート４がオフとなり、クロック14のプ
ロセッサへの供給が停止されるのである。その結果、プ
ロセッサ２はメモリ１への情報の書込みを停止すること
になる。
他の資源がメモリ１から情報を読出してメモリ１がフ
ルでなくなると、フルフラグ10はローレベルとなり、DF
F5がプリセットされてゲート４は再びオンとなり、クロ
ック14がプロセッサ２へ供給され、情報の書込み動作が
開始可能となるのである。
ルでなくなると、フルフラグ10はローレベルとなり、DF
F5がプリセットされてゲート４は再びオンとなり、クロ
ック14がプロセッサ２へ供給され、情報の書込み動作が
開始可能となるのである。
発明の効果 叙上の如く、本発明によれば、メモリのフル状態をハ
ードウェアにてモニタし、このモニタ出力に応じてクロ
ックのオンオフを制御するようにしているので、プロセ
ッサはこのメモリのフル状態を判断する処理が全く不要
となり、プロセッサ処理能力に余裕が生じるという効果
がある。
ードウェアにてモニタし、このモニタ出力に応じてクロ
ックのオンオフを制御するようにしているので、プロセ
ッサはこのメモリのフル状態を判断する処理が全く不要
となり、プロセッサ処理能力に余裕が生じるという効果
がある。
第１図は本発明の実施例のブロック図、第２図は第１図
のブロックの動作を示すタイムチャートである。 主要部分の符号の説明 １……ファーストインファーストアウトメモリ ２……プロセッサ ３……クロック発振回路 ４……アンドゲート ５……DFF
のブロックの動作を示すタイムチャートである。 主要部分の符号の説明 １……ファーストインファーストアウトメモリ ２……プロセッサ ３……クロック発振回路 ４……アンドゲート ５……DFF
Claims (1)
- 【請求項１】記憶内容が記憶容量一杯となったかどうか
を示すフルフラグを発生する機能を有するメモリ装置の
書込み制御方式であって、前記フルフラグの内容を前記
メモリ装置への書込みタイミング毎にサンプリングして
保持する手段と、この保持内容によりオンオフ制御さ
れ、前記メモリ装置への書込み動作を制御するクロック
をゲートするゲート手段とを設け、前記フルフラグが記
憶内容のフル状態を示しているときに前記ゲート手段に
より前記クロックを停止させるようにしたことを特徴と
するメモリ装置の書込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284252A JP2689535B2 (ja) | 1988-11-10 | 1988-11-10 | メモリ装置の書込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284252A JP2689535B2 (ja) | 1988-11-10 | 1988-11-10 | メモリ装置の書込み制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02130790A JPH02130790A (ja) | 1990-05-18 |
| JP2689535B2 true JP2689535B2 (ja) | 1997-12-10 |
Family
ID=17676123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63284252A Expired - Lifetime JP2689535B2 (ja) | 1988-11-10 | 1988-11-10 | メモリ装置の書込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689535B2 (ja) |
-
1988
- 1988-11-10 JP JP63284252A patent/JP2689535B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02130790A (ja) | 1990-05-18 |
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