JP2687656B2 - 加入者線回路 - Google Patents
加入者線回路Info
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- JP2687656B2 JP2687656B2 JP2066525A JP6652590A JP2687656B2 JP 2687656 B2 JP2687656 B2 JP 2687656B2 JP 2066525 A JP2066525 A JP 2066525A JP 6652590 A JP6652590 A JP 6652590A JP 2687656 B2 JP2687656 B2 JP 2687656B2
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- 238000001514 detection method Methods 0.000 claims description 22
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000005549 size reduction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/005—Interface circuits for subscriber lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M19/00—Current supply arrangements for telephone systems
- H04M19/001—Current supply source at the exchanger providing current to substations
- H04M19/005—Feeding arrangements without the use of line transformers
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Interface Circuits In Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は加入者線回路に関し、特にアナログ回路およ
びディジタル回路のインターフェース機能を有する加入
者線回路に関する。
びディジタル回路のインターフェース機能を有する加入
者線回路に関する。
従来、かかる加入者線回路はアナログ電話機端末およ
びディジタル交換機の間に接続され、その構成として
は、インターフェース回路および符号複号化回路をもっ
て形成される。
びディジタル交換機の間に接続され、その構成として
は、インターフェース回路および符号複号化回路をもっ
て形成される。
第３図はこのような従来の一例を示す加入者線回路の
ブロック図である。
ブロック図である。
第３図に示すように、従来の加入者線回路はインター
フェース回路1Aおよび単電源の符号複号化回路（以下、
CODECと称す）2Aをもって構成されている。これらの回
路において、CODEC2Aのアナログ出力AOはコンデンサC2
を介してインターフェース回路1Aの４線端子（4W）のう
ちの入力端子（以下、４線側入力端子と称す）RXに接続
され、このRX端子と接地電位（GND）との間に抵抗R4が
接続される。また、CODEC2Aのアナログ入力AIはコンデ
ンサC1を介してインターフェース回路1Aの4Wのうちの出
力端子（以下、４線側出力端子と称す）TXに接続され、
このAI端子と基準電圧出力端子（VROとの間に抵抗R3が
接続される。これらコンデンサC1,C2はアナログ入出力
端子AI，AOに重畳される基準電圧分の直流バイアス電圧
をカットして交流信号だけを通すためのものである。
フェース回路1Aおよび単電源の符号複号化回路（以下、
CODECと称す）2Aをもって構成されている。これらの回
路において、CODEC2Aのアナログ出力AOはコンデンサC2
を介してインターフェース回路1Aの４線端子（4W）のう
ちの入力端子（以下、４線側入力端子と称す）RXに接続
され、このRX端子と接地電位（GND）との間に抵抗R4が
接続される。また、CODEC2Aのアナログ入力AIはコンデ
ンサC1を介してインターフェース回路1Aの4Wのうちの出
力端子（以下、４線側出力端子と称す）TXに接続され、
このAI端子と基準電圧出力端子（VROとの間に抵抗R3が
接続される。これらコンデンサC1,C2はアナログ入出力
端子AI，AOに重畳される基準電圧分の直流バイアス電圧
をカットして交流信号だけを通すためのものである。
上述した従来の単電源の符号複号化回路およびインタ
ーフェース回路を持った加入者線回路は、CODECのアナ
ログ出力（AO）とインターフェース回路のRX端子を直結
すると、CODECのAOの直流バイアス電圧分により、２線
側の給電状態に影響を及ぼす。そこで、この直流分の影
響を防止するために、直流分カット用コンデンサ（C2）
が用いられている。しかしながら、このコンデンサは通
過させる信号がアナログ量（数Ｖ）であるため、比較的
大きな容量を必要とする。なお、CODECのアナログ入力
（AI）については、インターフェース回路側がさらに大
きく、30〜40Vもあるため、必らずコンデンサ（C1）が
必要になる。
ーフェース回路を持った加入者線回路は、CODECのアナ
ログ出力（AO）とインターフェース回路のRX端子を直結
すると、CODECのAOの直流バイアス電圧分により、２線
側の給電状態に影響を及ぼす。そこで、この直流分の影
響を防止するために、直流分カット用コンデンサ（C2）
が用いられている。しかしながら、このコンデンサは通
過させる信号がアナログ量（数Ｖ）であるため、比較的
大きな容量を必要とする。なお、CODECのアナログ入力
（AI）については、インターフェース回路側がさらに大
きく、30〜40Vもあるため、必らずコンデンサ（C1）が
必要になる。
このように、従来の加入者線回路はすべてコンデンサ
を介してインターフェース回路とCODECを結合している
ため、周波数特性が悪化するという欠点がある。また、
従来の回路は大容量のコンデンサをLSIに内蔵すること
が出来ず外付けになるので、実装上も大型になり且つ高
価になるという欠点がある。
を介してインターフェース回路とCODECを結合している
ため、周波数特性が悪化するという欠点がある。また、
従来の回路は大容量のコンデンサをLSIに内蔵すること
が出来ず外付けになるので、実装上も大型になり且つ高
価になるという欠点がある。
本発明の目的は、かかる周波数特性の向上および小型
化と低価格化を実現することの出来る加入者線回路を提
供することにある。
化と低価格化を実現することの出来る加入者線回路を提
供することにある。
本発明の加入者線回路は、電話機端末および交換機間
に接続され且つ符号複号化回路およびインターフェース
回路を含んで構成される加入者線回路において、アナロ
グ入出力電圧の基準電圧を直流バイアス電圧で制御する
符号複号化回路と、前記アナログ入出力電圧のうちのア
ナログ出力電圧を検出する第１の電圧検出増幅器，前記
アナログ出力電圧を制御した前記直流バイアス電圧を検
出する第２の電圧検出増幅器，検出された前記アナログ
出力電圧および検出された前記直流バイアス電圧を前記
電話機端末が接続されるチップ，リング線からのアナロ
グ信号とそれぞれ加算する第１および第２の加算器，前
記第１および第２の加算器の出力の差を求める平衡増幅
器，前記平衡増幅器の２つの出力を前記チップ，リング
線に帰還する第１および第２の抵抗を備えたインターフ
ェース回路とを有し、前記符号複号化回路のアナログ出
力端子と前記インターフェース回路の前記第１の電圧検
出増幅器の入力端子間ならびに前記符号複号化回路の直
流バイアス電圧出力端子と前記インターフェース回路の
前記第２の電圧検出増幅器の入力端子間をそれぞれ直結
して前記電話機端末に所望の交流信号を出力するように
構成している。
に接続され且つ符号複号化回路およびインターフェース
回路を含んで構成される加入者線回路において、アナロ
グ入出力電圧の基準電圧を直流バイアス電圧で制御する
符号複号化回路と、前記アナログ入出力電圧のうちのア
ナログ出力電圧を検出する第１の電圧検出増幅器，前記
アナログ出力電圧を制御した前記直流バイアス電圧を検
出する第２の電圧検出増幅器，検出された前記アナログ
出力電圧および検出された前記直流バイアス電圧を前記
電話機端末が接続されるチップ，リング線からのアナロ
グ信号とそれぞれ加算する第１および第２の加算器，前
記第１および第２の加算器の出力の差を求める平衡増幅
器，前記平衡増幅器の２つの出力を前記チップ，リング
線に帰還する第１および第２の抵抗を備えたインターフ
ェース回路とを有し、前記符号複号化回路のアナログ出
力端子と前記インターフェース回路の前記第１の電圧検
出増幅器の入力端子間ならびに前記符号複号化回路の直
流バイアス電圧出力端子と前記インターフェース回路の
前記第２の電圧検出増幅器の入力端子間をそれぞれ直結
して前記電話機端末に所望の交流信号を出力するように
構成している。
また、本発明の加入者線回路は、電話機端末および交
換機間に接続され且つ符号複号化回路およびインターフ
ェース回路を含んで構成される加入者線回路において、
アナログ入出力電圧の基準電圧を直流バイアス電圧で制
御する符号複号化回路と、前記アナログ入出力電圧のう
ちのアナログ出力電圧を検出する第１の電圧検出増幅
器，前記アナログ出力電圧を制御した前記直流バイアス
電圧を検出する第２の電圧検出増幅器，検出された前記
アナログ出力電圧および検出された前記直流バイアス電
圧を前記電話機端末が接続されるチップもしくはリング
線からのアナログ信号と加算する加算器，前記加算器の
出力および前記チップもしくはリング線からの前記アナ
ログ信号の差を求める平衡増幅器，前記平衡増幅器の２
つの出力を前記チップ，リング線に帰還する第１および
第２の抵抗を備えたインターフェース回路とを有し、前
記符号複号化回路のアナログ出力端子と前記インターフ
ェース回路の前記第１の電圧検出増幅器の入力端子間な
らびに前記符号複号化回路の直流バイアス電圧出力端子
と前記インターフェース回路の前記第２の電圧検出増幅
器の入力端子間をそれぞれ直結して前記電話機端末に所
望の交流信号を出力するように構成している。
換機間に接続され且つ符号複号化回路およびインターフ
ェース回路を含んで構成される加入者線回路において、
アナログ入出力電圧の基準電圧を直流バイアス電圧で制
御する符号複号化回路と、前記アナログ入出力電圧のう
ちのアナログ出力電圧を検出する第１の電圧検出増幅
器，前記アナログ出力電圧を制御した前記直流バイアス
電圧を検出する第２の電圧検出増幅器，検出された前記
アナログ出力電圧および検出された前記直流バイアス電
圧を前記電話機端末が接続されるチップもしくはリング
線からのアナログ信号と加算する加算器，前記加算器の
出力および前記チップもしくはリング線からの前記アナ
ログ信号の差を求める平衡増幅器，前記平衡増幅器の２
つの出力を前記チップ，リング線に帰還する第１および
第２の抵抗を備えたインターフェース回路とを有し、前
記符号複号化回路のアナログ出力端子と前記インターフ
ェース回路の前記第１の電圧検出増幅器の入力端子間な
らびに前記符号複号化回路の直流バイアス電圧出力端子
と前記インターフェース回路の前記第２の電圧検出増幅
器の入力端子間をそれぞれ直結して前記電話機端末に所
望の交流信号を出力するように構成している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示す加入者線回路の
ブロック図である。
ブロック図である。
第１図に示すように、本実施例の加入者回路はTIP,RI
NG端子に接続された電話機端末（図示省略）および交換
機（図示省略）間に接続され、インターフェース回路１
と符号複号化回路（CODEC）２とを有している。このイ
ンターフェース回路１は、CODEC2からのアナログ出力AO
を4W側入出力端子のうちのRX端子を介して検出する手段
としての電圧検出増幅器７と、CODEC2の直流バイアス電
圧出力端子VROから直流バイアス電圧入力端子VRIを介し
てアナログ出力AOの直流バイアス電圧（VRO）を検出す
る手段としての電圧検出増幅器６と、TIP,RING端子にそ
れぞれ接続され電圧検出増幅器6,7の出力をそれぞれ加
算する加算器３および４と、加算器３および４の出力を
演算し検出されたアナログ出力AOおよび検出された直流
バイアス電圧VROの差を求める引き算手段としての平衡
増幅器５と、TIP,RING端子に接続されその差を求める差
動増幅器８と、平衡増幅器５の出力およびTIP,RING端子
にそれぞれ接続されるその出力により２線側電話機端末
を駆動する手段としての抵抗R1,R2とを有している。
NG端子に接続された電話機端末（図示省略）および交換
機（図示省略）間に接続され、インターフェース回路１
と符号複号化回路（CODEC）２とを有している。このイ
ンターフェース回路１は、CODEC2からのアナログ出力AO
を4W側入出力端子のうちのRX端子を介して検出する手段
としての電圧検出増幅器７と、CODEC2の直流バイアス電
圧出力端子VROから直流バイアス電圧入力端子VRIを介し
てアナログ出力AOの直流バイアス電圧（VRO）を検出す
る手段としての電圧検出増幅器６と、TIP,RING端子にそ
れぞれ接続され電圧検出増幅器6,7の出力をそれぞれ加
算する加算器３および４と、加算器３および４の出力を
演算し検出されたアナログ出力AOおよび検出された直流
バイアス電圧VROの差を求める引き算手段としての平衡
増幅器５と、TIP,RING端子に接続されその差を求める差
動増幅器８と、平衡増幅器５の出力およびTIP,RING端子
にそれぞれ接続されるその出力により２線側電話機端末
を駆動する手段としての抵抗R1,R2とを有している。
また、CODEC2はバッファ増幅機９〜11を有し、バッフ
ァ増幅器９の直流バイアス電圧出力VROにより、バッフ
ァ増幅器10の出力AOとバッファ増幅器11の入力AIとを制
御している。
ァ増幅器９の直流バイアス電圧出力VROにより、バッフ
ァ増幅器10の出力AOとバッファ増幅器11の入力AIとを制
御している。
本実施例はかかるCODEC2のアナログ出力AO端子とイン
ターフェース回路１のアナログ出力を検出する入力端子
RX間、およびインターフェース回路１とCODEC2の直流バ
イアス電圧入出力端子VRI，VRO間をそれぞれ直結して２
線側電話機端末に所望の交流信号のみを出力するように
している。
ターフェース回路１のアナログ出力を検出する入力端子
RX間、およびインターフェース回路１とCODEC2の直流バ
イアス電圧入出力端子VRI，VRO間をそれぞれ直結して２
線側電話機端末に所望の交流信号のみを出力するように
している。
以下、更に詳細に説明する。
まず、インターフェース回路１における平衡増幅器５
の出力は抵抗R1,R2を介して２線側TIP,RING端子にそれ
ぞれ接続されているが、これらの抵抗R1,R2を基準して
の所望のインピーダンスになるようにTIP,RING端子から
平衡増幅器５の入力に帰還をかける。すなわち、TIP端
子から加算器３に入力し、その出力を平衡増幅器５の差
動入力の一方（＋側）に入力する。また、RING端子から
は加算器４に入力し、その出力を平衡増幅器５の差動入
力の一方（−側）に入力する。
の出力は抵抗R1,R2を介して２線側TIP,RING端子にそれ
ぞれ接続されているが、これらの抵抗R1,R2を基準して
の所望のインピーダンスになるようにTIP,RING端子から
平衡増幅器５の入力に帰還をかける。すなわち、TIP端
子から加算器３に入力し、その出力を平衡増幅器５の差
動入力の一方（＋側）に入力する。また、RING端子から
は加算器４に入力し、その出力を平衡増幅器５の差動入
力の一方（−側）に入力する。
次に、インターフェース回路１における４線入力端子
のうちのRX端子は電圧検出増幅器７の入力に接続され、
その出力が前述した加算器４の別の入力に供給される。
のうちのRX端子は電圧検出増幅器７の入力に接続され、
その出力が前述した加算器４の別の入力に供給される。
しかるに、単電源CODEC2のアナログ出力AOはRX端子に
直結されるため、アナログ出力AOの直流バイアス電圧も
一緒に加算されている。従って、インターフェース回路
１では、この直流バイアス電圧分を引き算するために、
CODEC2のアナログ出力AOの直流バイアス電圧である基準
電圧VREFの出力端子VOは直流バイアス電圧を検出する電
圧検出増幅器６に接続され、その出力は加算器３の別の
入力に接続されている。
直結されるため、アナログ出力AOの直流バイアス電圧も
一緒に加算されている。従って、インターフェース回路
１では、この直流バイアス電圧分を引き算するために、
CODEC2のアナログ出力AOの直流バイアス電圧である基準
電圧VREFの出力端子VOは直流バイアス電圧を検出する電
圧検出増幅器６に接続され、その出力は加算器３の別の
入力に接続されている。
以上のことは、要するに平衡増幅器５の逆極性の入力
を応用して引算演算したものである。こうすることによ
り、直流バイアス電圧による２線給電状態への影響を無
くすことができる。
を応用して引算演算したものである。こうすることによ
り、直流バイアス電圧による２線給電状態への影響を無
くすことができる。
第２図は本発明の第二の実施例を示す加入者線回路の
ブロック図である。
ブロック図である。
第２図に示すように、本実施例は前述した第一の実施
例と比較して、直流バイアス電圧を検出する電圧検出増
幅器６の出力を反転して加算器４の別の入力に接続して
いることを除いては、同一である。この加算器４では、
CODEC2の直流バイアス電圧も含んだアナログ出力信号と
直流バイアス電圧分の引き算を行なっている。
例と比較して、直流バイアス電圧を検出する電圧検出増
幅器６の出力を反転して加算器４の別の入力に接続して
いることを除いては、同一である。この加算器４では、
CODEC2の直流バイアス電圧も含んだアナログ出力信号と
直流バイアス電圧分の引き算を行なっている。
すなわち、アナログ出力信号と直流バイアス電圧分の
反転信号を加算するということは、アナログ出力信号か
ら直流バイアス電圧分の信号を引き算したことと等価で
ある。
反転信号を加算するということは、アナログ出力信号か
ら直流バイアス電圧分の信号を引き算したことと等価で
ある。
この結果、前述した第一の実施例と同様、交流信号だ
けが２線側に出力され、CODEC2のAO出力の直流バイアス
電圧分の影響を２線側に及ぼすことは無い。本実施例で
は、加算器４の入力数は増えるものの、加算器３が不要
になるという利点がある。
けが２線側に出力され、CODEC2のAO出力の直流バイアス
電圧分の影響を２線側に及ぼすことは無い。本実施例で
は、加算器４の入力数は増えるものの、加算器３が不要
になるという利点がある。
以上説明したように、本発明の加入者線回路は、インタ
ーフェース回路に電圧検出増幅器等で形成したアナログ
出力の直流バイアス電圧を検出する手段と、アナログ出
力および検出された前記直流バイアス電圧の差を求める
引き算手段とを含むことにより、CODECのアナログ出力
端子とインターフェース回路のRX入力端子間を直結する
ことができるので、周波数特性を向上させることができ
るという効果がある。また、本発明は外付けのコンデン
サを一部不要にできるため、回路の小型化と低価格化を
実現することができるという効果がある、また、本発明
はCODECの直流バイアス電圧がアナログ出力を検出する
手段（電圧検出増幅器）のバイアス電圧になり、しかも
出力アイドリング電流になるため、アナログ出力検出手
段の出力はバイポーラ型出力形式をとらなくても済むと
いう効果がある。更に、本発明はCODECの直流バイアス
電圧で発生する雑音が引き算演算により相殺されるた
め、低雑音になるという効果がある。
ーフェース回路に電圧検出増幅器等で形成したアナログ
出力の直流バイアス電圧を検出する手段と、アナログ出
力および検出された前記直流バイアス電圧の差を求める
引き算手段とを含むことにより、CODECのアナログ出力
端子とインターフェース回路のRX入力端子間を直結する
ことができるので、周波数特性を向上させることができ
るという効果がある。また、本発明は外付けのコンデン
サを一部不要にできるため、回路の小型化と低価格化を
実現することができるという効果がある、また、本発明
はCODECの直流バイアス電圧がアナログ出力を検出する
手段（電圧検出増幅器）のバイアス電圧になり、しかも
出力アイドリング電流になるため、アナログ出力検出手
段の出力はバイポーラ型出力形式をとらなくても済むと
いう効果がある。更に、本発明はCODECの直流バイアス
電圧で発生する雑音が引き算演算により相殺されるた
め、低雑音になるという効果がある。
第１図は本発明の第一の実施例を示す加入者線回路のブ
ロック図、第２図は本発明の第二の実施例を示す加入さ
線回路のブロック図、第３図は従来の一例を示す加入者
線回路のブロック図である。 １……インターフェース回路、２……符号複号化回路
（CODEC）、3,4……加算器、５……平衡増幅器、6,7…
…電圧検出増幅器、８……差動増幅器、９〜11……バッ
ファ増幅器、R1〜R4……抵抗、C1,C2……コンデンサ、V
RO……直流バイアス電圧出力端子、VRI……直流バイア
ス電圧入力端子、AO……アナログ信号出力端子、AI……
アナログ信号入力端子、RX……４線側入力端子、TX……
４線側出力端子。
ロック図、第２図は本発明の第二の実施例を示す加入さ
線回路のブロック図、第３図は従来の一例を示す加入者
線回路のブロック図である。 １……インターフェース回路、２……符号複号化回路
（CODEC）、3,4……加算器、５……平衡増幅器、6,7…
…電圧検出増幅器、８……差動増幅器、９〜11……バッ
ファ増幅器、R1〜R4……抵抗、C1,C2……コンデンサ、V
RO……直流バイアス電圧出力端子、VRI……直流バイア
ス電圧入力端子、AO……アナログ信号出力端子、AI……
アナログ信号入力端子、RX……４線側入力端子、TX……
４線側出力端子。
Claims (2)
- 【請求項１】電話機端末および交換機間に接続され且つ
符号複号化回路およびインターフェース回路を含んで構
成される加入者線回路において、アナログ入出力電圧の
基準電圧を直流バイアス電圧で制御する符号複号化回路
と、前記アナログ入出力電圧のうちのアナログ出力電圧
を検出する第１の電圧検出増幅器，前記アナログ出力電
圧を制御した前記直流バイアス電圧を検出する第２の電
圧検出増幅器，検出された前記アナログ出力電圧および
検出された前記直流バイアス電圧を前記電話機端末が接
続されるチップ，リング線からのアナログ信号とそれぞ
れ加算する第１および第２の加算器，前記第１および第
２の加算器の出力の差を求める平衡増幅器，前記平衡増
幅器の２つの出力を前記チップ，リング線に帰還する第
１および第２の抵抗を備えたインターフェース回路とを
有し、前記符号複号化回路のアナログ出力端子と前記イ
ンターフェース回路の前記第１の電圧検出増幅器の入力
端子間ならびに前記符号複号化回路の直流バイアス電圧
出力端子と前記インターフェース回路の前記第２の電圧
検出増幅器の入力端子間をそれぞれ直結して前記電話機
端末に所望の交流信号を出力することを特徴とする加入
者線回路。 - 【請求項２】電話機端末および交換機間に接続され且つ
符号複号化回路およびインターフェース回路を含んで構
成される加入者線回路において、アナログ入出力電圧の
基準電圧を直流バイアス電圧で制御する符号複号化回路
と、前記アナログ入出力電圧のうちのアナログ出力電圧
を検出する第１の電圧検出増幅器，前記アナログ出力電
圧を制御した前記直流バイアス電圧を検出する第２の電
圧検出増幅器，検出された前記アナログ出力電圧および
検出された前記直流バイアス電圧を前記電話機端末が接
続されるチップもしくはリング線からのアナログ信号と
加算する加算器，前記加算器の出力および前記チップも
しくはリング線からの前記アナログ信号の差を求める平
衡増幅器，前記平衡増幅器の２つの出力を前記チップ，
リング線に帰還する第１および第２の抵抗を備えたイン
ターフェース回路とを有し、前記符号複号化回路のアナ
ログ出力端子と前記インターフェース回路の前記第１の
電圧検出増幅器の入力端子間ならびに前記符号複号化回
路の直流バイアス電圧出力端子と前記インターフェース
回路の前記第２の電圧検出増幅器の入力端子間をそれぞ
れ直結して前記電話機端末に所望の交流信号を出力する
ことを特徴とする加入者線回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066525A JP2687656B2 (ja) | 1990-03-16 | 1990-03-16 | 加入者線回路 |
| DE69104538T DE69104538T2 (de) | 1990-03-16 | 1991-03-15 | Schnittstellenschaltung für Teilnehmerleitung. |
| EP91302251A EP0455335B1 (en) | 1990-03-16 | 1991-03-15 | Subscriber line interface circuit |
| US08/304,598 US5422948A (en) | 1990-03-16 | 1994-09-12 | Subscriber line interface for improving the frequency characteristics of the transmitted and received signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066525A JP2687656B2 (ja) | 1990-03-16 | 1990-03-16 | 加入者線回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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