JP2682937B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2682937B2 JP2682937B2 JP27970392A JP27970392A JP2682937B2 JP 2682937 B2 JP2682937 B2 JP 2682937B2 JP 27970392 A JP27970392 A JP 27970392A JP 27970392 A JP27970392 A JP 27970392A JP 2682937 B2 JP2682937 B2 JP 2682937B2
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- Japan
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- semiconductor
- semiconductor device
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Description
【０００１】
【産業上の利用分野】本発明は、一般的には半導体内に
ｐｎ接合を有する半導体装置の製造方法に関し、さらに
具体的には素子微細化を可能としうる方法に特徴を有す
る高速応答可能な半導体装置の製造方法に関するもので
ある。
ｐｎ接合を有する半導体装置の製造方法に関し、さらに
具体的には素子微細化を可能としうる方法に特徴を有す
る高速応答可能な半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】従来の一般的なｐｎ接合を有する半導体
装置は、例えば半導体レーザの場合を例にとると、図３
（ｃ）に示すように、ｎ型半導体基板２０１上にｎ型下
部クラッド層２０２、ｎ型活性層２０３、ｐ型上部クラ
ッド層２０４が順次積層されて構成されている、この半
導体レーザの製造は以下の工程で行なう。
装置は、例えば半導体レーザの場合を例にとると、図３
（ｃ）に示すように、ｎ型半導体基板２０１上にｎ型下
部クラッド層２０２、ｎ型活性層２０３、ｐ型上部クラ
ッド層２０４が順次積層されて構成されている、この半
導体レーザの製造は以下の工程で行なう。
【０００３】工程（１） 図３（Ａ）に示すように、ｎ型半導体基板２０１上にｎ
型下部クラッド層２０２、ｎ型活性層２０３、ｐ型上部
クラッド層２０４を順次積層する。さらにｐ型上部クラ
ッド層２０４の上面にエッチングマスク２０５を形成す
る。
型下部クラッド層２０２、ｎ型活性層２０３、ｐ型上部
クラッド層２０４を順次積層する。さらにｐ型上部クラ
ッド層２０４の上面にエッチングマスク２０５を形成す
る。
【０００４】工程（２） 図３（Ｂ）に示すように、上記エッチングマスクを用い
て、ｎ型下型クラッド層２０２が露出するまでウエット
エッチングを行なう。
て、ｎ型下型クラッド層２０２が露出するまでウエット
エッチングを行なう。
【０００５】工程（３） 図３（Ｃ）に示すように、エッチングマスクを除去後、
露出されたｎ型下型クラッド層２０２上にｎ型オーミッ
ク電極２０７を、また、ｐ型上部クラッド層２０４上に
ｐ型オーミック電極２０８を各々形成する。
露出されたｎ型下型クラッド層２０２上にｎ型オーミッ
ク電極２０７を、また、ｐ型上部クラッド層２０４上に
ｐ型オーミック電極２０８を各々形成する。
【０００６】この従来の半導体レーザにおいては、ｎ型
活性層２０３とｐ型上部クラッド層２０４との界面に形
成されたｐｎ接合に順バイアス電圧を印加することで、
電流を活性層２０３に注入し、レーザ発振を引き起こし
ている。
活性層２０３とｐ型上部クラッド層２０４との界面に形
成されたｐｎ接合に順バイアス電圧を印加することで、
電流を活性層２０３に注入し、レーザ発振を引き起こし
ている。
【０００７】ところで、半導体レーザの応答速度は、半
導体レーザ内に形成されたｐｎ接合の面積に反比例す
る。したがって高速の半導体レーザを実現するためには
活性層の面積を小さくする必要がある。この理由から上
記製造工程（２）においては、ウエットエッチングのサ
イドエッチング効果を利用してエッチングマスク２０５
よりも狭い幅の活性層を形成している。
導体レーザ内に形成されたｐｎ接合の面積に反比例す
る。したがって高速の半導体レーザを実現するためには
活性層の面積を小さくする必要がある。この理由から上
記製造工程（２）においては、ウエットエッチングのサ
イドエッチング効果を利用してエッチングマスク２０５
よりも狭い幅の活性層を形成している。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
ウエットエッチングにおいては、ｐ型上部クラッド層２
０４の側面も露出するため、ｐ型上部クラッド層２０４
においてもサイドエッチング効果が生じる。そのため従
来の半導体レーザの製造方法においては、ｐ型上部クラ
ッド層上面の面積が小さくなり良質なｐ型オーミック電
極の形成が困難であるという問題があった。
ウエットエッチングにおいては、ｐ型上部クラッド層２
０４の側面も露出するため、ｐ型上部クラッド層２０４
においてもサイドエッチング効果が生じる。そのため従
来の半導体レーザの製造方法においては、ｐ型上部クラ
ッド層上面の面積が小さくなり良質なｐ型オーミック電
極の形成が困難であるという問題があった。
【０００９】本発明の目的は、上記従来技術における半
導体装置微細化にともなう半導体装置上層部の構造的劣
化を解消した、高速応答可能な半導体装置の製造方法を
することにある。
導体装置微細化にともなう半導体装置上層部の構造的劣
化を解消した、高速応答可能な半導体装置の製造方法を
することにある。
【００１０】
【課題を解決するための手段】上記目的を達成する本発
明に係る半導体装置の製造方法は、半導体基板上に設け
られた、ｐｎ接合を有する半導体装置の形成において、
（１）半導体基板上に、第一の導電型を有する第一の半
導体層、第二の導電型を有する第二の半導体層が順次積
層された半導体装置層上面の一部に、第一のエッチング
マスクを形成し、このエッチングマスクを用いて第二の
半導体層の上部あるいは全部をエッチングする工程と、
（２）前工程で島状に形成された第二の半導体層側面に
第二のエッチングマスクを形成する工程と、（３）上記
第一のエッチングマスクと上記第二のエッチングマスク
とを用いて第二の半導体層の下部および第一の半導体
層、あるいは第一の半導体層をエッチングする工程と
を、含むことを特徴とする。
明に係る半導体装置の製造方法は、半導体基板上に設け
られた、ｐｎ接合を有する半導体装置の形成において、
（１）半導体基板上に、第一の導電型を有する第一の半
導体層、第二の導電型を有する第二の半導体層が順次積
層された半導体装置層上面の一部に、第一のエッチング
マスクを形成し、このエッチングマスクを用いて第二の
半導体層の上部あるいは全部をエッチングする工程と、
（２）前工程で島状に形成された第二の半導体層側面に
第二のエッチングマスクを形成する工程と、（３）上記
第一のエッチングマスクと上記第二のエッチングマスク
とを用いて第二の半導体層の下部および第一の半導体
層、あるいは第一の半導体層をエッチングする工程と
を、含むことを特徴とする。
【００１１】
【作用】本発明においては、半導体装置上面だけでなく
その側面にもエッチングマスクを形成する。そして、半
導体装置上部の構造的劣化を生じさせず半導体装置を微
細化し得るので、半導体装置上部の構造的劣化を生じさ
せず半導体装置が有するｐｎ接合の面積を微細化するこ
とが可能である。従って、素子容量の低減が可能となり
本発明の目的である高速応答可能な半導体装置を実現で
きる。
その側面にもエッチングマスクを形成する。そして、半
導体装置上部の構造的劣化を生じさせず半導体装置を微
細化し得るので、半導体装置上部の構造的劣化を生じさ
せず半導体装置が有するｐｎ接合の面積を微細化するこ
とが可能である。従って、素子容量の低減が可能となり
本発明の目的である高速応答可能な半導体装置を実現で
きる。
【００１２】
【実施例】以下、本発明の好適な実施例を説明する。
【００１３】図１は本発明の実施例を説明する発振波長
1.５５μｍの半導体レーザの構造図であって、同図中、
１０１はｎ型ＩｎＰ型基板、１０２はｎ型ＩｎＧａＡｓ
Ｐ（バンドギャップ波長1.１μｍ）下部クラッド層、１
０３はｎ型ＩｎＧａＡｓＰ（バンドギャップ波長1.５５
μｍ）活性層、１０４はｐ型ＩｎＧａＡｓＰ（バンドギ
ャップ波長1.１μｍ）上部クラッド層、１０７はｎ型オ
ーミック電極、１０８はｐ型オーミック電極を各々図示
する。
1.５５μｍの半導体レーザの構造図であって、同図中、
１０１はｎ型ＩｎＰ型基板、１０２はｎ型ＩｎＧａＡｓ
Ｐ（バンドギャップ波長1.１μｍ）下部クラッド層、１
０３はｎ型ＩｎＧａＡｓＰ（バンドギャップ波長1.５５
μｍ）活性層、１０４はｐ型ＩｎＧａＡｓＰ（バンドギ
ャップ波長1.１μｍ）上部クラッド層、１０７はｎ型オ
ーミック電極、１０８はｐ型オーミック電極を各々図示
する。
【００１４】この半導体レーザにおいては、ｎ型活性層
１０３とｐ型上部クラッド層１０４との界面に形成され
たｐｎ接合に順バイアス電圧を印加することで電流をｎ
型活性層１０３に注入し、レーザ発振を引き起こしてい
る。
１０３とｐ型上部クラッド層１０４との界面に形成され
たｐｎ接合に順バイアス電圧を印加することで電流をｎ
型活性層１０３に注入し、レーザ発振を引き起こしてい
る。
【００１５】この半導体レーザの製造は以下の工程で行
なう。
なう。
【００１６】工程（１） 図２（Ａ）に示すように、ｎ型ＩｎＰ基板１０１上にｎ
型ＩｎＧａＡｓＰ下部クラッド層１０２、ｎ型ＩｎＧａ
ＡｓＰ活性層１０３、ｐ型ＩｎＧａＡｓＰ上部クラッド
層１０４を有機金属気相成長法（ＭＯＣＰＥ法）により
順次積層する。さらにｐ型ＩｎＧａＡｓＰ上部クラッド
層１０４の上面にＳｉＯ2 からなる第１のエッチングマ
スク１０５を形成する。
型ＩｎＧａＡｓＰ下部クラッド層１０２、ｎ型ＩｎＧａ
ＡｓＰ活性層１０３、ｐ型ＩｎＧａＡｓＰ上部クラッド
層１０４を有機金属気相成長法（ＭＯＣＰＥ法）により
順次積層する。さらにｐ型ＩｎＧａＡｓＰ上部クラッド
層１０４の上面にＳｉＯ2 からなる第１のエッチングマ
スク１０５を形成する。
【００１７】工程（２） 図２（Ｂ）に示すように、上記エッチングマスク１０５
を用いて、ｐ型ＩｎＧａＡｓＰ上部クラッド層１０４の
上部を反応性イオンによるドライエッチングし、ほぼ垂
直な側面を有する島状に加工する。
を用いて、ｐ型ＩｎＧａＡｓＰ上部クラッド層１０４の
上部を反応性イオンによるドライエッチングし、ほぼ垂
直な側面を有する島状に加工する。
【００１８】工程（３） 図２（Ｃ）に示すように、島状に形成されたｐ型ＩｎＧ
ａＡｓＰ上部クラッド層１０４全面に別の第２のエッチ
ングマスクとしてのＳｉＯ2 膜１０６を推積する。
ａＡｓＰ上部クラッド層１０４全面に別の第２のエッチ
ングマスクとしてのＳｉＯ2 膜１０６を推積する。
【００１９】工程（４） 図２（Ｄ）に示すように、ドライエッチングによりＳｉ
Ｏ2 膜１０６をエッチングする。ここでエッチングビー
ムはＳｉＯ2 膜１０６上面より飛来するためＳｉＯ2 膜
１０６のうち島状部側面のＳｉＯ2 膜はエッチングされ
ず残存する。
Ｏ2 膜１０６をエッチングする。ここでエッチングビー
ムはＳｉＯ2 膜１０６上面より飛来するためＳｉＯ2 膜
１０６のうち島状部側面のＳｉＯ2 膜はエッチングされ
ず残存する。
【００２０】工程（５） 図１（Ｅ）に示すように、ウエットエッチングにより、
ｎ型下部クラッド層１０２が露出するまでエッチングを
行なう。
ｎ型下部クラッド層１０２が露出するまでエッチングを
行なう。
【００２１】工程（６） そして、エッチングマスクを除去後、図１に示すよう
に、露出されたｎ型下部クラッド層１０２上にｎ型オー
ミック電極１０７、ｐ型上部クラッド層１０４にｐ型オ
ーミック電極１０８を各々形成する。
に、露出されたｎ型下部クラッド層１０２上にｎ型オー
ミック電極１０７、ｐ型上部クラッド層１０４にｐ型オ
ーミック電極１０８を各々形成する。
【００２２】上記製造工程（５）において、島状のｎ型
ＩｎＧａＡｓＰ上部クラッド層１０４は上面および側面
をマスクで覆われているためエッチングされ得ない。そ
の結果、ｐ型ＩｎＧａＡｓＰ上部クラッド層１０４の幅
を減少させずにウエットエッチングにおけるサイドエッ
チング効果を用いてｎ型ＩｎＧａＡｓＰ活性層１０３の
微細化が可能となる。
ＩｎＧａＡｓＰ上部クラッド層１０４は上面および側面
をマスクで覆われているためエッチングされ得ない。そ
の結果、ｐ型ＩｎＧａＡｓＰ上部クラッド層１０４の幅
を減少させずにウエットエッチングにおけるサイドエッ
チング効果を用いてｎ型ＩｎＧａＡｓＰ活性層１０３の
微細化が可能となる。
【００２３】実際、本発明を用いて製作した半導体レー
ザにおいては、ｐ型ＩｎＧａＡｓＰ上部クラッド層１０
４の幅を１０μｍに保ちつつｎ型ＩｎＧａＡｓＰ活性層
１０３を幅２μｍ程度に微細化でき、４０ＧＨｚの高速
動作を実現することが可能となった。
ザにおいては、ｐ型ＩｎＧａＡｓＰ上部クラッド層１０
４の幅を１０μｍに保ちつつｎ型ＩｎＧａＡｓＰ活性層
１０３を幅２μｍ程度に微細化でき、４０ＧＨｚの高速
動作を実現することが可能となった。
【００２４】尚、本実施例においては、リッジ型半導体
レーザの製造方法を示したが、工程（５）の後にリッジ
側面を半絶縁性ＩｎＰで埋め込む工程を加えることによ
り、同様の効果を持つ埋め込み型半導体レーザを実現す
ることができる。
レーザの製造方法を示したが、工程（５）の後にリッジ
側面を半絶縁性ＩｎＰで埋め込む工程を加えることによ
り、同様の効果を持つ埋め込み型半導体レーザを実現す
ることができる。
【００２５】本実施例においては、半導体材料としてＩ
ｎＰ基板と格子整合する材料を用いた例を示したが、こ
れらの一部または全部をＩｎＰ基板と格子整合しない材
料としても同様の効果が期待できる。
ｎＰ基板と格子整合する材料を用いた例を示したが、こ
れらの一部または全部をＩｎＰ基板と格子整合しない材
料としても同様の効果が期待できる。
【００２６】さらに本構造を半導体光検出器あるいは半
導体光変調器などの他の光素子に適用することも可能で
ある。
導体光変調器などの他の光素子に適用することも可能で
ある。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
半導体装置上部の側面にエッチングマスクを施すことに
より半導体装置上部の構造的劣化を生じさせずに半導体
装置を微細化することが可能となり、その結果高速応答
可能な半導体装置を実現できるという利点がある。
半導体装置上部の側面にエッチングマスクを施すことに
より半導体装置上部の構造的劣化を生じさせずに半導体
装置を微細化することが可能となり、その結果高速応答
可能な半導体装置を実現できるという利点がある。
【図１】本発明の一実施例に係る半導体レーザの概略図
である。
である。
【図２】本発明の実施例において例示した半導体装置の
製造工程を示した図である。
製造工程を示した図である。
【図３】従来の半導体装置の製造工程を示した図であ
る。
る。
１０１ ｎ型ＩｎＰ基板 １０２ ｎ型ＩｎＧａＡｓＰ下部クラッド層 １０３ ｎ型ＩｎＧａＡｓＰ活性層 １０４ ｐ型ＩｎＧａＡｓＰ上部クラッド層 １０５ ＳｉＯ2 エッチングマスク １０６ ＳｉＯ2 膜 １０７ ｎ型オーミック電極 １０８ ｐ型オーミック電極
Claims (1)
- 【請求項１】 半導体基板上に設けられた、ｐｎ接合を
有する半導体装置の形成において、 （１）半導体基板上に、第一の導電型を有する第一の半
導体層、第二の導電型を有する第二の半導体層が順次積
層された半導体装置層上面の一部に、第一のエッチング
マスクを形成し、この第一のエッチングマスクを用いて
第二の半導体層の上部あるいは全部をエッチングする工
程と、 （２）前工程で島状に形成された第二の半導体層側面に
第二のエッチングマスクを形成する工程と、 （３）上記第一のエッチングマスクと上記第二のエッチ
ングマスクとを用いて第二の半導体層の下部および第一
の半導体層、あるいは第一の半導体層をエッチングする
工程とを、 含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27970392A JP2682937B2 (ja) | 1992-10-19 | 1992-10-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27970392A JP2682937B2 (ja) | 1992-10-19 | 1992-10-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132606A JPH06132606A (ja) | 1994-05-13 |
| JP2682937B2 true JP2682937B2 (ja) | 1997-11-26 |
Family
ID=17614705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27970392A Expired - Lifetime JP2682937B2 (ja) | 1992-10-19 | 1992-10-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682937B2 (ja) |
-
1992
- 1992-10-19 JP JP27970392A patent/JP2682937B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06132606A (ja) | 1994-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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