JP2682937B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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和利 加藤
信一 松本
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、一般的には半導体内に
pn接合を有する半導体装置の製造方法に関し、さらに
具体的には素子微細化を可能としうる方法に特徴を有す
る高速応答可能な半導体装置の製造方法に関するもので
ある。
【0002】
【従来の技術】従来の一般的なpn接合を有する半導体
装置は、例えば半導体レーザの場合を例にとると、図3
(c)に示すように、n型半導体基板201上にn型下
部クラッド層202、n型活性層203、p型上部クラ
ッド層204が順次積層されて構成されている、この半
導体レーザの製造は以下の工程で行なう。
【0003】工程(1) 図3(A)に示すように、n型半導体基板201上にn
型下部クラッド層202、n型活性層203、p型上部
クラッド層204を順次積層する。さらにp型上部クラ
ッド層204の上面にエッチングマスク205を形成す
る。
【0004】工程(2) 図3(B)に示すように、上記エッチングマスクを用い
て、n型下型クラッド層202が露出するまでウエット
エッチングを行なう。
【0005】工程(3) 図3(C)に示すように、エッチングマスクを除去後、
露出されたn型下型クラッド層202上にn型オーミッ
ク電極207を、また、p型上部クラッド層204上に
p型オーミック電極208を各々形成する。
【0006】この従来の半導体レーザにおいては、n型
活性層203とp型上部クラッド層204との界面に形
成されたpn接合に順バイアス電圧を印加することで、
電流を活性層203に注入し、レーザ発振を引き起こし
ている。
【0007】ところで、半導体レーザの応答速度は、半
導体レーザ内に形成されたpn接合の面積に反比例す
る。したがって高速の半導体レーザを実現するためには
活性層の面積を小さくする必要がある。この理由から上
記製造工程(2)においては、ウエットエッチングのサ
イドエッチング効果を利用してエッチングマスク205
よりも狭い幅の活性層を形成している。
【0008】
【発明が解決しようとする課題】しかしながら、従来の
ウエットエッチングにおいては、p型上部クラッド層2
04の側面も露出するため、p型上部クラッド層204
においてもサイドエッチング効果が生じる。そのため従
来の半導体レーザの製造方法においては、p型上部クラ
ッド層上面の面積が小さくなり良質なp型オーミック電
極の形成が困難であるという問題があった。
【0009】本発明の目的は、上記従来技術における半
導体装置微細化にともなう半導体装置上層部の構造的劣
化を解消した、高速応答可能な半導体装置の製造方法を
することにある。
【0010】
【課題を解決するための手段】上記目的を達成する本発
明に係る半導体装置の製造方法は、半導体基板上に設け
られた、pn接合を有する半導体装置の形成において、
(1)半導体基板上に、第一の導電型を有する第一の半
導体層、第二の導電型を有する第二の半導体層が順次積
層された半導体装置層上面の一部に、第一のエッチング
マスクを形成し、このエッチングマスクを用いて第二の
半導体層の上部あるいは全部をエッチングする工程と、
(2)前工程で島状に形成された第二の半導体層側面に
第二のエッチングマスクを形成する工程と、(3)上記
第一のエッチングマスクと上記第二のエッチングマスク
とを用いて第二の半導体層の下部および第一の半導体
層、あるいは第一の半導体層をエッチングする工程と
を、含むことを特徴とする。
【0011】
【作用】本発明においては、半導体装置上面だけでなく
その側面にもエッチングマスクを形成する。そして、半
導体装置上部の構造的劣化を生じさせず半導体装置を微
細化し得るので、半導体装置上部の構造的劣化を生じさ
せず半導体装置が有するpn接合の面積を微細化するこ
とが可能である。従って、素子容量の低減が可能となり
本発明の目的である高速応答可能な半導体装置を実現で
きる。
【0012】
【実施例】以下、本発明の好適な実施例を説明する。
【0013】図1は本発明の実施例を説明する発振波長
1.55μmの半導体レーザの構造図であって、同図中、
101はn型InP型基板、102はn型InGaAs
P(バンドギャップ波長1.1μm)下部クラッド層、1
03はn型InGaAsP(バンドギャップ波長1.55
μm)活性層、104はp型InGaAsP(バンドギ
ャップ波長1.1μm)上部クラッド層、107はn型オ
ーミック電極、108はp型オーミック電極を各々図示
する。
【0014】この半導体レーザにおいては、n型活性層
103とp型上部クラッド層104との界面に形成され
たpn接合に順バイアス電圧を印加することで電流をn
型活性層103に注入し、レーザ発振を引き起こしてい
る。
【0015】この半導体レーザの製造は以下の工程で行
なう。
【0016】工程(1) 図2(A)に示すように、n型InP基板101上にn
型InGaAsP下部クラッド層102、n型InGa
AsP活性層103、p型InGaAsP上部クラッド
層104を有機金属気相成長法(MOCPE法)により
順次積層する。さらにp型InGaAsP上部クラッド
層104の上面にSiO2 からなる第1のエッチングマ
スク105を形成する。
【0017】工程(2) 図2(B)に示すように、上記エッチングマスク105
を用いて、p型InGaAsP上部クラッド層104の
上部を反応性イオンによるドライエッチングし、ほぼ垂
直な側面を有する島状に加工する。
【0018】工程(3) 図2(C)に示すように、島状に形成されたp型InG
aAsP上部クラッド層104全面に別の第2のエッチ
ングマスクとしてのSiO2 膜106を推積する。
【0019】工程(4) 図2(D)に示すように、ドライエッチングによりSi
2 膜106をエッチングする。ここでエッチングビー
ムはSiO2 膜106上面より飛来するためSiO2
106のうち島状部側面のSiO2 膜はエッチングされ
ず残存する。
【0020】工程(5) 図1(E)に示すように、ウエットエッチングにより、
n型下部クラッド層102が露出するまでエッチングを
行なう。
【0021】工程(6) そして、エッチングマスクを除去後、図1に示すよう
に、露出されたn型下部クラッド層102上にn型オー
ミック電極107、p型上部クラッド層104にp型オ
ーミック電極108を各々形成する。
【0022】上記製造工程(5)において、島状のn型
InGaAsP上部クラッド層104は上面および側面
をマスクで覆われているためエッチングされ得ない。そ
の結果、p型InGaAsP上部クラッド層104の幅
を減少させずにウエットエッチングにおけるサイドエッ
チング効果を用いてn型InGaAsP活性層103の
微細化が可能となる。
【0023】実際、本発明を用いて製作した半導体レー
ザにおいては、p型InGaAsP上部クラッド層10
4の幅を10μmに保ちつつn型InGaAsP活性層
103を幅2μm程度に微細化でき、40GHzの高速
動作を実現することが可能となった。
【0024】尚、本実施例においては、リッジ型半導体
レーザの製造方法を示したが、工程(5)の後にリッジ
側面を半絶縁性InPで埋め込む工程を加えることによ
り、同様の効果を持つ埋め込み型半導体レーザを実現す
ることができる。
【0025】本実施例においては、半導体材料としてI
nP基板と格子整合する材料を用いた例を示したが、こ
れらの一部または全部をInP基板と格子整合しない材
料としても同様の効果が期待できる。
【0026】さらに本構造を半導体光検出器あるいは半
導体光変調器などの他の光素子に適用することも可能で
ある。
【0027】
【発明の効果】以上説明したように、本発明によれば、
半導体装置上部の側面にエッチングマスクを施すことに
より半導体装置上部の構造的劣化を生じさせずに半導体
装置を微細化することが可能となり、その結果高速応答
可能な半導体装置を実現できるという利点がある。
【図面の簡単な説明】
【図1】本発明の一実施例に係る半導体レーザの概略図
である。
【図2】本発明の実施例において例示した半導体装置の
製造工程を示した図である。
【図3】従来の半導体装置の製造工程を示した図であ
る。
【符号の説明】
101 n型InP基板 102 n型InGaAsP下部クラッド層 103 n型InGaAsP活性層 104 p型InGaAsP上部クラッド層 105 SiO2 エッチングマスク 106 SiO2 膜 107 n型オーミック電極 108 p型オーミック電極

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板上に設けられた、pn接合を
    有する半導体装置の形成において、 (1)半導体基板上に、第一の導電型を有する第一の半
    導体層、第二の導電型を有する第二の半導体層が順次積
    層された半導体装置層上面の一部に、第一のエッチング
    マスクを形成し、この第一のエッチングマスクを用いて
    第二の半導体層の上部あるいは全部をエッチングする工
    程と、 (2)前工程で島状に形成された第二の半導体層側面に
    第二のエッチングマスクを形成する工程と、 (3)上記第一のエッチングマスクと上記第二のエッチ
    ングマスクとを用いて第二の半導体層の下部および第一
    の半導体層、あるいは第一の半導体層をエッチングする
    工程とを、 含むことを特徴とする半導体装置の製造方法。
JP27970392A 1992-10-19 1992-10-19 半導体装置の製造方法 Expired - Lifetime JP2682937B2 (ja)

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