JP2681148B2 - Method of manufacturing a thin film junction field effect device - Google Patents

Method of manufacturing a thin film junction field effect device

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、物理的支持基板上に形成されたアモルファス系半導体薄膜を素子構築上の主たる薄膜とし、かつ、 DETAILED DESCRIPTION OF THE INVENTION The present invention [relates] is the physical support amorphous-based semiconductor thin film formed on a substrate as a main thin film on the device construction, and,
接合ゲート構造を有する薄膜接合電界効果素子の製造方法に関するものである。 A manufacturing method of a thin film junction field effect device having a junction gate structure. 〔従来の技術〕 物理的な支持基板上にアモルファスまたは微結晶シリコン等のアモルファス系半導体薄膜を形成し、このアモルファス系半導体薄膜を素子構築上の主たる薄膜として用いた薄膜電界効果素子は、大面積液晶ディスプレイのマトリクスや周辺駆動回路への応用が検討されている。 An amorphous-based semiconductor thin film such as amorphous or microcrystalline silicon is formed on the [prior art] physical support substrate, a thin film field effect device using the amorphous-based semiconductor thin film as the main film on the element construction, large area application of the liquid crystal display matrix and peripheral drive circuits has been studied.
従来のこの種の素子の基本構造は、金属−絶縁物−半導体(Metal−Insulator−Semiconductor以下、MISと称する)接合を有する電界効果トランジスタであった。 The basic structure of a conventional device of this type, metal - insulator - semiconductor (Metal-Insulator-Semiconductor hereinafter referred to as MIS) was a field effect transistor having a junction. 〔発明が解決しようとする課題〕 しかし、アモルファスまたは微結晶半導体のMIS接合はピンホールが多く、絶縁膜中の電荷濃度も大きく、再現性に乏しく、半導体薄膜と絶縁膜との間の界面準位密度も大きく、かつバラツイているので、単結晶シリコンのMIS接合に比べ一般に劣っていた。 [Problems to be Solved] However, MIS junction amorphous or microcrystalline semiconductor pinholes much greater charge density in the insulating film, poor reproducibility, the interface state between the semiconductor thin film and the insulating film density is large, and since the variations were inferior in general compared with MIS junction of single crystal silicon. このため、 1.キャリアリークが原因となって絶縁層の絶縁破壊や特性劣化が生ずる。 Therefore, 1. is the carrier leak due produce dielectric breakdown or deterioration of the characteristics of the insulating layer. 2.絶縁膜を薄くすることができないために、トランスコンダクタンスが小さい。 2. it is impossible to reduce the thickness of the insulating film, the transconductance is small. 3.界面準位密度が大きくバラツクので、トランスコンダクタンスの再現性が悪い。 3. Since the interface state density is large uneven, poor reproducibility of the transconductance. 4.ゲートしきい値電圧の設計性が悪く、バラツキが大きい。 4. The poor design of the gate threshold voltage, the greater the variation. したがって、駆動電圧を小さくして低電力化をすることが難しい。 Therefore, it is difficult to reduce to a low power driving voltage. 等の問題があった。 Etc. there was a problem. また、ヘテロ接合形、pin形等の光電変換素子であって、同様に物理的な支持基板上のアモルファス系半導体薄膜を素子構築上の主たる薄膜として利用する光電変換素子と同一の基板上に能動素子としての電界効果素子を集積したい場合、従来のMIS型薄膜トランジスタ構造では、その断面構造上、同一基板に集積される光電変換素子の断面構造と必ずしも類似点が多いとは言えず、製造上、同一製造工程でそれら光電変換素子と薄膜トランジスタを作製して行くことが困難なこともあった。 Further, heterozygous form, a photoelectric conversion element such as a pin shape, similarly physical active photoelectric conversion elements the same substrate and utilizing an amorphous-based semiconductor thin film support substrate as a main thin film on the device construction If you want to integrated field effect elements as an element, in the conventional MIS type thin film transistor structure, its sectional structure, it can not be said cross-sectional structure of a photoelectric conversion element is integrated on the same substrate and necessarily many similarities, manufacturing, it was also difficult to the same manufacturing process goes to prepare them photoelectric conversion element and a thin film transistor. そうかと言って、アモルファス系半導体薄膜をチャンネル領域として利用する場合、単結晶、多結晶の半導体基板を用いて接合ゲート構造素子を構築する時の在来手法をそのままに適用することはできなかった。 Saying or so, when using an amorphous-based semiconductor thin film as a channel region, a single crystal, the conventional method when building a polycrystalline semiconductor substrate junction gate structure element using could not apply to intact . 例えば当該アモルファス系半導体薄膜に対し、単結晶、多結晶系における通常の考えに従ってゲート接合が単純にpn接合を形成するようなゲートを構築すると、バリア性が不完全になり、リーク電流の増大などを認めることがあったし、アモルファスp層、n層の抵抗が著しく高いがため、素子の最高動作周波数は大幅に低く抑えられてしまった。 For example with respect to the amorphous-based semiconductor thin film, single crystal, when the gate junction is constructed of the gate so as to form a simple pn junction according to conventional thinking in polycrystalline system, barrier property may be incomplete, increase in leak current, etc. it it had to admit, amorphous p-layer, because it remarkably high resistance of the n layer, the maximum operating frequency of the device had been remarkable suppression. これに対し、ゲートの抵抗を下げ、外部回路との接続を考慮する上で望ましい導電性のゲートを用い、これをショットキ接合を形成する関係で単に半導体薄膜上に形成するという手法もありはするが、この手法もまた、ただ単にアモルファス系半導体薄膜に適用した場合には再現性に乏しくなり、実用的な素子は到底得られなかった。 In contrast, lowering the resistance of the gate, with the gate of the desired conductive in considering the connection with the external circuit, there is also technique of this form simply on the semiconductor thin film in relation to form a Schottky junction to but this approach is also simply becomes poor in reproducibility when applied to the amorphous-based semiconductor thin film, a practical device was not obtained hardly. 本発明はこのような従来の欠点に鑑み、特性の安定化、均一化、再現性の良好化、低電圧駆動化が図れ、かつまた同一の物理的支持基板上に作製されることのあるヘテロ接合形やpin形の光電変換素子とも断面構造上の各層積層関係において類似点が多く、その結果、同一製造工程でそれら光電変換素子と共に集積形成も可能である外、何よりも現に商品として提供し得る、実用的な薄膜電界効果素子を提供せんとするものである。 The present invention has been made in view of these conventional disadvantages, stabilization of properties, uniform, reproducible good reduction, Hakare low voltage driving, and also a be fabricated on the same physical support substrate heteroaryl both the photoelectric conversion element of the joint shape and pin type many similarities in each layer stacked relationship on the cross-sectional structure, as a result, the outer in the same manufacturing process can be also integratedly formed with their photoelectric conversion elements, provided as currently items foremost obtain, there is provided cents practical thin film field effect device. [課題を解決するための手段] 本発明は上記課題を解決するため、アモルファス系半導体薄膜を用いた薄膜接合電界効果素子の製造方法として、 物理的な支持基板上にゲートの一部をなす導電層を所定の形状に形成する工程と; 該導電層に接し、該導電層と相まってゲートを構成するバリア形成用アモルファス半導体層を所定の形状に形成する工程と; 上記物理的な支持基板と上記バリア形成用アモルファス半導体層に接する関係で弱い導電型を有するi型アモルファス系半導体薄膜を形成し、該バリア形成用アモルファス半導体層と該i型アモルファス系半導体薄膜とでヘテロ接合ないしpi接合またはni接合を形成する工程と; それぞれ上記ゲートとは反対側から上記i型アモルファス系半導体薄膜に接し、互いには離間したソース、 For [Means for Solving the Problems] The present invention is to solve the above problems, as a method of manufacturing a thin film junction field effect device using an amorphous-based semiconductor thin film, conductive forming part of the gate in a physical support substrate layer the process and to form a predetermined shape; contact with the conductive layer, step a to form a barrier-forming amorphous semiconductor layer which together form a gate and a conductive layer into a predetermined shape; said physical support substrate and the forming an i-type amorphous-based semiconductor thin film having a weak conductivity type in relation contacting the barrier forming an amorphous semiconductor layer, to not heterojunction with the barrier-forming amorphous semiconductor layer and the i-type amorphous-based semiconductor thin film pi bonding or ni junction forming a; respectively in contact with the i-type amorphous-based semiconductor thin film from the side opposite to the above gate, source spaced from each other,
ドレイン電極を所定の形状に形成する工程と; を有して成る手法を提案する。 We propose a method comprising a; and forming a drain electrode in a predetermined shape. そして、本発明によりこうした手法が提示された結果としてみると、当業者には自明の範囲内の改変方法として、本発明はまた、 ′物理的な支持基板上に互いに離間したソース、ドレイン電極を所定の形状に形成する工程と; ′上記物理的な支持基板と該ソース、ドレイン電極に接する関係で弱い導電型を有するi型アモルファス系半導体薄膜を形成する工程と; ′該ソース、ドレイン電極とは反対側から該i型アモルファス系半導体薄膜に接する関係でバリア形成用アモルファス半導体層を形成し、該バリア形成用アモルファス半導体層と該i型アモルファス系半導体とでヘテロ接合ないしpi接合またはni接合を形成する工程と; ′該バリア形成用アモルファス半導体層に接し、該バリア形成用アモルファス半導体層と相まってゲートを By the present invention when viewed as a result of these techniques is presented, as modified methods within the scope obvious to those skilled in the art, the present invention also includes' physical support mutually spaced source on a substrate, a drain electrode forming a predetermined shape; 'the physical support substrate and the source, process and to form an i-type amorphous-based semiconductor thin film having a weak conductivity type in relation in contact with the drain electrode;' the source, and a drain electrode the forms a barrier forming an amorphous semiconductor layer in relation to contact with the i-type amorphous-based semiconductor thin film from the opposite side, to not heterojunction with the barrier-forming amorphous semiconductor layer and the i-type amorphous-based semiconductor pi bonding or ni junction forming; 'the barrier forming the amorphous semiconductor layer in contact with the combined gate and the barrier forming the amorphous semiconductor layer 成する導電層を所定の形状に形成する工程と; を有して成る手法も提案する。 Process and to form a conductive layer formed into a predetermined shape; method comprising a also proposed. [作 用] 本発明によれば、同じ薄膜素子ではあっても従来のMI According to work for the present invention, even in the same thin film element of the conventional MI
S構造素子とは異なり、種々の問題を起こしていたゲート絶縁膜そのものが存在しないので、ゲートしきい値電圧を小さくすることができ、かつ、そのバラツキも小さくなる。 Unlike S structure element, since the gate insulating film itself was causing various problems do not exist, it is possible to reduce the gate threshold voltage, and also reduced the variation. その結果、安定度も高まり、低電圧駆動が可能となる。 As a result, it increased stability, allowing low voltage drive. また、素子構造内部に、ゲート積層構造の一方を構成する半導体層とアモルファス系半導体薄膜とによりヘテロ接合ないしpi(またはni)接合構造が形成されるので、薄膜積層関係として見ると、同様に物理的支持基板上の薄膜構造中に形成されるヘテロ接合形やpin形光電変換素子における断面構造と同一または類似の構造が得られ、したがって本素子は、それらと同一基板上に読一製造工程で集積することも可能となる。 Furthermore, the internal device structure, since to no heterojunction by the amorphous-based semiconductor thin film semiconductor layer constituting one pi (or ni) junction structure of a gate stack structure is formed, when viewed as a thin film laminated relation, likewise physically section structure the same or similar structure is obtained in heterozygous form and pin-type photoelectric conversion elements formed in a thin film structure of the supporting substrate, the element is Thus, by reading one manufacturing step in which the same substrate integrated it is possible to. さらに、従前の単結晶ないし多結晶半導体基板を用いた場合と異なり、アモルファス系特有の問題であるゲート接合でのバリアの不完全性やゲート抵抗の著しい増大、導電性ゲートを用いる場合の再現性の悪さをも克服し得、現に実用に耐える素子を提供することができる。 Further, unlike the case of using a conventional single crystal or polycrystalline semiconductor substrate, significant increase in barrier imperfections and gate resistance of the gate junction amorphous system peculiar problems, the reproducibility of the case of using the conductive gate obtained also overcome the poor, it is possible currently to provide a device for practical use. [実施例] 第1図は、後に第2図に即して詳述する本発明製造方法の一実施例に従って作製された薄膜接合電界効果素子を示している。 EXAMPLES Figure 1 shows a thin-film junction field effect device fabricated in accordance with an embodiment of the present invention a manufacturing method to be described with reference to Figure 2 below. チャネルとなる弱い導電形を有するアモルファスまたは微結晶半導体のアモルファス系半導体薄膜1(以下、第1の半導体層という)を導電性のゲート電極2に接して設ける。 Amorphous-based semiconductor thin film of amorphous or microcrystalline semiconductor having a weak conductivity type serving as a channel 1 (hereinafter referred to as a first semiconductor layer) provided in contact with the gate electrode 2 of electrically conductive. なお、上記における「弱い導電形」には、後述もするように弱いp形と弱いn形があるが、これら導電形を具体的に特定する必要がなく、p形でもn形でも適用できる説明に関しては、これらの総称として、本書ではi形という表記を用いる旨、約束する。 The "weak conductivity type" in the above, it is a weak p-type and weak n-type as well later, these conductivity type specific is not necessary to identify, it can also be applied to a n-type well in the p-type description regarding, as these generic, in this document that the use of the notation i-type, promise. 請求範囲中におけるi形という表記も、この定義に従うものである。 Notation i type in the claims is also intended to follow this definition. ゲート電極2は後述するように、導電層2aと第2の半導体層2bとで構成される。 The gate electrode 2, as described below, and a conductive layer 2a and the second semiconductor layer 2b. この第1の半導体層1の厚さは100Å程度以上あれば動作する。 The thickness of the first semiconductor layer 1 operates if more than about 100 Å. この第1の半導体層1に接して導電性のソース電極5,ドレイン電極6を設ける。 The first semiconductor layer source electrode 5 of the conductive contact 1 is provided with a drain electrode 6. この薄膜接合電界効果素子の基本的なバイアス条件は、従来型の電界効果素子と同様で、ソース電極5とドレイン電極6の間にソース・ドレイン電圧を印加し、このとき、ソース・ドレイン間に流れる電流をゲート電極2に印加するゲート電圧で制御する。 The basic bias conditions of the thin film junction field effect device, the same as the conventional field effect device, applying a source-drain voltage between the source electrode 5 and drain electrode 6, this time, between the source and drain controlled by gate voltage applied to the current flowing through the gate electrode 2. 第1の半導体層1 The first semiconductor layer 1
は、ゲート電極2との間にバリアを形成する特性を有するものとする。 It shall have the property of forming a barrier between the gate electrode 2. このため、第1の半導体層1内のキャリアは、ゲート電極2とソース電極5間の電圧により増減する。 Therefore, the carrier of the first semiconductor layer 1 is increased or decreased by the voltage between the gate electrode 2 and the source electrode 5. ゲート電極2が逆バイアスのとき、ソース・ドレイン電流は減少していく。 When the gate electrode 2 is reverse biased, the source-drain current decreases. ゲート電極2が第1の半導体層1に対してキャリア注入接合を形成している場合は、 When the gate electrode 2 forms a carrier injection junction with the first semiconductor layer 1,
ゲート電極2からキャリアを第1半導体層1内に注入することができるから、ゲート電極2が深く順バイアスされたときに大きなドレイン・ソース電流が得られる。 Since the carrier from the gate electrode 2 can be injected into the first semiconductor layer 1, a large drain-source current is obtained when the gate electrode 2 is deeply forward biased. ゲート電極2の導電層2aには、ニッケル,アルミニウム,白金等金属材料またはSnO 2 ,ITO等の透明導電性酸化物を使用する。 The conductive layer 2a of the gate electrode 2 is used nickel, aluminum, platinum or the like metallic material or SnO 2, a transparent conductive oxide such as ITO. さらに、第1の半導体層1と逆導電形にして当該第1の半導体層1との間でpiまたはni接合を形成するか、原子組成または組成比を変えてヘテロ接合を構成するようにし、第1の半導体層1に対しバリアを形成するような第2の半導体層2bを導電層2aに接して設け、2層構造のゲート電極2を形成する。 Further, in the first semiconductor layer 1 and the opposite conductivity type or form a pi or ni junction with the semiconductor layer 1 of the first, so as to constitute a heterojunction by changing the atomic composition or composition ratio, for the first semiconductor layer 1 is provided in contact with the second semiconductor layer 2b so as to form a barrier to conductive layer 2a, to form the gate electrode 2 having a two-layer structure. すなわち、第1の半導体層1が弱いn型の導電形を有するときは、第2の半導体層2bはp型の導電形を有し、第1の半導体層1が弱いp型の導電形を有するときは、第2の半導体層 That is, when having a conductivity type of the first semiconductor layer 1 is weak n-type, the second semiconductor layer 2b has a conductivity type p-type, the conductivity type of the first semiconductor layer 1 is weak p-type when having the second semiconductor layer
2bはn型の導電形を有するものとする。 2b shall have a conductivity type of n-type. また、同一導電形でもバリアが形成されるようなヘテロ接合とする。 Further, the heterojunction as a barrier is also formed in the same conductivity type. このような2層のゲート電極2では、半導体同士の接合をゲート接合として用いることができるので、しきい値電圧の再現性、トランスコンダクタンスの均一性に優れた素子が得られる。 In the gate electrode 2 of such a two-layer, it is possible to use the bonding of the semiconductor between the gate junction, reproducibility of the threshold voltage, excellent element uniformity transconductance obtained. 第1および第2の半導体層1,2bがアモルファスまたは微結晶半導体層である場合は、シラン, When the first and second semiconductor layers 1,2b is an amorphous or microcrystalline semiconductor layer, silane,
ジシラン,四弗化シリコン,ゲルマン等の原料ガスのプラズマCVD,光CVD,熱CVD等で成長させることができる。 Disilane, tetrafluoride silicon, plasma CVD source gas of germane such, optical CVD, can be grown by thermal CVD or the like.
第1の半導体層1に接して設ける導電性のソース電極5, First conductive source electrode 5 provided in contact with the semiconductor layer 1,
ドレイン電極6には、ニッケル,アルミニウム等の金属材料を使用する。 A drain electrode 6, using nickel, a metal material such as aluminum. また、必要に応じてソース電極5と第1の半導体層1の間およびドレイン電極6と第1の半導体層1の間に、それぞれ不純物濃度の高いドープ層5a,6 Further, a source electrode 5 as necessary first and between the drain electrode 6 of the semiconductor layer 1 and the first between the semiconductor layer 1, a high impurity concentration, respectively doped layers 5a, 6
aを挿入し、オーミック性の向上を図るとともに、ゲート・ドレイン,ゲート・ソース間のパンチスルーを防止して、薄膜接合電界効果素子の動作電圧範囲を広げることができる。 Insert the a, with improved ohmic resistance, gate-drain, to prevent punch-through between the gate and the source, it is possible to widen the operating voltage range of the thin-film junction field effect device. なお、第1図の例では、ゲート電極2は、 In the example of FIG. 1, the gate electrode 2,
本素子の物理的支持基板をなす基板100上に形成されていたが、ソース,ドレイン電極5,6が基板100上に形成され、第1の半導体層1の上面にゲート電極2を設けた構成でもよい。 Had been formed on the substrate 100 forming a physical support substrate of the present device, the source, drain electrodes 5 and 6 are formed on the substrate 100, and the gate electrode 2 provided on the upper surface of the first semiconductor layer 1 configuration But good. 次に、本発明の薄膜接合電界効果素子の製造工程例を第2図に基づき説明する。 It will now be described based on an example of a process of manufacturing the thin-film junction field effect device of the present invention in Figure 2. 工程(a) ガラス等の基板100上にゲート電極2の導電層2aをニッケル,アルミニウム等の金属の真空蒸着,電子ビーム蒸着で形成する。 Step (a) nickel conductive layer 2a of the gate electrode 2 on the substrate 100 such as glass, vacuum deposition of a metal such as aluminum, is formed by electron beam evaporation. 等金属の代わりにSnO 2を導電層2aに用いるときは、SnCl 2 ,SbCl 2 ,H 2 Oの混合ガスの熱CVDまたは When using SnO 2 in the conductive layer 2a in place of an equal metal, SnCl 2, SbCl 2, thermal CVD of H 2 O gas mixture or
SnCl 4・5H 2 OとSbCl 3のHCl溶液のスプレー法等でSnO 2を基板上に附着させる。 SnCl 4 · 5H 2 O and SbCl Spray Method 3 HCl solution such as a SnO 2 is Fuchaku on the substrate in. 導電層2aの平面寸法は所定の形状にホトエッチング技術,マスク蒸着技術等により整形する。 Planar dimensions of the conductive layer 2a photoetching technique into a predetermined shape, is shaped by mask vapor deposition technique or the like. 工程(b) モノシランまたはジシランとジボランガスのプラズマ Step (b) plasma monosilane or disilane and diborane
CVD,光CVD,熱CVD等により、2層のゲート電極2の第2 CVD, optical CVD, by thermal CVD or the like, a two-layer second gate electrode 2 of
の半導体層2bに相当するp型アモルファスシリコンを少なくともゲート電極2の上に成長させる。 The p-type amorphous silicon, which corresponds to the semiconductor layer 2b is grown on at least the gate electrode 2. 工程(c) 2層のゲート電極2の第2の半導体層2b上に第1の半導体層1を所定の寸法に形成する。 A first semiconductor layer 1 is formed into a predetermined size in step (c) on the second layer the second semiconductor layer 2b of the gate electrode 2. 所定の寸法にする手法は、工程(a)に述べたものと同様である。 Approach to the predetermined dimensions are similar to those described in step (a). すなわち、シランまたはジシランのプラズマCVD,光CVD,熱CVD That is, the silane or disilane plasma CVD, optical CVD, thermal CVD
でノンドープ水素化アモルファスシリコンを得る。 In obtaining a non-doped hydrogenated amorphous silicon. ノンドープ水素化アモルファスシリコンは、一般に弱いn型の導電形を有するので、工程(b)で形成したp型アモルファスシリコンは、このノンドープアモルファスシリコンに対しバリアを形成する。 Doped hydrogenated amorphous silicon, so generally have weak n-type conductivity type, p-type amorphous silicon formed in step (b) forms a barrier to the non-doped amorphous silicon. 工程(d) 第1の半導体層1である上記ノンドープアモルファスリシコン上に導電性のソース電極5,ドレイン電極6となるニッケル・アルミニウム等の金属薄膜を工程(a)に述べた方法で所定の形状に形成し、第1図に示した実施例と等価な薄膜接合電界効果素子を得る。 Step (d) is the non-doped amorphous Rishi conductive source electrode 5 on the Con, nickel-aluminum serving as a drain electrode 6 metal thin film process described method at a given (a) a first semiconductor layer 1 It formed into shape to obtain an embodiment equivalent thin junction field effect device shown in Figure 1. さらに、薄膜接合電界効果素子の安定度を増すために、第1の半導体層1に接して、熱CVD,光CVD,プラズマCVD等によりシリコンナイトライド,シリコンオキシナイトライド等からなる保護膜7を設けることもできる。 Furthermore, in order to increase the stability of the thin film junction field effect device, in contact with the first semiconductor layer 1, the thermal CVD, optical CVD, the silicon nitride by plasma CVD or the like, a protective film 7 made of silicon oxynitride, etc. It can also be provided. また、ソース、ドレイン電極5,6に接している第1の半導体層1部分にチャネル型に応じてpまたはn形不純物をイオン注入またはプラズマドーピング等で選択的に導入するか、これらの不純物を含む半導体薄膜5a,6aを第2の半導体層2bとソース,ドレイン電極5,6の間に挿入することにより、 The source, either the p or n-type impurities are selectively introduced by ion implantation or plasma doping or the like according to the channel type to the first semiconductor layer 1 portion in contact with the drain electrodes 5 and 6, these impurities the semiconductor thin film 5a including, by inserting the 6a second semiconductor layer 2b and the source, between the drain electrodes 5 and 6,
ソース・ドレイン電極5,6とチャネルのオーム性接触を良好にすることができる。 The ohmic contact of the source and drain electrodes 5 and 6 and the channel can be improved. また、ゲート電極2とのパンチスルーを防止することができる。 Further, it is possible to prevent a punch-through between the gate electrode 2. 〔発明の効果〕 以上詳細に説明したように、この発明の薄膜接合電界効果素子は、弱い導電形を有するi形のアモルファス形半導体薄膜と、ゲート積層構造の中、当該アモルファス系半導体薄膜に接触する半導体層とがゲート接合を形成するので、ゲートしきい値電圧が小さく、トランスコンダクタンスのバラツキが少なく、安定である等の利点があり、このため、低電圧駆動が可能である。 As described [Effect INVENTION above in detail, the thin-film junction field effect device of this invention, the amorphous-type semiconductor thin film of i-type with weak conductivity type, in the gate stack, in contact with the amorphous-based semiconductor thin film since the semiconductor layer to form a gate junction, small gate threshold voltage, small variations in the transconductance, there are advantages such as stable and therefore, can be driven at a lower voltage. さらに、素子構造そのものの内部に主たる薄膜としてのi形アモルファス系半導体薄膜との間でヘテロ接合を形成するかpi Furthermore, either to form a heterojunction between the i-type amorphous-based semiconductor thin film as a main thin film within an element structure itself pi
またはni接合を形成する薄膜積層構造を有するため、例えばヘテロ接合形、pin形等の光電変換素子と同一製造工程で製造可能であるので、それらの素子と同一基板上に形成でき、経済的,機能的にも優れた集積回路が実現できる。 Or to have a thin film stack forming a ni junction, for example heterozygous form, since it is possible to manufacture a photoelectric conversion element in the same manufacturing process, such as a pin shape, can be formed on the same substrate as these elements, economic, functionally superior integrated circuit can be realized.

【図面の簡単な説明】 第1図はこの発明の薄膜接合電界効果素子の一実施例の構成を示す断面図、第2図はこの発明の薄膜接合電界効果素子の製造工程例を説明するための図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a sectional view showing the structure of an embodiment of a thin-film junction field effect device of the present invention, since the second figure for explaining an example of a process of manufacturing the thin-film junction field effect device of the present invention it is a diagram of. 図中、1は第1の半導体層、2はゲート電極、2aは導電層、2bは第2の半導体層、5はソース電極、6はドレイン電極、7は保護膜、100は基板である。 In the figure, the first semiconductor layer is 1, 2 denotes a gate electrode, 2a conductive layer, 2b and the second semiconductor layer, a source electrode 5, 6 is the drain electrode, 7 a protective film, 100 denotes a substrate.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−158185(JP,A) 特開 昭58−121675(JP,A) 特開 昭58−148458(JP,A) 特開 昭61−35565(JP,A) 特開 昭51−59280(JP,A) 特開 昭56−27975(JP,A) 特開 昭58−170070(JP,A) 特開 昭61−10280(JP,A) 特開 昭56−91470(JP,A) ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent Sho 61-158185 (JP, a) JP Akira 58-121675 (JP, a) JP Akira 58-148458 (JP, a) JP Akira 61- 35565 (JP, A) JP Akira 51-59280 (JP, A) JP Akira 56-27975 (JP, A) JP Akira 58-170070 (JP, A) JP Akira 61-10280 (JP, A) Patent Akira 56-91470 (JP, A)

Claims (1)

  1. (57)【特許請求の範囲】 1. (57) [the claims] 1. 物理的な支持基板上にゲートの一部をなす導電層を所定の形状に形成する工程と; 該導電層に接し、該導電層と相まってゲートを構成するバリア形成用アモルファス半導体層を所定の形状に形成する工程と; 上記物理的な支持基板と上記バリア形成用アモルファス半導体層に接する関係で弱い導電型を有するi型アモルファス系半導体薄膜を形成し、該バリア形成用アモルファス半導体層と該i型アモルファス系半導体薄膜とでヘテロ接合ないしpi接合またはni接合を形成する工程と; それぞれ上記ゲートとは反対側から上記i型アモルファス系半導体薄膜に接し、互いには離間したソース、ドレイン電極を所定の形状に形成する工程と; を有して成る薄膜接合電界効果素子の製造方法。 Physical on a supporting substrate a conductive layer forming part of the gate forming into a predetermined shape; conductive layer in contact, a predetermined shape of the barrier forming an amorphous semiconductor layer which together form a gate and a conductive layer forming on; the physical i-type amorphous-based semiconductor thin film having a weak conductivity type in relation supporting substrate and in contact with the barrier forming the amorphous semiconductor layer is formed, the barrier forming the amorphous semiconductor layer and the i-type process and which to not heterojunction between amorphous-based semiconductor thin film to form a pi junction or ni junction; each said i-type amorphous-based semiconductor thin film in contact from the opposite side of the above gate, predetermined shape spaced source and drain electrodes from each other process and to form the; method of manufacturing a thin film junction field effect device comprising a. 2. 2. 上記i型アモルファス系半導体薄膜にあって上記ソース、ドレイン電極が接する部分に、予め高不純物濃度半導体薄膜を形成しておくこと; を特徴とする特許請求の範囲第1項記載の薄膜接合電界効果素子の製造方法。 The i-type amorphous systems the source in the semiconductor thin film, the portion where the drain electrode contact, in advance high impurity concentration semiconductor thin film formed by previously possible; thin junction of Claims paragraph 1, wherein the field effect manufacturing method for the device. 3. 3. 上記ソース、ドレイン電極の形成後、上記i型アモルファス系半導体薄膜の表面上に保護膜を形成する工程を含むこと; を特徴とする特許請求の範囲第1項または第2項記載の薄膜接合電界効果素子の製造方法。 The source, after the formation of the drain electrode, the i-type amorphous system that includes a step of forming a protective film on the surface of the semiconductor thin film; thin junction field of Claims first term or second term, wherein method of manufacturing the effect element. 4. 4. 物理的な支持基板上に互いに離間したソース、ドレイン電極を所定の形状に形成する工程と; 上記物理的な支持基板と該ソース、ドレイン電極に接する関係で弱い導電型を有するi型アモルファス系半導体薄膜を形成する工程と; 該ソース、ドレイン電極とは反対側から該i型アモルファス系半導体薄膜に接する関係でバリア形成用アモルファス半導体層を形成し、該バリア形成用アモルファス半導体層と該i型アモルファス系半導体とでヘテロ接合ないしpi接合またはni接合を形成する工程と; 該バリア形成用アモルファス半導体層に接し、該バリア形成用アモルファス半導体層と相まってゲートを構成する導電層を所定の形状に形成する工程と; を有して成る薄膜接合電界効果素子の製造方法。 Physical support mutually spaced source on a substrate, and forming a drain electrode in a predetermined shape; said physical support substrate and the source, i-type amorphous-based semiconductor having a weak conductivity type in relation in contact with the drain electrode process and to form a thin film; the source and the drain electrode to form the i-type amorphous-based barrier forming an amorphous semiconductor layer in relation to contact with the semiconductor thin film from the opposite side, the barrier forming the amorphous semiconductor layer and the i-type amorphous system semiconductor and in to no heterozygous pi junction or step and forming a ni junction; contact with the barrier forming the amorphous semiconductor layer, a conductive layer which together form a gate and the barrier forming the amorphous semiconductor layer in a predetermined shape method of manufacturing a thin film junction field effect device comprising a; process and. 5. 5. 上記ソース、ドレイン電極上に予め高不純物濃度半導体薄膜を形成しておくこと; を特徴とする特許請求の範囲第4項記載の薄膜接合電界効果素子の製造方法。 Method of manufacturing a thin film junction field effect device Claims Section 4, wherein; the source, the previously formed high impurity concentration semiconductor thin film on the drain electrode. 6. 6. 上記導電層の形成後、上記i型アモルファス系半導体薄膜の表面上に保護膜を形成する工程を含むこと; を特徴とする特許請求の範囲第5項または第6項記載の薄膜接合電界効果素子の製造方法。 After formation of the conductive layer, the i-type amorphous system that includes forming a protective film on the surface of the semiconductor thin film; claims, characterized in Paragraph 5 or thin junction field effect device of paragraph 6, wherein the method of production.
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