KR0175385B1 - Polysilicon tft & the manufacturing method thereof - Google Patents
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Abstract
본 발명은 다결정 규소 박막 트랜지스터의 제조 방법에 관한 것으로서, 더욱 상세하게는, 이중으로 도핑된 여역을 형성하여 누설 전류를 감소시킨 다결정 규소 박막 트랜지스터의 제조 방법에 관한 것이다. 기판 위에 다결정 규소를 증착하고 패터닝하여 활성층을 형성하고 활성층 위에 게이트 절연막을 형성하고 게이트 절연막 일부 위에 도전 물질로 게이트 전극을 형성하고 노출된 게이트 절연막이 아래에 있는 활성층의 하부에 제1 도전형의 불순물로 이온 주입하여 제1 도전형 이온층을 형성하고 활성층의 상부에 제2 도전형의 분순물로 이온 주입하여 제2 도전형 이온층을 형성하고 게이트 전극 측면과 산화막 일부를 감광막으로 코팅한 후 제2 도전형의 불순물을 고농도로 이온 주입하고 감광막을 제거하고 활성화를 통해 이중 LDD 구조 및 소스/드레인 영역을 형성한다. 따라서, 본 발명에 따른 다결정 규소 박막 트랜지스터는 이중으로 도핑된 LDD 구조를 형성하므로 게이트에 역 바이어스를 걸어줄 경우, LDD 영역의 P형 이온과 N형 이온이 결합된 영역에서 공핍층이 형성되고 역 바이어스 전압이 증가할수록 공핍층은 확대되고 N형이 도핑된 영역은 저항을 증가시키는 역할을하여 OFF 시 누설 전류를 감소시키고, ON 전류가 흐를 경우 게이트와 드레인 사이에 전압 차이가 거의 존재하지 않게 되므로 공핍층은 확대되지 않고 저항 증가 현상이 상대적으로 억제된다. 그러므로 ON-OFF 전류의 비를 증가시키는 효과가 있다.The present invention relates to a method for manufacturing a polycrystalline silicon thin film transistor, and more particularly, to a method for manufacturing a polycrystalline silicon thin film transistor having a double doped region to reduce the leakage current. Depositing and patterning polycrystalline silicon on a substrate to form an active layer, forming a gate insulating film on the active layer, forming a gate electrode with a conductive material on a portion of the gate insulating film, and impurity of the first conductivity type in the lower portion of the active layer with an exposed gate insulating film below Ion-implanted to form a first conductivity-type ion layer, and ion-implanted on top of the active layer to form a second conductivity-type impurity to form a second conductivity-type ion layer, coating the side of the gate electrode and part of the oxide film with a photosensitive film, and then Type impurities are implanted at high concentrations, the photoresist is removed and activation forms double LDD structures and source / drain regions. Therefore, since the polysilicon thin film transistor according to the present invention forms a double-doped LDD structure, when the reverse bias is applied to the gate, a depletion layer is formed in the region where the P-type ion and the N-type ion of the LDD region are combined and the reversed bias is formed. As the bias voltage increases, the depletion layer expands and the N-type doped region increases the resistance, reducing leakage current when OFF, and there is almost no voltage difference between the gate and drain when the ON current flows. The depletion layer does not enlarge and the increase in resistance is relatively suppressed. Therefore, there is an effect of increasing the ratio of ON-OFF current.
Description
제1도는 종래 기술에 따른 엘디디 구조의 다결정 규소 박막 트랜지스터의 구조를 나타낸 단면도이고,1 is a cross-sectional view showing the structure of a polycrystalline silicon thin film transistor having an LED structure according to the prior art,
제2도는 본 발명에 따른 완성된 다결정 규소 박막 트랜지스터의 구조를 나타낸 단면도이고,2 is a cross-sectional view showing the structure of a completed polycrystalline silicon thin film transistor according to the present invention,
제3도는 (a) 내지 (e)는 본 발명의 실시예에 따른 다결정 규소 박막 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이고,3A to 3E are cross-sectional views illustrating a method of manufacturing a polysilicon thin film transistor according to an exemplary embodiment of the present invention according to a process sequence thereof.
제4도는 (f)도에서 영역에서 불순물의 농도를 그래프로 나타낸 것이다.4 is a graph showing the concentration of impurities in the region in (f).
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1, 11 : 석영 기판 2, 21 : 활성층1, 11: quartz substrate 2, 21: active layer
3, 31 : 게이트 전극 4, 41 : 게이트 절연막3, 31: gate electrode 4, 41: gate insulating film
51 : 이중 이온층 영역 61 : 고농도 이온층51: dual ion layer region 61: high concentration ion layer
71 : 소스/드레인 영역 81 : 감광막71: source / drain region 81: photosensitive film
본 발명은 다결정 규소 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 이중으로 도핑된 LDD 영역을 형성하여 누설 전류를 감소시킨 다결정 규소 박막 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a polycrystalline silicon thin film transistor and a method of manufacturing the same, and more particularly, to a polycrystalline silicon thin film transistor having a double doped LDD region to reduce leakage current and a method of manufacturing the same.
일반적으로 다결정 규소 박막 트랜지스터(TFT : thin film transistor)는 액정 표시 장치(LCD : liquid crystal disply)의 화소(pixel)의 개폐(switching) 소자로 채널과 소스/드레인 영역이 형성되는 층에 다결정 규소를 사용한 것이다.In general, a polysilicon thin film transistor (TFT) is a switching element of a pixel of a liquid crystal display (LCD), and a polycrystalline silicon is formed on a layer in which a channel and a source / drain region are formed. I used it.
그러면, 첨부한 도면을 참고로하여 종래의 다결정 규소 박막 트랜지스터의 제조 방법에 대하여 더욱 상세하게 설명한다.Next, a method of manufacturing a conventional polysilicon thin film transistor will be described in more detail with reference to the accompanying drawings.
제1도는 종래의 다결정 규소 박막 트랜지스터의 구조의 일부를 도시한 단면도이다.1 is a cross-sectional view showing a part of the structure of a conventional polycrystalline silicon thin film transistor.
제1도에 도시한 바와 같이, 종래의 LDD 구조의 다결정 규소 박막 트랜지스터에서는 투명한 유리 또는 석영 기판(1) 위에 다결정 규소로 이루어진 활성층(active layer)(2)이 형성되어 있고, 활성층(2)에는 중앙에 전자나 전공이 이동하는 채널 부분과 양쪽에 전극으로 이어지는 소스와 드레인 영역이 형성되어 있다. 소스와 드레인 영역은 n형 불순물로 도핑된 저농도 영역(2-1)과 고농도 영역(2-2)를 갖는 활성층(2) 위에 주로 산화막으로 이루어진 게이트 절연층(gate insulating layer)(4)이 형성되어 있고, 활성층(2) 채널 부분의 게이트 절연층(4) 위에는 게이트 전극(3)이 형성되어 있다.As shown in FIG. 1, in a conventional polycrystalline silicon thin film transistor having an LDD structure, an active layer 2 made of polycrystalline silicon is formed on a transparent glass or quartz substrate 1, and an active layer 2 is formed on the active layer 2 In the center, a channel portion through which electrons or holes move and a source and a drain region leading to the electrode are formed. The source and drain regions are formed with a gate insulating layer 4 composed mainly of an oxide film on the active layer 2 having the low concentration region 2-1 and the high concentration region 2-2 doped with n-type impurities. The gate electrode 3 is formed on the gate insulating layer 4 in the channel portion of the active layer 2.
이러한 다결정 규소 박막 트랜지스터를 이용한 액정 표시 장치(TFT-LCD) 개발에 있어서 가장 중요한 요소 중 하나는 누설 전류이다. 다결정 규소 박막 트랜지스터 스위치가 ON 동안에 인가 전압에 의해 액정 용량 및 유지 용량에 충분한 충전을 한 후, 다결정 규소 박막 트랜지스터 스위치가 OFF 시 액정 용량 및 유지 용량에 축적된 전하가 다음 신호까지 유지된다.One of the most important factors in developing a liquid crystal display (TFT-LCD) using such a polysilicon thin film transistor is leakage current. After the polysilicon thin film transistor switch is sufficiently charged for the liquid crystal capacitance and the storage capacitance by the applied voltage during ON, the charge accumulated in the liquid crystal capacitance and the storage capacitance is maintained until the next signal when the polysilicon thin film transistor switch is turned OFF.
그러나, 이러한 종래의 다결정 규소 박막 트랜지스터에서는, OFF 시 드레인 영역과 채널 부분의 접합부에서 큰 전압의 차이로 인한 강한 전기장의 발생으로 큰 누설 전류가 발생하는 문제점이 있고, 이러한 문제점을 해결하기 위해 접합부의 전기장을 줄이면 ON 동안에 전류가 감소하는 문제점을 가지고 있다.However, in such a conventional polysilicon thin film transistor, there is a problem in that a large leakage current is generated due to the generation of a strong electric field due to a large voltage difference in the junction of the drain region and the channel portion during OFF, and to solve such a problem, Reducing the electric field has a problem that the current decreases during ON.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, ON 전류를 감소시키지 않고 접합의 전기장을 줄이는 동시에 OFF 시 발생하는 누설 전류를 감소시키는 데 있다.An object of the present invention is to solve this problem, and to reduce the electric current of the junction without reducing the ON current and at the same time to reduce the leakage current generated in the OFF.
이러한 목적을 달성하기 위한 본 발명에 따른 다결정 규소 박막 트랜지스터는 투명 절연 기판, 상기 기판 위에 형성되어 있으며 채널 부분, 제1 도전형의 불순물과 제2 도전형의 불순물로 이중으로 도핑된 LDD 영역 및 제2 도전형의 불순물로 도핑된 소스/드레인 영역으로 이루어진 활성층, 상기 활성층 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있으며 상기 활성층의 채널 부분과 대응하는 폭으로 이루어진 게이트 전극을 포함하고 있다.The polycrystalline silicon thin film transistor according to the present invention for achieving the above object is a transparent insulating substrate, an LDD region formed on the substrate and doped with double doped with impurities of a first conductivity type and an impurity of a second conductivity type. An active layer comprising a source / drain region doped with a second conductivity type impurity, a gate insulating film formed on the active layer, and a gate electrode formed on the gate insulating film and having a width corresponding to the channel portion of the active layer.
그리고 이러한 목적을 달성하기 위한 본 발명에 따른 다결정 규소 박막 트랜지스터의 제조 방법은, 기판 위에 다결정 규소를 증착하고 패터닝하여 활성층을 형성하는 제1공정, 상기 활성층 위에 게이트 절연막을 형성하는 제2공정, 상기 게이트 절연막 일부 위에 도전 물질로 게이트 전극을 형성하는 제3공정, 노출된 상기 게이트 절연막의 아래에 있는 상기 활성층의 하부에 제1 도전형의 불순물로 이온 주입하여 제1 도전형 이온층을 형성되는 제4공정, 상기 활성층의 상부에 제2 도전형의 분순물로 이온 주입하여 제2 도전형 이온층을 형성하는 제5공정, 상기 게이트 전극 측면과 산화막 일부를 감광막으로 코팅한 후 제2 도전형의 불순물을 고농도로 이온 주입하는 제6공정, 상기 감광막을 제거하고 활성화를 통해 이중 LDD 구조 및 소스/드레인 영역을 형성하는 제7공정을 포함한다.And a method of manufacturing a polycrystalline silicon thin film transistor according to the present invention for achieving this object, the first step of forming an active layer by depositing and patterning polycrystalline silicon on a substrate, the second step of forming a gate insulating film on the active layer, the A third step of forming a gate electrode with a conductive material over a portion of the gate insulating film, and a fourth conductive ion layer formed by ion implanting impurities of a first conductivity type into the lower portion of the active layer under the exposed gate insulating film A fifth step of forming a second conductive type ion layer by ion implanting a second conductive type impurity into the upper portion of the active layer, coating the side of the gate electrode and a portion of the oxide film with a photosensitive film, and then removing impurities of the second conductive type The sixth step of ion implantation at high concentration, removing the photoresist and activating the double LDD structure and source / drain regions And a seventh step for.
본 발명에 따른 이러한 다결정 규소 박막 트랜지스터에서는 LDD를 이루는 활성층에 수직적으로 이중 도핑을 함으로써 좁은 소스/드레인 영역을 형성하여 ON 전류의 감소없이 OFF 전류를 감소시킬 수 있다.In such a polysilicon thin film transistor according to the present invention, by double doping perpendicular to the active layer forming the LDD, a narrow source / drain region can be formed to reduce the OFF current without reducing the ON current.
그러면, 첨부한 도면을 참고로하여 본 발명에 따른 다결정 규소 박막 트랜지스터에 대한 한 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.Next, an embodiment of the polycrystalline silicon thin film transistor according to the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.
제2도는 본 발명에 따른 N형 다결정 규소 박막 트랜지스터의 완성도이고, 제3도 (a) 내지 (e)는 본 발명의 한 실시예에 따른 N형 다결정 규소 박막 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이고, 제4도는 제3도 (e)의 A영역에서 이중 LDD를 나타낸 그래프이다.FIG. 2 is a complete view of an N-type polycrystalline silicon thin film transistor according to the present invention, and FIGS. 3A to 3E show a method of manufacturing an N-type polycrystalline silicon thin film transistor according to an embodiment of the present invention in the process sequence thereof. 4 is a graph showing a double LDD in region A of FIG. 3 (e).
제2도에 도시한 바와 같이, 석영 기판(11) 위에 활성층인 다결정 규소 박막21(이 형성되어 있고 그 위에 게이트 절연막(41)이 형성되어 있다. 그리고 게이트 절연막(41) 위에 게이트 전극(31)이 형성되어 있다. 여기서 활성층(21)은 게이트 전극(31) 하부에 채널이 형성되는 부분과 이중으로 도핑된 소스/드레인 영역(71) 및 고농도로 도핑된 소스/드레인(71) 영역으로 이루어져 있다.As shown in FIG. 2, the polysilicon thin film 21 (the active layer is formed on the quartz substrate 11, and the gate insulating film 41 is formed thereon, and the gate electrode 31 is formed on the gate insulating film 41). In this case, the active layer 21 includes a portion in which a channel is formed below the gate electrode 31, a doped source / drain region 71 and a heavily doped source / drain 71 region. .
이러한 다결정 규소 박막 트랜지스터의 제조 방법은 다음과 같다.The manufacturing method of such a polysilicon thin film transistor is as follows.
석영 기판(11) 위에 저압 화학 기상 증착 방법으로 500~600℃ 사이 온도에서 가장 적당한 560℃ 온도로 40~60㎚ 사이에서 적절한 50㎚ 정도의 두께로 비정질 규소를 증착하고 레이저를 이용하여 비정질 규소를 결정화시켜 활성층(21)을 형성한 다음, 패터닝한다. 그리고 350~450℃ 사이 400℃ 온도에서 80~120㎚ 정도의 범위에서 100㎚ 두께로 플라즈마 화학 기상 증착 방법으로 산화 규소를 증착하여 게이트 절연막(41)을 형성한다. 다음으로, 게이트 절연막(41) 위에 도전 물질을 증착한 후, 패터닝하여 게이트 전극(31)을 형성한다. [제3도 (a) 참조]Amorphous silicon is deposited on the quartz substrate 11 by a low pressure chemical vapor deposition method at a thickness of about 50 nm between 40 and 60 nm at a temperature of 560 ° C. most suitable at a temperature between 500 ° C. and 600 ° C., and amorphous silicon is deposited using a laser. Crystallization to form the active layer 21, and then patterning. Then, silicon oxide is deposited by plasma chemical vapor deposition to a thickness of 100 nm in a range of about 80 to 120 nm at a temperature of 400 to 350 ° C. to form a gate insulating film 41. Next, a conductive material is deposited on the gate insulating film 41, and then patterned to form the gate electrode 31. [See FIG. 3 (a)]
이어, 게이트 절연막(41)이 노출된 부분에 30~40KeV 사이에서 가장 알맞은 에너지 35KeV로 활성층(21)의 표면으로부터 약 40~50㎚ 사이에서 적당한 깊이 45㎚으로 붕소 등의 P형 불순물을 저농도 이온 주입하여 형 이온층을 형성하고 75KeV의 에너지로 활성층(21)의 표면에 인 등의 N형 불순물을 저농도로 이온 주입하여 N형 이온층을 형성하여 이중의 이온층(51) 가진 활성층(21)을 형성하게 된다. [제3도(b) 내지 (c) 참조]Subsequently, P-type impurities such as boron and the like have low concentration ions at a suitable depth of 45 nm between about 40 to 50 nm from the surface of the active layer 21 with the most suitable energy of 35 KeV between 30 and 40 KeV in the exposed portion of the gate insulating film 41. Implantation to form a type ion layer, and ion implantation of an N-type impurity such as phosphorus on the surface of the active layer 21 at low concentration with energy of 75 KeV to form an N-type ion layer to form an active layer 21 having a double ion layer 51. do. [See Figs. 3 (b) to (c)]
제3도(d)에서 볼 수 있듯이, 기판(11) 위에 감광막을 형성한 후 비등방성 식각으로 게이트 전극(31) 측면에만 감광막(81)을 남긴 후, 70~80KeV 정도에서 가장 적당한 75KeV의 에너지로 인 등의 N형 불순물을 고농도로 이온 주입하여 고농도 N형 이온층(61)을 활성층(21)에 형성한다. 그러면 활성층(21)은 게이트 전극(31)과 대응하는 부분에는 전자나 정공이 이동하는 채널 영역, 감광막(81)과 대응하는 부분에는 이중 이온층(51) 및 N형 고농도 이온층(61)으로 구분된다.As shown in FIG. 3 (d), after the photoresist film is formed on the substrate 11, the photoresist film 81 is left only on the side of the gate electrode 31 by anisotropic etching, and the energy of 75 KeV is most suitable at about 70 to 80 KeV. N-type impurities such as phosphorous are ion-implanted at high concentration to form a high concentration N-type ion layer 61 in the active layer 21. Then, the active layer 21 is divided into a channel region in which electrons or holes move in a portion corresponding to the gate electrode 31, and a double ion layer 51 and an N-type high concentration ion layer 61 in a portion corresponding to the photosensitive film 81. .
그리고 감광막(81)을 제거하고 도핑된 활성층(21)을 레이저 활성화나 저온 활성화 방법을 통하여 활성화하면 확산되어 중첩된 영역을 포함하는 이중 이온층(51) 및 고농도 N형 이온층(61)이 형성되어 소스/드레인 영역(71)이 된다. [제3도 (e) 참조]When the photoresist layer 81 is removed and the doped active layer 21 is activated through laser activation or low temperature activation, a double ion layer 51 and a high concentration N-type ion layer 61 including the overlapped regions are formed to form a source. It becomes / drain area 71. [See Fig. 3 (e)]
제4도는 활성층(21)에 형성된 소스/들인 영역(71)으로 제3도 (e)의 `A'에서 수직으로 불순물의 농도를 나타낸 그래프로서, 석영(11)과 활성층(21)이 접한 부분에서는 N형 이온이 적게 도핑되어 있고 P형 이온이 많이 도핑되어 있는 상태에서 활성층(21)의 중앙에서는 거의 같은 비율로 도핑되어 있다. 그리고 활성층(21)이 산화막과 접한 부분에서는 P형 이온이 많이 도핑되어 있고 N형 이온이 적게 도핑되어 있다.FIG. 4 is a source / s region 71 formed in the active layer 21, and is a graph showing the concentration of impurities vertically at 'A' in FIG. 3 (e). The portion where the quartz 11 and the active layer 21 are in contact with each other. In the state in which N-type ions are less doped and P-type ions are heavily doped, they are doped at the same ratio in the center of the active layer 21. In the portion where the active layer 21 is in contact with the oxide film, many P-type ions are doped and less N-type ions are doped.
따라서, 본 발명에 따른 다결정 규소 박막 트랜지스터는 이중으로 도핑된 LDD 구조를 형성하므로 게이트에 역 바이어스를 걸어줄 경우, LDD 영역의 P형 이온과 N형 이온이 결합된 영역에서 공핍층이 형성되고 역 바이어스 전압이 증가할수록 공핍층이 확대되고 N형이 도핑된 영역은 저항을 증가시키는 역할을하여 OFF 시누설 전류를 감소시키고, ON 전류가 흐를 경우 게이트와 드레인 사이에 전압 차이가 거의 존재하지 않게 되므로 공핍층은 확대되지 않고 저항 증가 현상이 상대적으로 억제된다. 그러므로 ON-OFF 전류의 비를 증가시키는 효과가 있다.Therefore, since the polysilicon thin film transistor according to the present invention forms a double-doped LDD structure, when the reverse bias is applied to the gate, a depletion layer is formed in the region where the P-type ion and the N-type ion of the LDD region are combined and the reversed bias is formed. As the bias voltage increases, the depletion layer expands and the N-type doped region increases the resistance, reducing OFF leakage current, and when the ON current flows, there is almost no voltage difference between the gate and the drain. The depletion layer does not enlarge and the increase in resistance is relatively suppressed. Therefore, there is an effect of increasing the ratio of ON-OFF current.
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