JP2677653B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2677653B2 JP2677653B2 JP2621289A JP2621289A JP2677653B2 JP 2677653 B2 JP2677653 B2 JP 2677653B2 JP 2621289 A JP2621289 A JP 2621289A JP 2621289 A JP2621289 A JP 2621289A JP 2677653 B2 JP2677653 B2 JP 2677653B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- thickness
- channel
- compound semiconductor
- gaas substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 ［概要］ 半導体装置、特に複数のチャネル層を有する多チャネ
ル型HEMT（高電子移動度トランジスタ）に関し、 高速性能に適しているInGaAsをチャネル層に用いた多
チャネル型HEMTである半導体装置を提供することを目的
とし、 GaAs基板上にチャネル層としての第１の化合物半導体
層と、該チャネル層よりも電子親和力の小さい電子供給
層としての第２の化合物半導体層とを交互に複数対形成
し、前記第１の化合物半導体層が前記GaAs基板に対して
単独で転位が発生しない臨界膜厚内の範囲の厚さをdx、
前記GaAs基板に対する歪みをσｘとし、前記第２の化合
物半導体層が前記GaAs基板に対して単独で転位が発生し
ない臨界膜厚内の範囲の厚さをdy,前記GaAs基板に対す
る歪みをσｙとして、各対毎に式 dx×σｘ＋dy×σｙ〜０ が成立するように前記第１の化合物半導体層の組成比及
び厚さdxと、前記第２の化合物半導体層の組成比及び厚
さdyを定めるように構成する。
ル型HEMT（高電子移動度トランジスタ）に関し、 高速性能に適しているInGaAsをチャネル層に用いた多
チャネル型HEMTである半導体装置を提供することを目的
とし、 GaAs基板上にチャネル層としての第１の化合物半導体
層と、該チャネル層よりも電子親和力の小さい電子供給
層としての第２の化合物半導体層とを交互に複数対形成
し、前記第１の化合物半導体層が前記GaAs基板に対して
単独で転位が発生しない臨界膜厚内の範囲の厚さをdx、
前記GaAs基板に対する歪みをσｘとし、前記第２の化合
物半導体層が前記GaAs基板に対して単独で転位が発生し
ない臨界膜厚内の範囲の厚さをdy,前記GaAs基板に対す
る歪みをσｙとして、各対毎に式 dx×σｘ＋dy×σｙ〜０ が成立するように前記第１の化合物半導体層の組成比及
び厚さdxと、前記第２の化合物半導体層の組成比及び厚
さdyを定めるように構成する。
［産業上の利用分野］ 本発明は半導体装置、特に複数のチャネル層を有する
多チャネル型HEMT（高電子移動度トランジスタ）に関す
る。
多チャネル型HEMT（高電子移動度トランジスタ）に関す
る。
近年の超高速コンピュータの要求に伴い、より高性能
な半導体装置が求められている。超高速トランジスタで
あるHEMTに対しても、より高速性能が求められると共に
大電流化が求められている。
な半導体装置が求められている。超高速トランジスタで
あるHEMTに対しても、より高速性能が求められると共に
大電流化が求められている。
［従来の技術］ GaAs/AlGaAs系のHEMTにおいて、高速化を実現するた
めに、電子が走行するチャネル層の材料を従来のGaAsの
代わりにInGaAsを用いることが知られている。
めに、電子が走行するチャネル層の材料を従来のGaAsの
代わりにInGaAsを用いることが知られている。
このような高速動作可能な従来のHEMTを第６図に示
す。
す。
第６図（ａ）に示すように、GaAs基板50上にバッファ
層としてノンドープのｉ−GaAs層52が形成されている。
ｉ−GaAs層52上には、高速化のためにチャネル層として
約150Å厚のｉ−In0.2Ga0.8As層54が形成され、このｉ
−In0.2Ga0.8As層54上には、GaAsと同じ格子定数の約50
0Å厚のｎ−Al0.15Ga0.85As層56が電子供給層として形
成されている。ｎ−Al0.15Ga0.85As層56上にはゲート電
極58を挟んでソース電極60及びドレイン電極62が形成さ
れている。
層としてノンドープのｉ−GaAs層52が形成されている。
ｉ−GaAs層52上には、高速化のためにチャネル層として
約150Å厚のｉ−In0.2Ga0.8As層54が形成され、このｉ
−In0.2Ga0.8As層54上には、GaAsと同じ格子定数の約50
0Å厚のｎ−Al0.15Ga0.85As層56が電子供給層として形
成されている。ｎ−Al0.15Ga0.85As層56上にはゲート電
極58を挟んでソース電極60及びドレイン電極62が形成さ
れている。
この従来のHEMTは第６図（ｂ）のエネルギーバンド図
に示すように単一の量子井戸を有する単チャネル型HEMT
であるため、高速性能は実現できても大電流化の要求を
満たすことができなかった。
に示すように単一の量子井戸を有する単チャネル型HEMT
であるため、高速性能は実現できても大電流化の要求を
満たすことができなかった。
HEMTの大電流化を実現するためには、複数のチャネル
層を設けて多チャネル化すればよいことが知られてい
る。
層を設けて多チャネル化すればよいことが知られてい
る。
第７図は、第６図のHEMTを多チャネル化したものであ
る。バッファ層としてのｉ−GaAs層52上に、チャネル層
として約150Å厚のｉ−In0.2Ga0.8As層54a、54b、54c
と、電子供給層として約300Å厚のｎ−Al0.15Ga0.85As
層56a、56b、56cが、交互に３対積層されている。
る。バッファ層としてのｉ−GaAs層52上に、チャネル層
として約150Å厚のｉ−In0.2Ga0.8As層54a、54b、54c
と、電子供給層として約300Å厚のｎ−Al0.15Ga0.85As
層56a、56b、56cが、交互に３対積層されている。
この従来のHEMTによれば第７図（ｂ）のエネルギーバ
ンド図に示すように３つの量子井戸が形成され、多チャ
ネル化が図れる。
ンド図に示すように３つの量子井戸が形成され、多チャ
ネル化が図れる。
［発明が解決しようとする課題］ しかしながら、GaAs基板50上にｉ−In0.2Ga0.8As層54
とｎ−Al0.15Ga0.85As層56を交互に多層化すると、ｉ−
In0.2Ga0.8As層54の格子定数がGaAsとは異なるため、そ
の歪みが累積して転位が生ずる臨界応力を越えてしま
い、ヘテロ界面付近に転位を発生するという問題があっ
た。このため、二次元電子移動度の大幅な劣化を招き、
素子動作しなくなってしまう。
とｎ−Al0.15Ga0.85As層56を交互に多層化すると、ｉ−
In0.2Ga0.8As層54の格子定数がGaAsとは異なるため、そ
の歪みが累積して転位が生ずる臨界応力を越えてしま
い、ヘテロ界面付近に転位を発生するという問題があっ
た。このため、二次元電子移動度の大幅な劣化を招き、
素子動作しなくなってしまう。
このように、単チャネルでは転位を起こす程ではなか
った歪みが、多チャネルにより累積されて素子動作不能
を招く転位を発生するという問題があった。
った歪みが、多チャネルにより累積されて素子動作不能
を招く転位を発生するという問題があった。
したがって、高速性能に適しているがGaAsと格子定数
の異なるInGaAsを用いて多チャネル型HEMTを作ることが
できなかった。
の異なるInGaAsを用いて多チャネル型HEMTを作ることが
できなかった。
本発明は上記事情を考慮してなされたもので、InGaAs
のような高速性能に適している化合物半導体をチャネル
層に用いた多チャネル型HEMTである半導体装置を提供す
ることを目的とする。
のような高速性能に適している化合物半導体をチャネル
層に用いた多チャネル型HEMTである半導体装置を提供す
ることを目的とする。
［課題を解決するための手段］ 第１図は本発明の原理を示す図である。
第１図（ａ）に示すように、GaAs基板10上にバッファ
層として例えばノンドープのｉ−GaAs層12が形成されて
いる。ｉ−GaAs層12上には、高速化のためにチャネル層
である第１の化合物半導体層として例えば厚さdxのｉ−
InxGa1-xAs層14が形成されている。ｉ−InxGa1-xAs層14
はGaAs基板10よりも格子定数が大きいので、第１図
（ｂ）に示すように、GaAs基板10に対して正の歪みであ
る圧縮応力が働く。
層として例えばノンドープのｉ−GaAs層12が形成されて
いる。ｉ−GaAs層12上には、高速化のためにチャネル層
である第１の化合物半導体層として例えば厚さdxのｉ−
InxGa1-xAs層14が形成されている。ｉ−InxGa1-xAs層14
はGaAs基板10よりも格子定数が大きいので、第１図
（ｂ）に示すように、GaAs基板10に対して正の歪みであ
る圧縮応力が働く。
本発明では、このｉ−InxGa1-xAs層14上に電子供給層
である第２の化合物半導体層として例えば厚さdyのｎ−
InyGa1-yP層16を形成している。ｎ−InyGa1-yP層16は、
ｉ−InxGa1-xAs層14と逆にGaAs基板10よりも格子定数が
小さいので、第１図（ｂ）に示すように負の歪みである
引張り応力が働く。
である第２の化合物半導体層として例えば厚さdyのｎ−
InyGa1-yP層16を形成している。ｎ−InyGa1-yP層16は、
ｉ−InxGa1-xAs層14と逆にGaAs基板10よりも格子定数が
小さいので、第１図（ｂ）に示すように負の歪みである
引張り応力が働く。
なお、ｎ−InyGa1-yP層16上には、ゲート電極18を挟
んでソース電極20及びドレイン電極22が形成されてい
る。
んでソース電極20及びドレイン電極22が形成されてい
る。
本発明は、ｎ−InyGa1-yP層16による負の歪みにより
ｉ−InxGa1-xAs層14の正の歪みを補償して、全体の合成
歪みを零にする。
ｉ−InxGa1-xAs層14の正の歪みを補償して、全体の合成
歪みを零にする。
ｉ−InxGa1-xAs層14の格子定数が組成比ｘに依存し、
ｎ−InyGa1-yP層16の格子定数が組成比ｙに依存する点
を利用して、組成比ｘ、ｙにより各層14、15の歪の大き
さを調整すると共に、各層14、16の厚さdx、dyにより歪
み量を調整する。すなわち、組成比ｘ、ｙにより第１図
（ｂ）の横軸の大きさを調整し、各層14、16の厚さdx、
dyにより第１図（ｂ）の縦軸の大きさを調整し、各歪み
の面積Sx、Syの合計値がほぼ零になるようにする。
ｎ−InyGa1-yP層16の格子定数が組成比ｙに依存する点
を利用して、組成比ｘ、ｙにより各層14、15の歪の大き
さを調整すると共に、各層14、16の厚さdx、dyにより歪
み量を調整する。すなわち、組成比ｘ、ｙにより第１図
（ｂ）の横軸の大きさを調整し、各層14、16の厚さdx、
dyにより第１図（ｂ）の縦軸の大きさを調整し、各歪み
の面積Sx、Syの合計値がほぼ零になるようにする。
InxGa1-xAs層の組成比ｘとGaAs基板に対する歪みσ
ｘ、InyGa1-yP層の組成比ｙとGaAs基板に対する歪みσ
ｙの関係を第２図に示す。InxGa1-xAs層14の場合、第２
図（ａ）に示すように、その組成比ｘに比例した歪みσ
ｘとなり、InyGa1-yP層16の場合、第２図（ｂ）に示す
ように、その組成比ｙから、GaAs基板と格子整合する組
成である0.48を引いた値ｙ−0.48に比例した歪みσｙと
なる。しかも、ｘ＝0.1,y＝0.58のときのσ１、ｘ＝0.
2,y＝0.68のときのσ２とは、σｘとσｙとの関係にお
いて絶対値がほぼ同じである。
ｘ、InyGa1-yP層の組成比ｙとGaAs基板に対する歪みσ
ｙの関係を第２図に示す。InxGa1-xAs層14の場合、第２
図（ａ）に示すように、その組成比ｘに比例した歪みσ
ｘとなり、InyGa1-yP層16の場合、第２図（ｂ）に示す
ように、その組成比ｙから、GaAs基板と格子整合する組
成である0.48を引いた値ｙ−0.48に比例した歪みσｙと
なる。しかも、ｘ＝0.1,y＝0.58のときのσ１、ｘ＝0.
2,y＝0.68のときのσ２とは、σｘとσｙとの関係にお
いて絶対値がほぼ同じである。
一般的に、対毎の歪みの合成値が零の場合、その対を
繰り返して積層することが可能である（R.Hull,et al,
“Stabilly of semiconductor strained−layer superl
attices",Appl.Phys.Lett.48（１）,6 January 1988参
照）。
繰り返して積層することが可能である（R.Hull,et al,
“Stabilly of semiconductor strained−layer superl
attices",Appl.Phys.Lett.48（１）,6 January 1988参
照）。
したがって本発明による半導体装置は、GaAs基板上に
チャネル層としての第１の化合物半導体層と、該チャネ
ル層よりも電子親和力の小さい電子供給層としての第２
の化合物半導体層とを交互に複数対形成し、前記第１の
化合物半導体層が前記GaAs基板に対して単独で転位が発
生しない臨界膜厚内の範囲の厚さをdx、前記GaAs基板に
対する歪みをσｘとし、前記第２の化合物半導体層が前
記GaAs基板に対して単独で転位が発生しない臨界膜厚内
の範囲の厚さをdy,前記GaAs基板に対する歪みをσｙと
して、 各対毎に式 dx×σｘ＋dy×σｙ〜０ が成立するように前記第１の化合物半導体層の組成比及
び厚さdxと、前記第２の化合物半導体層の組成比及び厚
さdyを定めたことを特徴とする。
チャネル層としての第１の化合物半導体層と、該チャネ
ル層よりも電子親和力の小さい電子供給層としての第２
の化合物半導体層とを交互に複数対形成し、前記第１の
化合物半導体層が前記GaAs基板に対して単独で転位が発
生しない臨界膜厚内の範囲の厚さをdx、前記GaAs基板に
対する歪みをσｘとし、前記第２の化合物半導体層が前
記GaAs基板に対して単独で転位が発生しない臨界膜厚内
の範囲の厚さをdy,前記GaAs基板に対する歪みをσｙと
して、 各対毎に式 dx×σｘ＋dy×σｙ〜０ が成立するように前記第１の化合物半導体層の組成比及
び厚さdxと、前記第２の化合物半導体層の組成比及び厚
さdyを定めたことを特徴とする。
［作用］ 本発明によれば、チャネル層である第１の化合物半導
体層と電子供給層である第２の化合物半導体層の各対毎
に合成歪み量が零になるようにしているので、GaAs基板
に対して格子定数が異なるInGaAs層をチャネル層に用い
ても、転位を発生することなく多チャネル化が可能であ
る。
体層と電子供給層である第２の化合物半導体層の各対毎
に合成歪み量が零になるようにしているので、GaAs基板
に対して格子定数が異なるInGaAs層をチャネル層に用い
ても、転位を発生することなく多チャネル化が可能であ
る。
［実施例］ 本発明の第１の実施例による半導体装置を第３図に示
す。
す。
本実施例による半導体装置は３チャネルのHEMTであ
る。
る。
第３図（ａ）に示すように、GaAs基板10上にバッファ
層としてノンドープのｉ−GaAs層12が形成されている。
ｉ−GaAs層12上に、チャネル層と電子供給層が３対形成
されている。チャネル層としての150Å厚さのｉ−In0.2
Ga0.8As層14a、14b、14cと、電子供給層としての150Å
厚さのｎ−In0.68Ga0.32Ｐ層16a、16b、16cが交互に積
層されている。ｎ−In0.68Ga0.32Ｐ層16a、16b、16cの
不純物濃度は２×1018cm-3である。
層としてノンドープのｉ−GaAs層12が形成されている。
ｉ−GaAs層12上に、チャネル層と電子供給層が３対形成
されている。チャネル層としての150Å厚さのｉ−In0.2
Ga0.8As層14a、14b、14cと、電子供給層としての150Å
厚さのｎ−In0.68Ga0.32Ｐ層16a、16b、16cが交互に積
層されている。ｎ−In0.68Ga0.32Ｐ層16a、16b、16cの
不純物濃度は２×1018cm-3である。
第３図（ｂ）に示すように、ｉ−In0.2Ga0.8As層14
a、14b、14cのGaAs基板10に対する正の歪みσｘの絶対
値と、ｎ−In0.68Ga0.32Ｐ層16a、16b、16cのGaAs基板1
0に対する負の歪みσｙの絶対値が等しいので、これら
ｉ−In0.2Ga0.8As層14a、14b、14cとｎ−In0.68Ga0.32
Ｐ層16a、16b、16cの厚さを同じにすればよい。
a、14b、14cのGaAs基板10に対する正の歪みσｘの絶対
値と、ｎ−In0.68Ga0.32Ｐ層16a、16b、16cのGaAs基板1
0に対する負の歪みσｙの絶対値が等しいので、これら
ｉ−In0.2Ga0.8As層14a、14b、14cとｎ−In0.68Ga0.32
Ｐ層16a、16b、16cの厚さを同じにすればよい。
なお、各層の厚さはMatthewSらの理論（J.W.Matthew
s,et al,“Deffect in Epitaxial Multilayers",Journa
l of Crystal Growth 27（1974）118−125）により定ま
る臨界厚さより薄くする必要がある。本実施例では各層
14a、14b、14c、16a、16b、16cの厚さを150Åとした。
s,et al,“Deffect in Epitaxial Multilayers",Journa
l of Crystal Growth 27（1974）118−125）により定ま
る臨界厚さより薄くする必要がある。本実施例では各層
14a、14b、14c、16a、16b、16cの厚さを150Åとした。
最上層のｎ−In0.68Ga0.32Ｐ層16c上には、オーミッ
クコンタクトをとりやすくするためにｎ−GaAs層24が形
成されている。このｎ−GaAs層24中央の凹部にゲート電
極18が形成され、ゲート電極18を挟んでソース電極20及
びドレイン電極22が形成されている。
クコンタクトをとりやすくするためにｎ−GaAs層24が形
成されている。このｎ−GaAs層24中央の凹部にゲート電
極18が形成され、ゲート電極18を挟んでソース電極20及
びドレイン電極22が形成されている。
このように本実施例によればチャネル層と電子供給層
の各対毎の合成歪みがほぼ零になるので３対積層しても
転位が発生するようなことがなく、高速性能に適してい
るInGaAsをチャネル層に用いた多チャネル型HEMTを実現
できる。
の各対毎の合成歪みがほぼ零になるので３対積層しても
転位が発生するようなことがなく、高速性能に適してい
るInGaAsをチャネル層に用いた多チャネル型HEMTを実現
できる。
本発明の第２の実施例による半導体装置を第４図に示
す。上記第１の実施例と同一の構成要素には同一の符号
を付して説明を省略する。
す。上記第１の実施例と同一の構成要素には同一の符号
を付して説明を省略する。
本実施例による半導体装置は10チャネルのHEMTであ
る。
る。
本実施例ではチャネル層は第１の実施例と同じ組成比
ｘ＝0.2のｉ−In0.2Ga0.8Asを用いたが、電子供給層と
してより低い組成比ｙ＝0.58のｎ−In0.58Ga0.42Ｐを用
いている点が異なる。電子供給層であるｎ−In0.58Ga
0.42Ｐの組成比ｙが低くなり、歪みσｙの絶対値が約半
分になったので、ｎ−In0.58Ga0.42Ｐ層全体の歪み量を
増すため厚さを約２倍にしている点に特徴がある。
ｘ＝0.2のｉ−In0.2Ga0.8Asを用いたが、電子供給層と
してより低い組成比ｙ＝0.58のｎ−In0.58Ga0.42Ｐを用
いている点が異なる。電子供給層であるｎ−In0.58Ga
0.42Ｐの組成比ｙが低くなり、歪みσｙの絶対値が約半
分になったので、ｎ−In0.58Ga0.42Ｐ層全体の歪み量を
増すため厚さを約２倍にしている点に特徴がある。
すなわち、バッファ層であるｉ−GaAs層12上に、チャ
ネル層としての150Å厚さのｉ−In0.2Ga0.8As層14a、14
b、…、14jと、電子供給層としての300Å厚さのｎ−In
0.58Ga0.42Ｐ層16a、16b、…、16jが交互に10対積層さ
れている。ｎ−In0.58Ga0.42Ｐ層16a、16b、…、16jの
不純物濃度は１×1018cm-3である。
ネル層としての150Å厚さのｉ−In0.2Ga0.8As層14a、14
b、…、14jと、電子供給層としての300Å厚さのｎ−In
0.58Ga0.42Ｐ層16a、16b、…、16jが交互に10対積層さ
れている。ｎ−In0.58Ga0.42Ｐ層16a、16b、…、16jの
不純物濃度は１×1018cm-3である。
このように本実施例によればチャネル層及び電子供給
層の組成比により各層の歪みの絶対値が異なっても、そ
の分の厚さにより歪み量を調節することにより、各対毎
の合成歪みをほぼ零にすることができる。したがって、
高速性能に適しているInGaAsをチャネル層に用いた多チ
ャネル型HEMTを実現できる。
層の組成比により各層の歪みの絶対値が異なっても、そ
の分の厚さにより歪み量を調節することにより、各対毎
の合成歪みをほぼ零にすることができる。したがって、
高速性能に適しているInGaAsをチャネル層に用いた多チ
ャネル型HEMTを実現できる。
本発明の第３の実施例による半導体装置を第５図に示
す。上記第１及び第２の実施例と同一の構成要素には同
一の符号を付して説明を省略する。
す。上記第１及び第２の実施例と同一の構成要素には同
一の符号を付して説明を省略する。
本実施例による半導体装置は５チャネルの逆構造HEMT
である。
である。
本実施例のHEMTは上述の第１及び第２の実施例と異な
り、電子供給層の上にチャネル層を積層した、いわゆる
逆構造形を部分的に有するHEMTである。また、各層の厚
さを薄くすると共に、チャネル数を減らして５チャネル
としている。
り、電子供給層の上にチャネル層を積層した、いわゆる
逆構造形を部分的に有するHEMTである。また、各層の厚
さを薄くすると共に、チャネル数を減らして５チャネル
としている。
すなわち、バッファ層であるｉ−GaAs層12上に、電子
供給層としての200Å厚さのｎ−In0.58Ga0.42Ｐ層16a、
16b、…、16eと、チャネル層としての100Å厚さのｉ−I
n0.2Ga0.8As層14a、14b、…、14eを交互に５対積層され
ている。ｎ−In0.58Ga0.42Ｐ層16a、16b、…、16eの不
純物濃度は２×1018cm-3である。
供給層としての200Å厚さのｎ−In0.58Ga0.42Ｐ層16a、
16b、…、16eと、チャネル層としての100Å厚さのｉ−I
n0.2Ga0.8As層14a、14b、…、14eを交互に５対積層され
ている。ｎ−In0.58Ga0.42Ｐ層16a、16b、…、16eの不
純物濃度は２×1018cm-3である。
このように本実施例によれば逆構造形を部分的に有す
るHEMTの場合でも同様に高速性能のチャネル層での多チ
ャネル化が可能である。
るHEMTの場合でも同様に高速性能のチャネル層での多チ
ャネル化が可能である。
本発明は上記実施例に限らず種々の変形が可能であ
る。
る。
例えば、上記実施例は10チャネル型HEMT及び５チャネ
ル型HEMTであったが、チャネル数は必要に応じて増減で
きる。
ル型HEMTであったが、チャネル数は必要に応じて増減で
きる。
また、InxGa1-xAs層の組成比ｘ及び厚さdxと、InyGa
1-yP層の組成比ｙ及び厚さdyは、単独層で転位を起こさ
ない限界厚さ以内で、式 dx×σｘ＋dy×σｙ〜０ が成立する範囲内であれば自由に選択できる。
1-yP層の組成比ｙ及び厚さdyは、単独層で転位を起こさ
ない限界厚さ以内で、式 dx×σｘ＋dy×σｙ〜０ が成立する範囲内であれば自由に選択できる。
［発明の効果］ 以上の通り、本発明によれば、チャネル層である第１
の化合物半導体層と電子供給層である第２の化合物半導
体層の各対毎に合成歪み量が零になるので、GaAs基板に
対して格子定数が異なる第１の化合物半導体層をチャネ
ル層に用いても、転位を発生することなく多チャネル化
が可能である。したがって、HEMTの高速化と大電流化が
共に可能である。また、電子供給層を従来のAlGaAsから
InGaPに代えるようにすれば、DXセンターの問題も解決
でき、さらなる半導体装置の高性能化が実現できる。
の化合物半導体層と電子供給層である第２の化合物半導
体層の各対毎に合成歪み量が零になるので、GaAs基板に
対して格子定数が異なる第１の化合物半導体層をチャネ
ル層に用いても、転位を発生することなく多チャネル化
が可能である。したがって、HEMTの高速化と大電流化が
共に可能である。また、電子供給層を従来のAlGaAsから
InGaPに代えるようにすれば、DXセンターの問題も解決
でき、さらなる半導体装置の高性能化が実現できる。
第１図は本発明の原理を示す図、 第２図はInxGa1-xAs層の組成比ｘとGaAs基板に対する歪
みσｘ及びInyGa1-yP層の組成比ｙとGaAs基板に対する
歪みσｙの関係を示すグラフ、 第３図は本発明の第１の実施例による半導体装置を示す
図、 第４図は本発明の第２の実施例による半導体装置を示す
図、 第５図は本発明の第３の実施例による半導体装置を示す
図、 第６図は従来のHEMTを示す図、 第７図は第６図を多チャネル化したHEMTを示す図であ
る。 図において、 10……GaAs基板 12……ｉ−GaAs層（バッファ層） 14,14a,14b,…,14j……ｉ−InxGa1-xAs層（チャネル
層） 16,16a,16b,…,16j……ｎ−InyGa1-yP層（電子供給層） 18……ゲート電極 20……ソース電極 22……ドレイン電極 24……ｎ−GaAs層 50……GaAs基板 52……ｉ−GaAs層 54……ｉ−In0.2Ga0.8As層 56……ｎ−Al0.15Ga0.85As層 58……ゲート電極 60……ソース電極 62……ドレイン電極
みσｘ及びInyGa1-yP層の組成比ｙとGaAs基板に対する
歪みσｙの関係を示すグラフ、 第３図は本発明の第１の実施例による半導体装置を示す
図、 第４図は本発明の第２の実施例による半導体装置を示す
図、 第５図は本発明の第３の実施例による半導体装置を示す
図、 第６図は従来のHEMTを示す図、 第７図は第６図を多チャネル化したHEMTを示す図であ
る。 図において、 10……GaAs基板 12……ｉ−GaAs層（バッファ層） 14,14a,14b,…,14j……ｉ−InxGa1-xAs層（チャネル
層） 16,16a,16b,…,16j……ｎ−InyGa1-yP層（電子供給層） 18……ゲート電極 20……ソース電極 22……ドレイン電極 24……ｎ−GaAs層 50……GaAs基板 52……ｉ−GaAs層 54……ｉ−In0.2Ga0.8As層 56……ｎ−Al0.15Ga0.85As層 58……ゲート電極 60……ソース電極 62……ドレイン電極
Claims (1)
- 【請求項１】GaAs基板上にチャネル層としての第１の化
合物半導体層と、該チャネル層よりも電子親和力の小さ
い電子供給層としての第２の化合物半導体層とを交互に
複数対形成し、 前記第１の化合物半導体層が前記GaAs基板に対して単独
で転位が発生しない臨界膜厚内の範囲の厚さをdx、前記
GaAs基板に対する歪みをσｘとし、 前記第２の化合物半導体層が前記GaAs基板に対して単独
で転位が発生しない臨界膜厚内の範囲の厚さをdy,前記G
aAs基板に対する歪みをσｙとして、 各対毎に式 dx×σｘ＋dy×σｙ〜０ が成立するように前記第１の化合物半導体層の組成比及
び厚さdxと、前記第２の化合物半導体層の組成比及び厚
さdyを定めたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2621289A JP2677653B2 (ja) | 1989-02-03 | 1989-02-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2621289A JP2677653B2 (ja) | 1989-02-03 | 1989-02-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02205326A JPH02205326A (ja) | 1990-08-15 |
| JP2677653B2 true JP2677653B2 (ja) | 1997-11-17 |
Family
ID=12187127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2621289A Expired - Lifetime JP2677653B2 (ja) | 1989-02-03 | 1989-02-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2677653B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2924239B2 (ja) * | 1991-03-26 | 1999-07-26 | 三菱電機株式会社 | 電界効果トランジスタ |
| JP2978972B2 (ja) * | 1992-03-12 | 1999-11-15 | 富士通株式会社 | 半導体装置の製造方法 |
| JP4867137B2 (ja) * | 2004-05-31 | 2012-02-01 | 住友化学株式会社 | 化合物半導体エピタキシャル基板 |
-
1989
- 1989-02-03 JP JP2621289A patent/JP2677653B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02205326A (ja) | 1990-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5285087A (en) | Heterojunction field effect transistor | |
| JP2676442B2 (ja) | ヘテロ接合電界効果トランジスタおよびその製造方法 | |
| US5847409A (en) | Semiconductor device with superlattice-structured graded buffer layer and fabrication method thereof | |
| US4797716A (en) | Field-effect transistor having a superlattice channel and high carrier velocities at high applied fields | |
| JPH0812916B2 (ja) | 電界効果トランジスタ | |
| JPH05160162A (ja) | 電界効果トランジスタ | |
| JP2677653B2 (ja) | 半導体装置 | |
| JP2679396B2 (ja) | 電界効果トランジスタ | |
| JP2804041B2 (ja) | 電界効果型トランジスタ | |
| JPH08306909A (ja) | ＩｎＧａＡｓ電界効果型トランジスタ | |
| JPS5963769A (ja) | 高速半導体素子 | |
| JP2571583B2 (ja) | ▲ｉｉｉ▼−▲ｖ▼族化合物半導体電界効果トランジスタ | |
| JPH08279609A (ja) | 高電子移動度半導体装置 | |
| JPS63278277A (ja) | 化合物半導体装置 | |
| JPH0691110B2 (ja) | 反転型高電子移動度トランジスタ | |
| JPS609174A (ja) | 半導体装置 | |
| JP2500457B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JPH09283745A (ja) | 高電子移動度トランジスタ | |
| JPS61276269A (ja) | ヘテロ接合型電界効果トランジスタ | |
| JP2004311921A (ja) | ヘテロ接合電界効果トランジスタ | |
| WO2021161448A1 (ja) | 半導体装置 | |
| JP2728481B2 (ja) | 超高周波高電子移動度トランジスタ | |
| JP2000012834A (ja) | ダブルヘテロ構造高電子移動度トランジスタおよびその製造方法、並びに該トランジスタ用ウエハ | |
| JPH0684958A (ja) | ＩｎＰ系電界効果型半導体装置 | |
| JPS60235476A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20080725 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 12 |