JP2675282B2 - 画像データ処理装置及びそれを用いたシステム - Google Patents
画像データ処理装置及びそれを用いたシステムInfo
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は図形処理装置に係り、特
に１画素分のデータの更新処理について、メモリから読
み出し、これを更新し、かつメモリに再書き込みをする
一連の処理をほぼ同時に行えるようにして処理速度を向
上させるに好適な画像処理装置に関する。 【０００２】 【従来の技術】従来よりグラフィック処理機能を集積回
路をもって実現した図形処理装置としては、１画素を１
ビットで表現する単一色の図形表示データを処理するも
のが知られていた。 【０００３】図１は、かかる従来の図形処理装置を多色
又は多階調の図形処理に応用した場合の例を示すブロッ
ク図である。 【０００４】図１において、１１は処理装置、１２はア
ドレスデコーダ、１３は複数のメモリである。 【０００５】ここで、１つの処理装置１１が出力するア
ドレス信号ＡＤをアドレスデコーダ１２でデコードし、
複数ある表示用メモリ１３の所定のものを選択し、処理
装置１１からのデータ信号ＤＴを、アドレス信号ＡＤで
指定されたメモリ１３の番地に書き込むことになる。 【０００６】また、所定のメモリ１３の所定の番地の記
憶内容を書き換えたい場合は、１つの処理装置１１が出
力するアドレス信号ＡＤをアドレスデコーダ１２でデコ
ードし、複数ある表示用メモリ１３の所定のものを選択
し、かつ処理装置１１で指定した番地内のデータＤＴを
処理装置１１内に読み込み、これを更新して、再び同一
メモリ１３の同一番地に書き込むようにしている。 【０００７】さらに、１つの処理装置１１が出力するア
ドレス信号ＡＤをアドレスデコーダ１２でデコードし、
複数ある表示用メモリ１３の所定のものを選択し、処理
装置１１からのアドレス信号ＡＤに基づいて映像信号Ｖ
Ｄ1，ＶＤ2，……，ＶＤn を得て、これらを合成し図示
しないディスプレイ装置で表示するものである。 【０００８】しかしながら、このような装置によると、
多色（ｎ色）又は多階調（ｎ階調）の処理に際して同一
の画像処理をｎ回繰り返したり、あるいは１ビットの１
画素を表示するためにもｎ回繰り返して画像処理をする
必要があった。 【０００９】このため、２値画像処理に比較してｎ倍の
処理時間が必要となるという不都合があった。 【００１０】また、図２に示すように、ｎ台の表示用メ
モリ１３に対して、それぞれ１台ずつの処理装置１１を
もって処理するような方式も提案された。 【００１１】このような方式によれば、処理時間は２値
画像の場合とほぼ同程度となるものの、装置が大型化す
ると共に複雑化し、加えて中央処理装置の負担が増大し
てしまうという不都合があった。 【００１２】さらに、このような処理を集積回路によっ
て行おうとする場合には、端子数が過大となり実現が困
難であるという不都合もあった。 【００１３】 【発明が解決しようとする課題】本発明は上記不都合な
問題点に鑑みてなされたものであり、その目的は、１画
素が複数ビットで表現される多色あるいは多階調の場合
にも２値画像の場合とほぼ同一の処理速度で描画，処
理，出力，表示のできる画像データ処理装置及びそれを
用いたシステムを提供することにある。 【００１４】 【課題を解決するための手段】本発明の特徴は、複数の
プレーンにそれぞれ対応するビットデータをまとめた複
数ビットにより１画素データを構成し、データのアクセ
ス単位である１ワード内に上記１画素データを複数まと
めて配置して１ワードの画像データを構成し、上記画像
データを複数保持するグラフィックメモリと、上記グラ
フィックメモリ内の上記１ワードの画像データを指定す
るメモリアドレスによって指定される上記画像データを
上記グラフィックメモリから読み出し、上記メモリアド
レスによって指定された上記１ワードの画像データ内の
所定の画素データを指定する画素アドレスによって所定
の画素データを指定し、１画素データ単位に処理を行
い、処理された上記画素データを含む画像データを上記
グラフィックメモリに書き込むグラフィックプロセッサ
と、上記グラフィックプロセッサによって処理され上記
グラフィックメモリに保持される上記画像データを構成
する複数の上記ビットデータを並列信号として入力し、
上記プレーン毎に分配し、上記プレーン毎の直列信号に
変換する出力変換器とを少なくとも有することにある。 【００１５】本発明の他の特徴は、プログラム又はデー
タを保持するシステムメモリと、上記プログラムを実行
して上記データを処理し、画像データを処理するための
コマンド又はデータを生成するデータプロセッサと、複
数のプレーンにそれぞれ対応するビットデータをまとめ
た複数ビットにより１画素データを構成し、データのア
クセス単位である１ワード内に上記１画素データを複数
まとめて配置して１ワードの画像データを構成し、上記
画像データを複数保持するグラフィックメモリと、上記
データプロセッサからの上記コマンド又はデータを受け
て、上記グラフィックメモリ内の上記１ワードの画像デ
ータを指定するメモリアドレスによって指定される上記
画像データを上記グラフィックメモリから読み出し、上
記メモリアドレスによって指定された上記１ワードの画
像データ内の所定の画素データを指定する画素アドレス
によって所定の画素データを指定し、１画素データ単位
に処理を行い、処理された上記画素データを含む画像デ
ータを上記グラフィックメモリに書き込むグラフィック
プロセッサと、上記グラフィックプロセッサによって処
理され上記グラフィックメモリに保持される上記画像デ
ータを構成する複数の上記ビットデータを並列信号とし
て入力し、上記プレーン毎に分配し、上記プレーン毎の
直列信号に変換する出力変換器とを少なくとも有するこ
とにある。 【００１６】本発明の他の特徴は、プログラム又はデー
タを保持するシステムメモリと、上記プログラムを実行
して上記データを処理し、画像データを処理するための
コマンド又はデータを生成するデータプロセッサと、上
記データプロセッサへ命令又はデータを入力するための
入力装置と、複数のプレーンにそれぞれ対応するビット
データをまとめた複数ビットにより１画素データを構成
し、データのアクセス単位である１ワード内に上記１画
素データを複数まとめて配置して１ワードの画像データ
を構成し、上記画像データを複数保持するグラフィック
メモリと、上記データプロセッサからの上記コマンド又
はデータを受けて、上記グラフィックメモリ内の上記１
ワードの画像データを指定するメモリアドレスによって
指定される上記画像データを上記グラフィックメモリか
ら読み出し、上記メモリアドレスによって指定された上
記１ワードの画像データ内の所定の画素データを指定す
る画素アドレスによって所定の画素データを指定し、１
画素データ単位に処理を行い、処理された上記画素デー
タを含む画像データを上記グラフィックメモリに書き込
むグラフィックプロセッサと、上記グラフィックプロセ
ッサによって処理され上記グラフィックメモリに保持さ
れる上記画像データを構成する複数の上記ビットデータ
を並列信号として入力し、上記プレーン毎に分配し、上
記プレーン毎の直列信号に変換する出力変換器と、上記
出力変換器からの出力信号を受けて表示，描画又は出力
する出力装置とを少なくとも有することにある。 【００１７】 【作用】このように構成することによって、画像データ
を保持したメモリのアクセスが高速になり、高速な画像
データの処理が達成され、さらに、画像データの表示を
高速にすることができる。 【００１８】 【実施例】以下、本発明の好適な実施例を図面に基づい
て説明するが、その前に本発明の基礎となった事項につ
いて説明する。 【００１９】本発明の基礎となった事項を以下に説明す
る。 【００２０】本発明は次のようにしたものである。 【００２１】まず、第一に、１画素を、（ａ）１ビット
で表現するもの、（ｂ）２ビットで表現するもの、
（ｃ）４ビットで表現するもの、（ｄ）８ビットで表現
するもの、（ｅ）１６ビットで表現するもの、というよ
うに５通りの画素モードを選択できるようにしたこと
（図９参照）。 【００２２】第二に、画素アドレスを採用したこと。し
かして、この画素アドレスは、表示用メモリのアドレス
を指定するアドレス情報ＭＡＤと、そのアドレスで指定
された１語内のどの位置かを指定する１語内アドレス情
報ＷＡＤとから構成されていること（図１０参照）。 【００２３】第三に、画素アドレス中のアドレス情報で
指定された表示用メモリアドレスにおける１語の表示用
データを表示用メモリから読み出し、次に画素アドレス
中の１語内アドレス情報で指定された表示用データ中の
所定のビット部分のみを書き換えし、それを再び表示用
メモリの当該アドレス部に書き込むようにしたものであ
り、１画素分の複数ビットデータを同時処理し得るよう
にしたことにある。 【００２４】次に本発明の実施例について説明する。 【００２５】また、以下では同一の符号は同一の対象を
示すものとする。 【００２６】図３は本発明に係る図形処理装置が適用さ
れる装置の例を示すブロック図である。 【００２７】図３において、図形処理装置は、表示用メ
モリ１３内の表示データを書き込み，書き換え及び読み
出し制御する演算装置３０と、該演算装置３０を一定の
順序で制御する制御装置２０とから構成されている。ま
た、図形処理装置により表示用メモリ１３から読み出さ
れた表示用データが表示変換装置４０によって映像信号
にされて表示装置５０に表示される。 【００２８】上記演算装置３０は、表示用メモリ１３の
アドレスと表示用メモリ１３中の１語の表示データ内の
画素位置とを指定する情報からなる画素アドレスを順次
算出し、前記算出された画素アドレスにおける表示用メ
モリ１３のアドレス情報から表示用メモリ１３中の１語
の表示データを読み出し、このように読み出された表示
データに対して、前記画素アドレスにおける画素位置指
定情報を基にデコードして形成した指定画素位置に相当
する複数ビット位置を指定する情報をもって、その表示
データの所定の画素のビットにのみ描画論理算出し、か
かる論理演算した結果を再び前記表示用メモリ１３に書
き込むようにしたものである。 【００２９】尚、６０は外部計算機であり、この外部計
算機６０からの制御データに従って図形処理装置が動作
するものである。 【００３０】図４はこの発明に係る図形処理装置の実施
例を示すブロック図である。 【００３１】同図において、制御装置２０は、マイクロ
プログラムメモリ１００と、マイクロプログラムアドレ
スレジスタ１１０と、リターンアドレスレジスタ１２０
と、マイクロ命令レジスタ１３０と、マイクロ命令デコ
ーダ２００と、フラグレジスタ２１０と、パターンメモ
リ２２０と、命令制御レジスタ２３０とを含んで構成さ
れている。 【００３２】また、演算装置３０は、演算制御装置３０
０と、先入先出（First−In，First−Out(ＦＩＦＯ))メ
モリ４００とから構成されている。 【００３３】各構成要素は通常のディジタル制御で用い
られるものであり、特に説明を要しない。ただし、この
実施例によれば、演算制御装置３００は、論理アドレス
演算部（Ａユニット）３１０と、物理アドレス演算部
（Ｂユニット）３２０と、カラーデータ演算部（Ｃユニ
ット）３３０とに分割されている。 【００３４】上記Ａユニット３１０では主として描画ア
ルゴリズムに従って描画点が画面中のどこにあるかを演
算算出し、Ｂユニット３２０では表示用メモリの必要な
アドレスを演算し、Ｃユニット３３０は表示用メモリに
書き込むカラーデータを算出するものである。 【００３５】図５には、１画素を４ビットで表示する表
示装置の構成例が示されており、図４の図形処理装置で
指定された表示用データが表示装置５０で表示される構
成が示されている。 【００３６】図５において、図形処理装置（図４）から
のアドレスＡＤ指令に基づいて、表示用メモリ１３から
読み出された表示用データＤＴのＤ0，Ｄ4，Ｄ8，Ｄ12
が表示変換装置４０内の４ビットの並列−直列変換器４
１０に供給される。この変換器４１０から映像信号ＶＤ
0 が得られる。同様にして、表示用データのうちのＤ1，
Ｄ5，Ｄ9，Ｄ13を表示変換装置４０内の並列−直列変換
器４２０に供給し、この変換器４２０から映像信号ＶＤ
1 が得られる。表示用データＤＴのうちのＤ2，Ｄ6，Ｄ
10，Ｄ14 を表示変換装置４０内の並列−直列変換器４
３０に供給し、この変換器４３０から映像信号ＶＤ 2 が
得られる。また、表示用データＤＴのうちのＤ3，Ｄ7，
Ｄ11，Ｄ15を表示変換装置４０内の並列−直列変換器４
４０に供給し、この変換器４４０から映像信号ＶＤ 3 が
得られる。映像信号ＶＤ 0 〜ＶＤ 3 は表示変換装置を構成
するビデオインタフェース回路４５０に送られ、色変換
やＤＡ変換等の処理を経て表示装置５０にて表示され
る。 【００３７】次に、演算制御装置３００の各ユニットの
具体的構成を図６乃至図８を参照しながら説明する。 【００３８】図６においてＡユニットである論理アドレ
ス演算部３１０は、図４に示すようであり、ＦＩＦＯバ
ッファ（ＦＢＵＦ）３１０１と、汎用レジスタ３１０２
と、領域管理レジスタ３１０３及び３１０５と、領域判
定比較器３１０４と、終了点レジスタ３１０６と、終了
判定比較器３１０７と、ソースラッチ３１０８及び３１
０９と、算術論理演算器（ＡＬＵ）３１１０と、ディス
ティネーションラッチ（ＤＬＡ）３１１１と、バススイ
ッチ３１１２と、読み出しバス（ＵＢＡ，ＵＢＢ）３１
１３及び３１１４と、書き込みバス（ＷＢＡ）３１１５
とを備えている。 【００３９】図７において、Ｂユニットである物理アド
レス演算部３２０は、ディスティネーションラッチ（Ｄ
ＬＢ）３２０１と、算術演算器（Ａ）３２０２と、ソー
スラッチ３２０３及び３２０４と、オフセットレジスタ
３２０５と、画面幅レジスタ３２０６と、コマンドレジ
スタ３２０７と、汎用レジスタ３２０８と、読み出しバ
ス(ＵＢＢ）３２０９と、書き込みバス(ＷＢＢ）３２１
０とを備えている。尚、汎用レジスタ３２０８は、画素
単位コマンドの現在アドレスレジスタ(ＤＰＨ,ＤＰＬ）
と、語単位コマンドのアドレスレジスタ（ＲＷＰＨ，Ｒ
ＷＰＬ）と、作業用レジスタ（Ｔ2Ｈ，Ｔ2Ｌ）とを備え
ている。 【００４０】さらに、図８において、Ｃユニットである
カラーデータ演算部３３０は、バレルシフタ３３０１
と、カラーレジスタ３３０２と、マスクレジスタ３３０
３と、カラー比較器３３０４と、論理演算器３３０５
と、書き込みデータバッファ3306と、パターンＲＡＭバ
ッファ３３０７と、パターンカウンタ３３０８と、パタ
ーン制御レジスタ３３０９と、読み出しデータバッファ
３３１０と、メモリアドレスレジスタ３３１１と、メモ
リ出力バス３３１２と、メモリ入力バス３３１３とを備
えている。尚マスクレジスタ３３０３は、レジスタ（Ｃ
ＭＳＫ）と、レジスタ（ＧＭＳＫ）とからなる。 【００４１】上述のように構成された実施例の作用を説
明する。 【００４２】まず、各要素の基本的動作を説明する。中
央処理装置など他の装置から送られてくる命令やパラメ
ータ等の制御データＣＤＴは、一方でメモリ４００に書
き込まれ、他方で命令制御レジスタ２３０に直接書き込
まれる。 【００４３】レジスタ２３０は、各種のグラフィックビ
ットモードを記憶させたものであり、後述するように、
この実施例によれば５つの画素モードのうちから１つを
選択できるようになっている。この選択は利用データＣ
ＤＴで行うことができる。 【００４４】メモリ４００は、いわゆる“First−In，F
irst−Out”(以下、ＦＩＦＯとする。）のメモリであ
り、該メモリ４００に記憶された命令を演算制御部３０
０により読み出し該演算制御部３００内のレジスタに格
納する。また、この命令情報の一部ＣＩＤはアドレスレ
ジスタ１１０に転送される。 【００４５】アドレスレジスタ１１０はマイクロプログ
ラムメモリ１００のアドレスを管理し、このアドレスは
クロックに同期して更新される。該アドレスレジスタ１
１０から出力されるアドレスに応じてマイクロプログラ
ムメモリ１００から図１３に示すようなマイクロ命令を
読み出す。メモリ１００から読み出された命令は、図１
３に示すように４８ビットからなり、＃０〜＃７通りの
制御モードが選択できるようになっている。しかして、
該命令はレジスタ１３０に一時記憶され、レジスタ２３
０の選択したモードに従って動作するデコーダ２００を
介して、所定の制御信号ＣＣＳを発生し演算制御部３０
０の各部を制御する。ここで、図１３のマイクロ命令の
各フィールドの機能を説明する。 【００４６】図１３において、「ＲＵ」はＵＢＡバス３
１１３に接続されるレジスタを指定する命令である。
「ＲＶ」はＶＢＡバス３１１４に接続されるレジスタを
指定する命令である。「ＲＷ」はＷＢＡバス３１１５上
のデータが書き込まれるレジスタを指定する命令であ
る。「ＦＵＮＣＡ」はＡユニットの算出論理演算器３１１
０の演算を指定する命令である。「ＳＦＴ」はソースラ
ッチ３１０８に付加されたシフタ（ＳＦＴＡ）のシフト
モードを指定する命令である。「ＡＤＦ−Ｌ」はマイク
ロプログラムアドレスレジスタ１１０に戻される次アド
レスの下位４ビットを指定する命命である。「ＡＣ」は
マイクロ命令の次アドレスを制御する命令である。「Ａ
ＤＦ−Ｈ」はマイクロプログラムアドレスレジスタ１１
０に戻される次アドレスの上位６ビットを指定する命令
である。また、＃４〜＃７の各マイクロ命令ではアドレ
スの上位６ビットは更新できない。「ＦＵＮＣＢ」はＢ
ユニットの算術演算器３２０２の演算モードを指定する
命令である。「ＥＣＤ」は演算の実行条件を指定する命
令である。「ＢＣＤ」は分岐の条件を指定する命令であ
る。「ＦＬＡＧ」はフラグレジスタ２１０へのフラグの
反映を指定する命令である。「Ｖ」は表示用メモリ１３
へのアクセス可否をテストするかどうかを指定する命令
である。「ＦＩＦＯ」はＦＩＦＯ４００への読み書きを
制御する命令である。「LITERAL」は８ビットのリテラ
ルデータを指定する命令である。「ＬＣ」はリテラルデー
タの生成モードを指定する命令である。「ＦＦ」は各部
の特殊フリップフロップのセット，リセットを制御する
命令である。「Ｓ」は符号フラグの選択を指定する命令
である。「ＭＣ」は表示用メモリ１３のリード・ライト
を制御する命令である。「ＤＲ」はパターンＲＡＭの走
査を制御する命令である。「ＢＣ」はＢユニットの算術
演算器３２０２への入力経路を制御する命令である。
「ＲＢ」はＢユニットの読み出し、書込みレジスタを選
択する命令である。マクロ命令は上述の命令を有してお
り、これにより制御装置２０が演算装置３０を制御す
る。 【００４７】尚、リターンアドレスレジスタ１２０はサ
ブルーチンの戻り番地を記憶する。フラグレジスタ２１
０は種々の条件フラグを記憶する。パターンメモリ２２
０は図形処理に用いる基本パターンを記憶する。 【００４８】それでは、画像データをメモリ格納する動
作について説明するが、その前に本実施例で用いる各デ
ータのビットレイアウトについて説明する。 【００４９】まず、グラフィックモードについて説明す
る。 【００５０】本実施例では、コマンド制御レジスタ２３
０に記憶されたグラフィックビットモード（ＧＢＭ）の
指定に従って５種類の異なる動作モードを選択できる。 【００５１】図９には各モードにおける表示用メモリの
１語のビット構成が示されている。 (ａ)．１ビット／画素モード（ＧＢＭ＝“０００”） これは、白黒画像のように１画素を１ビットで表現する
場合に用いるモードであり、表示用メモリの１語には連
続する１６画素のデータが格納されることになる。 【００５２】(ｂ)．２ビット／画素モード（ＧＢＭ＝０
０１） これは、１画素を２ビットで表現するものであり、４色
または４階調までの表示に用いることができる。したが
って、表示用メモリ１３の１語には連続する８画素のデ
ータが格納できることになる。 【００５３】(ｃ)．４ビット／画素モード（ＧＢＭ＝０
１０） これは、１画素を４ビットで表現するものであり、表示
用メモリの１語のデータには連続する４画素のデータが
格納できることになる。 【００５４】(ｄ)．８ビット／画素モード（ＧＢＭ＝０
１１） これは、１画素を８ビットで表現するものであり、表示
用メモリの１語には２画素分のデータが格納することが
できる。 【００５５】(ｅ)．１６ビット／画素モード（ＧＢＭ＝
１００） これは、１画素を１６ビットで表現するものであり、表
示用メモリの１語が１画素データに対応することにな
る。 【００５６】次に、画素アドレスについて説明する。 【００５７】図１０は、図９の各モードに対応する画素
アドレスを説明するものである。物理アドレス演算部の
レジスタ３２０８ではメモリアドレスの下位に４ビット
を付加したビットアドレス（物理アドレス）ＷＡＤを管
理している。下位４ビットの情報ＷＡＤは、１語内の画
素位置を指定するために用いられ、各ビット／画素モー
ドに応じて動作する。図において、“＊”印は演算に無
関係なビットを示している。 【００５８】図１１は、前記（ｃ）項の「４ビット／画
素モード」を例として表示用メモリの空間的な配置を示
したものである。メモリアドレスは図１１（Ａ）のメモ
リマップに示すようにリニアアドレスとして付けられて
おり、これが図１１（Ｂ）に示すような２次元画像とし
て表示される。図１１（Ｂ）は、４つのプレーンから構
成されるカラープレーンを示したものであり、画面の横
幅は図７の画面幅レジスタ（ＭＷ）３２０６に記憶され
ており、このＭＷは、画面の横幅が何ビットで構成され
ているかを示している。したがって、４ビット／画素モ
ードの場合では水平方向にＭＷ／４画素が表示されるこ
とになる。また、４ビットで１画素を表示しているので
１語のデータの場合は、図１１（Ｃ）で示すように水平
方向に連続する４画素分のデータとして表示される。図
７のオフセット発生回路２００１ではオフセット値とし
て“４”を発生しオフセットレジスタに記憶されてい
る。したがって、物理アドレスを水平方向に１画素分移
動するにはオフセット値を加減算すればよいことがわか
る。また、垂直方向に１画素分移動するにはレジスタ
（ＭＷ）３２０６の値を加減算すればよい。 【００５９】以上のように本実施例で用いるデータのビ
ットレイアウトの例を説明した。 【００６０】次に、これらデータに用いて画像データを
表示用メモリ１３に格納する動作を説明する。 【００６１】外部の中央処理装置から送られてくる命令
やパラメータ等の制御データＣＤＴは、一方でメモリ４
００に書き込まれると共に、他方では命令制御レジスタ
230に書き込まれる。 【００６２】ここで、命令制御レジスタ２３０に記憶さ
れ指定されたグラフィックビットモード（ＧＢＭ）が、
例えば４ビット／１画素モード（ＧＢＭ＝０１０）の場
合について説明することにする。 【００６３】命令制御レジスタ２３０によってグラフィ
ックビットモード（ＧＢＭ）が４ビット／１画素に指定
されると、以後表示用メモリ１３内の１語のデータは図
９に示すように４ビット毎に分割されたものとして取り
扱われることになる。 【００６４】外部の中央処理装置からの命令やパラメー
タ等ＣＤＴは、メモリ４００に次々と格納される。該メ
モリ４００に記憶されたデータをＡユニット３１０のFI
FOバッファ３１０１に取り込まれる。以下にＡユニット
３１０の動作を説明する。このＦＩＦＯバッファ３１０
１に取り込まれたデータは内部バス３１１３との間でや
り取りをし、それぞれ必要なレジスタに記憶させる。こ
れはバスからソースラッチ３１０９を介して論理演算器
３１１０に入力され所定の演算をされてその結果が一時
ディスティネーションラッチ（ＤＬＡ）３１１１に格納
される。この結果は、汎用レジスタ３１０２に記憶され
る。この汎用レジスタ３１０２にはパラメータのメータ
座標空間での現在の座標点を記憶している。 【００６５】汎用レジスタ３１０２にある現在のＸ−Ｙ
座標が読み出しバス３１１３，3114のいずれかから読み
出されて、それが算術論理演算器（ＡＬＵ）３１１０に
入力される。この演算器（ＡＬｕ）３１１０にて演算さ
れた結果は、ディスティネーションラッチ（ＤＬＡ）３
１１１，書き込みバス３１１５を介して汎用レジスタ３
１０２に再び記憶される。これら一連の動作は図１３に
示すマイクロプログラムの命令に従って実行されること
になる。 【００６６】また、書き込みバス３１１５上のデータは
領域管理レジスタ３１０３及び3105に入力される。かか
る領域管理レジスタ３１０３及び３１０５に入力された
データは領域判定比較器３１０４で比較される。これら
データから比較器３１０４では、Ｘ軸の最小値か又はＸ
軸最大値かが、Ｙ軸の最小値又はＹ軸の最大値かが判定
され、その判定結果はフラッグレジスタ２１０に送られ
る。 【００６７】さらに、書き込みバス３１１５のデータは
終了点レジスタ３１０６に記憶され、これを介して終了
判定比較器３１０７に入力される。終了判定比較器３１
０７では、あらかじめこの比較器３１０７に記憶された
Ｘ軸及びＹ軸の終了点と、上記データとを比較し、その
終了点と上記データとが一致しているか否かの検出を行
う。その比較検出結果はフラッグレジスタ２１０に反映
される。 【００６８】上述したように比較器３１０４及び３１０
７，演算器３１１０の結果はフラッグレジスタ２１０に
集められて、マイクロ命令デコーダ２００に入力され、
マイクロプログラムの流れを変えることに用いられるこ
とになる。 【００６９】以上のようにＡユニット３１０は動作し
て、パラメータで与えられたＸ−Ｙ座標値を解読して、
それぞれ例えば線を引くとか、円を書くとかの命令解釈
をするのである。 【００７０】次に、Ｂユニット３２０の動作について説
明する。 【００７１】Ａユニット３１０で解釈されたデータはレ
ジスタ３２０８に入力される。レジスタ３２０８のデー
タが読み出しバス３２０９及びソースラッチ３２０４を
介して演算器（ＡＬＬ）３２０２に入力される。この演
算器３２０２で演算された結果はディスティネーション
ラッチ３２０１で一時記憶されて、各バス３１１３，３
１１４，３２０９及び３２１０に出力できる。ここで
は、バス３２１０を経由して該レジスタ３２０８に書き
込まれる。該レジスタ３２０８は、１６ビット１ワード
のものが２本で１語構成になっており、合計３２ビット
１語で物理アドレスを記憶する。該レジスタ３２０８は
前記３２ビットのレジスタが３種あり、３種のデータを
記憶することができる。すなわち、該レジスタ３２０８
のレジスタＤＰが現在の描画点Ｘ−Ｙに対応する実際の
描画点の物理アドレスを記憶する。しかして、Ａユニッ
ト３１０のレジスタ３１０２のＸＹ座標が移動すると、
これに対応してレジスタＤＰの物理アドレスが移動す
る。 【００７２】物理アドレスを変更することは、Ｘ軸方向
については元の物理アドレスに可変設定可能な所定の値
(オフセット値×移動したい点までの値)を加減算すれば
よく、またＹ軸方向は所定の値を加減算すればよい。す
なわち、該レジスタ２００１によって指定された画像モ
ードに基づいてオフセットレジスタ３２０５には、画素
アドレスを水平方向に１画素分移動する際の定数が設定
される。この定数とデータとを演算器３２０２で演算す
ることにより水平方向の移動物理アドレスが算出され
る。例えば、画素モードが「１ビット／画素モード」の
ときは定数は１でよく、１画素移動させると１ビットず
れるだけである。これが「４ビット／画素モード」のと
きは定数は４となり、１画素移動させると４ビット分ず
れることになる。 【００７３】また、ここで垂直に１画素分移動させるた
めには、画面幅レジスタ３２０６に設定された定数を用
いて演算すれば、１画素分を移動することが可能とな
る。もちろん例えば、４画素分移動させるには、４ビッ
ト分を加えればその分移動することになる。 【００７４】そして、以上のようにＢユニット３２０は
動作して上記Ａユニット３１０で決定されるＸ−Ｙ座標
に対応して実際の物理アドレスを得るのである。 【００７５】最後に、Ｃユニット３３０の動作について
説明する。 【００７６】Ｃユニット３３０は図１１に示す表示用メ
モリ１３に対して出力バス３３１２と入力バス３３１３
とで接続されている。出力バス３３１２にはＣユニット
330からまずアドレス情報ＡＤが出力され、次いでデー
タＤＴが出力される。 【００７７】まず、アドレス情報ＡＤはＢユニット３２
０を経由し、かつＵＢＢバス3209を介してメモリアドレ
スレジスタ３３１１に書き込まれ、メモリアドレスレジ
スタ３３１１の(ＭＡＲＬ）及び(ＭＡＲＨ）に記憶され
る。このレジスタ３３１１に記憶されたメモリアドレス
が出力バス３３１２を介して表示用メモリ１３に送られ
ると、表示用メモリ１３から入力バス３３１３を介して
該メモリ１３の指定された１語の表示用データＤＴが読
み出される。読み出された表示用データＤＴは読み出し
データバッファ３３１０に記憶される。ここで表示用デ
ータＤＴが図形を描く場合は演算器３３０５に入力され
る。 【００７８】次に、マスクレジスタ３３０３からのマス
ク情報（１語のうちのどのビットをマスクするかを指定
する情報）を演算器３３０５に入力する。尚、マスク情
報は、ＷＢＢバス３２０１から直接書き込まれるレジス
タ（ＣＭＳＫ）、または１語内のアドレスデコーダ２０
０２によって生成されるデータを記憶するレジスタ（Ｇ
ＭＳＫ）から送出される。 【００７９】加えて、色情報をカラーレジスタ３３０２
で選択して演算器３３０５に与える。そして、演算器３
３０５では、上記データＤＴ，マスク情報及び色情報に
基づいて論理演算して、その演算結果を書き込みレジス
タ３３０６に出力する。尚、色情報及びパターン情報
は、パターンカウンタ３３０８及び描画パターンレジス
タ３３０９で形成されたアドレス信号によって指定され
ることにより、パターンＲＡＭ２２０からパターンＲＡ
Ｍバッファ３３０７に記憶される。これをカラーレジス
タ３３００に取り込んだり、または直接演算器３３０５
に入力する。 【００８０】このようにＣユニット３３０は動作して色
情報に対して変換処理することになる。 【００８１】次に描画演算の手法を説明する。図１２は
４ビット／画素モードの場合の１画素の描画演算の流れ
を模式的に示したものである。 【００８２】描画パターンレジスタ３３０９及びパター
ンレジスタ３３０８で指定されたアドレスによりパター
ンＲＡＭ２２０から描画カラーデータ（Ｃ０，Ｃ１）が
読み出され、パターンＲＡＭバッファ３３０７を介して
カラーレジスタ３３０２に記憶させる。また、表示用メ
モリ１３から読み出したデータ(Ｃa，Ｃb，Ｃc，Ｃd)は
読み出しデータバッファ３３１０に記憶される。これに
カラーデータ及びデータなどは、それぞれ４ビットの色
情報あるいは階調情報である。パターンメモリ２２０か
らは１ビットのパターン情報が読み出されており、その
データの“０”，“１”に応じてカラーレジスタ０また
はカラーレジスタ１が選択され論理演算器３３０５に供
給される。メモリアドレスレジスタ３３１１に記憶され
た物理アドレス情報の下位４ビットは図では“１０＊
＊”となっており、この情報は１語内アドレスデコーダ
２００２を得てマスタレジスタ３３０３でマスク情報GM
SKを発生する。一方、メモリアドレスレジスタ３３１１
の下位４ビットを除く上位フィールドは表示用メモリア
ドレスとして出力され表示用メモリ１３の１語が読み出
される。論理演算器３３０５ではマスクレジスタ３３０
３のＧＭＳＫの“１”のビットで指定された部分にのみ
論理演算が施され書き込みデータＣｙを得て書き込みバ
ッファ３３０６に記憶させる。ここで、演算器３３０５
の論理演算の種類としては、カラーレジスタの値への書
き換え，論理演算(ＡＮＤ,ＯＲ,ＥＯＲ)，条件付描画
（読み出しカラーが所定の条件を満足する場合のみ描
画）などがある。ビット／画素モードが他のモードの場
合には発生されるＧＭＳＫ情報が異なるのみで同様の演
算が施される。しかして、再びアドレス情報ＡＤ及びデ
ータＤＴの順にアドレスレジスタ３３１１及びレジスタ
３３０６から出力バス3312に送出され表示用メモリ１３
の所定のアドレスに書き込まれる。 【００８３】このように本実施例によれば、１回の読み
出し，更新・書き込み処理によって一度に１画素分のデ
ータを更新できるため、処理効率のよい描画が可能とな
る。また、１６ビット／画素モード以外の場合にも、複
数画素のデータを１６ビット長に詰め込んで処理するた
め、メモリの使用効率が良く、他の機器と表示用メモリ
間のデータ転送効率も良い。さらに、本実施例では画素
当りのビット長の異なる５種類に対する動作モードを設
けているため汎用性の高い構成となっている。 【００８４】 【発明の効果】以上詳細に説明したように、本発明によ
れば、１回の読み出し，更新・書き込み処理によって１
画素分の全データを変更できるので描画処理を高速化で
き、さらに、画像データを出力するにはプレーンごとに
処理するので高速に出力又は表示できるという効果があ
る。
に１画素分のデータの更新処理について、メモリから読
み出し、これを更新し、かつメモリに再書き込みをする
一連の処理をほぼ同時に行えるようにして処理速度を向
上させるに好適な画像処理装置に関する。 【０００２】 【従来の技術】従来よりグラフィック処理機能を集積回
路をもって実現した図形処理装置としては、１画素を１
ビットで表現する単一色の図形表示データを処理するも
のが知られていた。 【０００３】図１は、かかる従来の図形処理装置を多色
又は多階調の図形処理に応用した場合の例を示すブロッ
ク図である。 【０００４】図１において、１１は処理装置、１２はア
ドレスデコーダ、１３は複数のメモリである。 【０００５】ここで、１つの処理装置１１が出力するア
ドレス信号ＡＤをアドレスデコーダ１２でデコードし、
複数ある表示用メモリ１３の所定のものを選択し、処理
装置１１からのデータ信号ＤＴを、アドレス信号ＡＤで
指定されたメモリ１３の番地に書き込むことになる。 【０００６】また、所定のメモリ１３の所定の番地の記
憶内容を書き換えたい場合は、１つの処理装置１１が出
力するアドレス信号ＡＤをアドレスデコーダ１２でデコ
ードし、複数ある表示用メモリ１３の所定のものを選択
し、かつ処理装置１１で指定した番地内のデータＤＴを
処理装置１１内に読み込み、これを更新して、再び同一
メモリ１３の同一番地に書き込むようにしている。 【０００７】さらに、１つの処理装置１１が出力するア
ドレス信号ＡＤをアドレスデコーダ１２でデコードし、
複数ある表示用メモリ１３の所定のものを選択し、処理
装置１１からのアドレス信号ＡＤに基づいて映像信号Ｖ
Ｄ1，ＶＤ2，……，ＶＤn を得て、これらを合成し図示
しないディスプレイ装置で表示するものである。 【０００８】しかしながら、このような装置によると、
多色（ｎ色）又は多階調（ｎ階調）の処理に際して同一
の画像処理をｎ回繰り返したり、あるいは１ビットの１
画素を表示するためにもｎ回繰り返して画像処理をする
必要があった。 【０００９】このため、２値画像処理に比較してｎ倍の
処理時間が必要となるという不都合があった。 【００１０】また、図２に示すように、ｎ台の表示用メ
モリ１３に対して、それぞれ１台ずつの処理装置１１を
もって処理するような方式も提案された。 【００１１】このような方式によれば、処理時間は２値
画像の場合とほぼ同程度となるものの、装置が大型化す
ると共に複雑化し、加えて中央処理装置の負担が増大し
てしまうという不都合があった。 【００１２】さらに、このような処理を集積回路によっ
て行おうとする場合には、端子数が過大となり実現が困
難であるという不都合もあった。 【００１３】 【発明が解決しようとする課題】本発明は上記不都合な
問題点に鑑みてなされたものであり、その目的は、１画
素が複数ビットで表現される多色あるいは多階調の場合
にも２値画像の場合とほぼ同一の処理速度で描画，処
理，出力，表示のできる画像データ処理装置及びそれを
用いたシステムを提供することにある。 【００１４】 【課題を解決するための手段】本発明の特徴は、複数の
プレーンにそれぞれ対応するビットデータをまとめた複
数ビットにより１画素データを構成し、データのアクセ
ス単位である１ワード内に上記１画素データを複数まと
めて配置して１ワードの画像データを構成し、上記画像
データを複数保持するグラフィックメモリと、上記グラ
フィックメモリ内の上記１ワードの画像データを指定す
るメモリアドレスによって指定される上記画像データを
上記グラフィックメモリから読み出し、上記メモリアド
レスによって指定された上記１ワードの画像データ内の
所定の画素データを指定する画素アドレスによって所定
の画素データを指定し、１画素データ単位に処理を行
い、処理された上記画素データを含む画像データを上記
グラフィックメモリに書き込むグラフィックプロセッサ
と、上記グラフィックプロセッサによって処理され上記
グラフィックメモリに保持される上記画像データを構成
する複数の上記ビットデータを並列信号として入力し、
上記プレーン毎に分配し、上記プレーン毎の直列信号に
変換する出力変換器とを少なくとも有することにある。 【００１５】本発明の他の特徴は、プログラム又はデー
タを保持するシステムメモリと、上記プログラムを実行
して上記データを処理し、画像データを処理するための
コマンド又はデータを生成するデータプロセッサと、複
数のプレーンにそれぞれ対応するビットデータをまとめ
た複数ビットにより１画素データを構成し、データのア
クセス単位である１ワード内に上記１画素データを複数
まとめて配置して１ワードの画像データを構成し、上記
画像データを複数保持するグラフィックメモリと、上記
データプロセッサからの上記コマンド又はデータを受け
て、上記グラフィックメモリ内の上記１ワードの画像デ
ータを指定するメモリアドレスによって指定される上記
画像データを上記グラフィックメモリから読み出し、上
記メモリアドレスによって指定された上記１ワードの画
像データ内の所定の画素データを指定する画素アドレス
によって所定の画素データを指定し、１画素データ単位
に処理を行い、処理された上記画素データを含む画像デ
ータを上記グラフィックメモリに書き込むグラフィック
プロセッサと、上記グラフィックプロセッサによって処
理され上記グラフィックメモリに保持される上記画像デ
ータを構成する複数の上記ビットデータを並列信号とし
て入力し、上記プレーン毎に分配し、上記プレーン毎の
直列信号に変換する出力変換器とを少なくとも有するこ
とにある。 【００１６】本発明の他の特徴は、プログラム又はデー
タを保持するシステムメモリと、上記プログラムを実行
して上記データを処理し、画像データを処理するための
コマンド又はデータを生成するデータプロセッサと、上
記データプロセッサへ命令又はデータを入力するための
入力装置と、複数のプレーンにそれぞれ対応するビット
データをまとめた複数ビットにより１画素データを構成
し、データのアクセス単位である１ワード内に上記１画
素データを複数まとめて配置して１ワードの画像データ
を構成し、上記画像データを複数保持するグラフィック
メモリと、上記データプロセッサからの上記コマンド又
はデータを受けて、上記グラフィックメモリ内の上記１
ワードの画像データを指定するメモリアドレスによって
指定される上記画像データを上記グラフィックメモリか
ら読み出し、上記メモリアドレスによって指定された上
記１ワードの画像データ内の所定の画素データを指定す
る画素アドレスによって所定の画素データを指定し、１
画素データ単位に処理を行い、処理された上記画素デー
タを含む画像データを上記グラフィックメモリに書き込
むグラフィックプロセッサと、上記グラフィックプロセ
ッサによって処理され上記グラフィックメモリに保持さ
れる上記画像データを構成する複数の上記ビットデータ
を並列信号として入力し、上記プレーン毎に分配し、上
記プレーン毎の直列信号に変換する出力変換器と、上記
出力変換器からの出力信号を受けて表示，描画又は出力
する出力装置とを少なくとも有することにある。 【００１７】 【作用】このように構成することによって、画像データ
を保持したメモリのアクセスが高速になり、高速な画像
データの処理が達成され、さらに、画像データの表示を
高速にすることができる。 【００１８】 【実施例】以下、本発明の好適な実施例を図面に基づい
て説明するが、その前に本発明の基礎となった事項につ
いて説明する。 【００１９】本発明の基礎となった事項を以下に説明す
る。 【００２０】本発明は次のようにしたものである。 【００２１】まず、第一に、１画素を、（ａ）１ビット
で表現するもの、（ｂ）２ビットで表現するもの、
（ｃ）４ビットで表現するもの、（ｄ）８ビットで表現
するもの、（ｅ）１６ビットで表現するもの、というよ
うに５通りの画素モードを選択できるようにしたこと
（図９参照）。 【００２２】第二に、画素アドレスを採用したこと。し
かして、この画素アドレスは、表示用メモリのアドレス
を指定するアドレス情報ＭＡＤと、そのアドレスで指定
された１語内のどの位置かを指定する１語内アドレス情
報ＷＡＤとから構成されていること（図１０参照）。 【００２３】第三に、画素アドレス中のアドレス情報で
指定された表示用メモリアドレスにおける１語の表示用
データを表示用メモリから読み出し、次に画素アドレス
中の１語内アドレス情報で指定された表示用データ中の
所定のビット部分のみを書き換えし、それを再び表示用
メモリの当該アドレス部に書き込むようにしたものであ
り、１画素分の複数ビットデータを同時処理し得るよう
にしたことにある。 【００２４】次に本発明の実施例について説明する。 【００２５】また、以下では同一の符号は同一の対象を
示すものとする。 【００２６】図３は本発明に係る図形処理装置が適用さ
れる装置の例を示すブロック図である。 【００２７】図３において、図形処理装置は、表示用メ
モリ１３内の表示データを書き込み，書き換え及び読み
出し制御する演算装置３０と、該演算装置３０を一定の
順序で制御する制御装置２０とから構成されている。ま
た、図形処理装置により表示用メモリ１３から読み出さ
れた表示用データが表示変換装置４０によって映像信号
にされて表示装置５０に表示される。 【００２８】上記演算装置３０は、表示用メモリ１３の
アドレスと表示用メモリ１３中の１語の表示データ内の
画素位置とを指定する情報からなる画素アドレスを順次
算出し、前記算出された画素アドレスにおける表示用メ
モリ１３のアドレス情報から表示用メモリ１３中の１語
の表示データを読み出し、このように読み出された表示
データに対して、前記画素アドレスにおける画素位置指
定情報を基にデコードして形成した指定画素位置に相当
する複数ビット位置を指定する情報をもって、その表示
データの所定の画素のビットにのみ描画論理算出し、か
かる論理演算した結果を再び前記表示用メモリ１３に書
き込むようにしたものである。 【００２９】尚、６０は外部計算機であり、この外部計
算機６０からの制御データに従って図形処理装置が動作
するものである。 【００３０】図４はこの発明に係る図形処理装置の実施
例を示すブロック図である。 【００３１】同図において、制御装置２０は、マイクロ
プログラムメモリ１００と、マイクロプログラムアドレ
スレジスタ１１０と、リターンアドレスレジスタ１２０
と、マイクロ命令レジスタ１３０と、マイクロ命令デコ
ーダ２００と、フラグレジスタ２１０と、パターンメモ
リ２２０と、命令制御レジスタ２３０とを含んで構成さ
れている。 【００３２】また、演算装置３０は、演算制御装置３０
０と、先入先出（First−In，First−Out(ＦＩＦＯ))メ
モリ４００とから構成されている。 【００３３】各構成要素は通常のディジタル制御で用い
られるものであり、特に説明を要しない。ただし、この
実施例によれば、演算制御装置３００は、論理アドレス
演算部（Ａユニット）３１０と、物理アドレス演算部
（Ｂユニット）３２０と、カラーデータ演算部（Ｃユニ
ット）３３０とに分割されている。 【００３４】上記Ａユニット３１０では主として描画ア
ルゴリズムに従って描画点が画面中のどこにあるかを演
算算出し、Ｂユニット３２０では表示用メモリの必要な
アドレスを演算し、Ｃユニット３３０は表示用メモリに
書き込むカラーデータを算出するものである。 【００３５】図５には、１画素を４ビットで表示する表
示装置の構成例が示されており、図４の図形処理装置で
指定された表示用データが表示装置５０で表示される構
成が示されている。 【００３６】図５において、図形処理装置（図４）から
のアドレスＡＤ指令に基づいて、表示用メモリ１３から
読み出された表示用データＤＴのＤ0，Ｄ4，Ｄ8，Ｄ12
が表示変換装置４０内の４ビットの並列−直列変換器４
１０に供給される。この変換器４１０から映像信号ＶＤ
0 が得られる。同様にして、表示用データのうちのＤ1，
Ｄ5，Ｄ9，Ｄ13を表示変換装置４０内の並列−直列変換
器４２０に供給し、この変換器４２０から映像信号ＶＤ
1 が得られる。表示用データＤＴのうちのＤ2，Ｄ6，Ｄ
10，Ｄ14 を表示変換装置４０内の並列−直列変換器４
３０に供給し、この変換器４３０から映像信号ＶＤ 2 が
得られる。また、表示用データＤＴのうちのＤ3，Ｄ7，
Ｄ11，Ｄ15を表示変換装置４０内の並列−直列変換器４
４０に供給し、この変換器４４０から映像信号ＶＤ 3 が
得られる。映像信号ＶＤ 0 〜ＶＤ 3 は表示変換装置を構成
するビデオインタフェース回路４５０に送られ、色変換
やＤＡ変換等の処理を経て表示装置５０にて表示され
る。 【００３７】次に、演算制御装置３００の各ユニットの
具体的構成を図６乃至図８を参照しながら説明する。 【００３８】図６においてＡユニットである論理アドレ
ス演算部３１０は、図４に示すようであり、ＦＩＦＯバ
ッファ（ＦＢＵＦ）３１０１と、汎用レジスタ３１０２
と、領域管理レジスタ３１０３及び３１０５と、領域判
定比較器３１０４と、終了点レジスタ３１０６と、終了
判定比較器３１０７と、ソースラッチ３１０８及び３１
０９と、算術論理演算器（ＡＬＵ）３１１０と、ディス
ティネーションラッチ（ＤＬＡ）３１１１と、バススイ
ッチ３１１２と、読み出しバス（ＵＢＡ，ＵＢＢ）３１
１３及び３１１４と、書き込みバス（ＷＢＡ）３１１５
とを備えている。 【００３９】図７において、Ｂユニットである物理アド
レス演算部３２０は、ディスティネーションラッチ（Ｄ
ＬＢ）３２０１と、算術演算器（Ａ）３２０２と、ソー
スラッチ３２０３及び３２０４と、オフセットレジスタ
３２０５と、画面幅レジスタ３２０６と、コマンドレジ
スタ３２０７と、汎用レジスタ３２０８と、読み出しバ
ス(ＵＢＢ）３２０９と、書き込みバス(ＷＢＢ）３２１
０とを備えている。尚、汎用レジスタ３２０８は、画素
単位コマンドの現在アドレスレジスタ(ＤＰＨ,ＤＰＬ）
と、語単位コマンドのアドレスレジスタ（ＲＷＰＨ，Ｒ
ＷＰＬ）と、作業用レジスタ（Ｔ2Ｈ，Ｔ2Ｌ）とを備え
ている。 【００４０】さらに、図８において、Ｃユニットである
カラーデータ演算部３３０は、バレルシフタ３３０１
と、カラーレジスタ３３０２と、マスクレジスタ３３０
３と、カラー比較器３３０４と、論理演算器３３０５
と、書き込みデータバッファ3306と、パターンＲＡＭバ
ッファ３３０７と、パターンカウンタ３３０８と、パタ
ーン制御レジスタ３３０９と、読み出しデータバッファ
３３１０と、メモリアドレスレジスタ３３１１と、メモ
リ出力バス３３１２と、メモリ入力バス３３１３とを備
えている。尚マスクレジスタ３３０３は、レジスタ（Ｃ
ＭＳＫ）と、レジスタ（ＧＭＳＫ）とからなる。 【００４１】上述のように構成された実施例の作用を説
明する。 【００４２】まず、各要素の基本的動作を説明する。中
央処理装置など他の装置から送られてくる命令やパラメ
ータ等の制御データＣＤＴは、一方でメモリ４００に書
き込まれ、他方で命令制御レジスタ２３０に直接書き込
まれる。 【００４３】レジスタ２３０は、各種のグラフィックビ
ットモードを記憶させたものであり、後述するように、
この実施例によれば５つの画素モードのうちから１つを
選択できるようになっている。この選択は利用データＣ
ＤＴで行うことができる。 【００４４】メモリ４００は、いわゆる“First−In，F
irst−Out”(以下、ＦＩＦＯとする。）のメモリであ
り、該メモリ４００に記憶された命令を演算制御部３０
０により読み出し該演算制御部３００内のレジスタに格
納する。また、この命令情報の一部ＣＩＤはアドレスレ
ジスタ１１０に転送される。 【００４５】アドレスレジスタ１１０はマイクロプログ
ラムメモリ１００のアドレスを管理し、このアドレスは
クロックに同期して更新される。該アドレスレジスタ１
１０から出力されるアドレスに応じてマイクロプログラ
ムメモリ１００から図１３に示すようなマイクロ命令を
読み出す。メモリ１００から読み出された命令は、図１
３に示すように４８ビットからなり、＃０〜＃７通りの
制御モードが選択できるようになっている。しかして、
該命令はレジスタ１３０に一時記憶され、レジスタ２３
０の選択したモードに従って動作するデコーダ２００を
介して、所定の制御信号ＣＣＳを発生し演算制御部３０
０の各部を制御する。ここで、図１３のマイクロ命令の
各フィールドの機能を説明する。 【００４６】図１３において、「ＲＵ」はＵＢＡバス３
１１３に接続されるレジスタを指定する命令である。
「ＲＶ」はＶＢＡバス３１１４に接続されるレジスタを
指定する命令である。「ＲＷ」はＷＢＡバス３１１５上
のデータが書き込まれるレジスタを指定する命令であ
る。「ＦＵＮＣＡ」はＡユニットの算出論理演算器３１１
０の演算を指定する命令である。「ＳＦＴ」はソースラ
ッチ３１０８に付加されたシフタ（ＳＦＴＡ）のシフト
モードを指定する命令である。「ＡＤＦ−Ｌ」はマイク
ロプログラムアドレスレジスタ１１０に戻される次アド
レスの下位４ビットを指定する命命である。「ＡＣ」は
マイクロ命令の次アドレスを制御する命令である。「Ａ
ＤＦ−Ｈ」はマイクロプログラムアドレスレジスタ１１
０に戻される次アドレスの上位６ビットを指定する命令
である。また、＃４〜＃７の各マイクロ命令ではアドレ
スの上位６ビットは更新できない。「ＦＵＮＣＢ」はＢ
ユニットの算術演算器３２０２の演算モードを指定する
命令である。「ＥＣＤ」は演算の実行条件を指定する命
令である。「ＢＣＤ」は分岐の条件を指定する命令であ
る。「ＦＬＡＧ」はフラグレジスタ２１０へのフラグの
反映を指定する命令である。「Ｖ」は表示用メモリ１３
へのアクセス可否をテストするかどうかを指定する命令
である。「ＦＩＦＯ」はＦＩＦＯ４００への読み書きを
制御する命令である。「LITERAL」は８ビットのリテラ
ルデータを指定する命令である。「ＬＣ」はリテラルデー
タの生成モードを指定する命令である。「ＦＦ」は各部
の特殊フリップフロップのセット，リセットを制御する
命令である。「Ｓ」は符号フラグの選択を指定する命令
である。「ＭＣ」は表示用メモリ１３のリード・ライト
を制御する命令である。「ＤＲ」はパターンＲＡＭの走
査を制御する命令である。「ＢＣ」はＢユニットの算術
演算器３２０２への入力経路を制御する命令である。
「ＲＢ」はＢユニットの読み出し、書込みレジスタを選
択する命令である。マクロ命令は上述の命令を有してお
り、これにより制御装置２０が演算装置３０を制御す
る。 【００４７】尚、リターンアドレスレジスタ１２０はサ
ブルーチンの戻り番地を記憶する。フラグレジスタ２１
０は種々の条件フラグを記憶する。パターンメモリ２２
０は図形処理に用いる基本パターンを記憶する。 【００４８】それでは、画像データをメモリ格納する動
作について説明するが、その前に本実施例で用いる各デ
ータのビットレイアウトについて説明する。 【００４９】まず、グラフィックモードについて説明す
る。 【００５０】本実施例では、コマンド制御レジスタ２３
０に記憶されたグラフィックビットモード（ＧＢＭ）の
指定に従って５種類の異なる動作モードを選択できる。 【００５１】図９には各モードにおける表示用メモリの
１語のビット構成が示されている。 (ａ)．１ビット／画素モード（ＧＢＭ＝“０００”） これは、白黒画像のように１画素を１ビットで表現する
場合に用いるモードであり、表示用メモリの１語には連
続する１６画素のデータが格納されることになる。 【００５２】(ｂ)．２ビット／画素モード（ＧＢＭ＝０
０１） これは、１画素を２ビットで表現するものであり、４色
または４階調までの表示に用いることができる。したが
って、表示用メモリ１３の１語には連続する８画素のデ
ータが格納できることになる。 【００５３】(ｃ)．４ビット／画素モード（ＧＢＭ＝０
１０） これは、１画素を４ビットで表現するものであり、表示
用メモリの１語のデータには連続する４画素のデータが
格納できることになる。 【００５４】(ｄ)．８ビット／画素モード（ＧＢＭ＝０
１１） これは、１画素を８ビットで表現するものであり、表示
用メモリの１語には２画素分のデータが格納することが
できる。 【００５５】(ｅ)．１６ビット／画素モード（ＧＢＭ＝
１００） これは、１画素を１６ビットで表現するものであり、表
示用メモリの１語が１画素データに対応することにな
る。 【００５６】次に、画素アドレスについて説明する。 【００５７】図１０は、図９の各モードに対応する画素
アドレスを説明するものである。物理アドレス演算部の
レジスタ３２０８ではメモリアドレスの下位に４ビット
を付加したビットアドレス（物理アドレス）ＷＡＤを管
理している。下位４ビットの情報ＷＡＤは、１語内の画
素位置を指定するために用いられ、各ビット／画素モー
ドに応じて動作する。図において、“＊”印は演算に無
関係なビットを示している。 【００５８】図１１は、前記（ｃ）項の「４ビット／画
素モード」を例として表示用メモリの空間的な配置を示
したものである。メモリアドレスは図１１（Ａ）のメモ
リマップに示すようにリニアアドレスとして付けられて
おり、これが図１１（Ｂ）に示すような２次元画像とし
て表示される。図１１（Ｂ）は、４つのプレーンから構
成されるカラープレーンを示したものであり、画面の横
幅は図７の画面幅レジスタ（ＭＷ）３２０６に記憶され
ており、このＭＷは、画面の横幅が何ビットで構成され
ているかを示している。したがって、４ビット／画素モ
ードの場合では水平方向にＭＷ／４画素が表示されるこ
とになる。また、４ビットで１画素を表示しているので
１語のデータの場合は、図１１（Ｃ）で示すように水平
方向に連続する４画素分のデータとして表示される。図
７のオフセット発生回路２００１ではオフセット値とし
て“４”を発生しオフセットレジスタに記憶されてい
る。したがって、物理アドレスを水平方向に１画素分移
動するにはオフセット値を加減算すればよいことがわか
る。また、垂直方向に１画素分移動するにはレジスタ
（ＭＷ）３２０６の値を加減算すればよい。 【００５９】以上のように本実施例で用いるデータのビ
ットレイアウトの例を説明した。 【００６０】次に、これらデータに用いて画像データを
表示用メモリ１３に格納する動作を説明する。 【００６１】外部の中央処理装置から送られてくる命令
やパラメータ等の制御データＣＤＴは、一方でメモリ４
００に書き込まれると共に、他方では命令制御レジスタ
230に書き込まれる。 【００６２】ここで、命令制御レジスタ２３０に記憶さ
れ指定されたグラフィックビットモード（ＧＢＭ）が、
例えば４ビット／１画素モード（ＧＢＭ＝０１０）の場
合について説明することにする。 【００６３】命令制御レジスタ２３０によってグラフィ
ックビットモード（ＧＢＭ）が４ビット／１画素に指定
されると、以後表示用メモリ１３内の１語のデータは図
９に示すように４ビット毎に分割されたものとして取り
扱われることになる。 【００６４】外部の中央処理装置からの命令やパラメー
タ等ＣＤＴは、メモリ４００に次々と格納される。該メ
モリ４００に記憶されたデータをＡユニット３１０のFI
FOバッファ３１０１に取り込まれる。以下にＡユニット
３１０の動作を説明する。このＦＩＦＯバッファ３１０
１に取り込まれたデータは内部バス３１１３との間でや
り取りをし、それぞれ必要なレジスタに記憶させる。こ
れはバスからソースラッチ３１０９を介して論理演算器
３１１０に入力され所定の演算をされてその結果が一時
ディスティネーションラッチ（ＤＬＡ）３１１１に格納
される。この結果は、汎用レジスタ３１０２に記憶され
る。この汎用レジスタ３１０２にはパラメータのメータ
座標空間での現在の座標点を記憶している。 【００６５】汎用レジスタ３１０２にある現在のＸ−Ｙ
座標が読み出しバス３１１３，3114のいずれかから読み
出されて、それが算術論理演算器（ＡＬＵ）３１１０に
入力される。この演算器（ＡＬｕ）３１１０にて演算さ
れた結果は、ディスティネーションラッチ（ＤＬＡ）３
１１１，書き込みバス３１１５を介して汎用レジスタ３
１０２に再び記憶される。これら一連の動作は図１３に
示すマイクロプログラムの命令に従って実行されること
になる。 【００６６】また、書き込みバス３１１５上のデータは
領域管理レジスタ３１０３及び3105に入力される。かか
る領域管理レジスタ３１０３及び３１０５に入力された
データは領域判定比較器３１０４で比較される。これら
データから比較器３１０４では、Ｘ軸の最小値か又はＸ
軸最大値かが、Ｙ軸の最小値又はＹ軸の最大値かが判定
され、その判定結果はフラッグレジスタ２１０に送られ
る。 【００６７】さらに、書き込みバス３１１５のデータは
終了点レジスタ３１０６に記憶され、これを介して終了
判定比較器３１０７に入力される。終了判定比較器３１
０７では、あらかじめこの比較器３１０７に記憶された
Ｘ軸及びＹ軸の終了点と、上記データとを比較し、その
終了点と上記データとが一致しているか否かの検出を行
う。その比較検出結果はフラッグレジスタ２１０に反映
される。 【００６８】上述したように比較器３１０４及び３１０
７，演算器３１１０の結果はフラッグレジスタ２１０に
集められて、マイクロ命令デコーダ２００に入力され、
マイクロプログラムの流れを変えることに用いられるこ
とになる。 【００６９】以上のようにＡユニット３１０は動作し
て、パラメータで与えられたＸ−Ｙ座標値を解読して、
それぞれ例えば線を引くとか、円を書くとかの命令解釈
をするのである。 【００７０】次に、Ｂユニット３２０の動作について説
明する。 【００７１】Ａユニット３１０で解釈されたデータはレ
ジスタ３２０８に入力される。レジスタ３２０８のデー
タが読み出しバス３２０９及びソースラッチ３２０４を
介して演算器（ＡＬＬ）３２０２に入力される。この演
算器３２０２で演算された結果はディスティネーション
ラッチ３２０１で一時記憶されて、各バス３１１３，３
１１４，３２０９及び３２１０に出力できる。ここで
は、バス３２１０を経由して該レジスタ３２０８に書き
込まれる。該レジスタ３２０８は、１６ビット１ワード
のものが２本で１語構成になっており、合計３２ビット
１語で物理アドレスを記憶する。該レジスタ３２０８は
前記３２ビットのレジスタが３種あり、３種のデータを
記憶することができる。すなわち、該レジスタ３２０８
のレジスタＤＰが現在の描画点Ｘ−Ｙに対応する実際の
描画点の物理アドレスを記憶する。しかして、Ａユニッ
ト３１０のレジスタ３１０２のＸＹ座標が移動すると、
これに対応してレジスタＤＰの物理アドレスが移動す
る。 【００７２】物理アドレスを変更することは、Ｘ軸方向
については元の物理アドレスに可変設定可能な所定の値
(オフセット値×移動したい点までの値)を加減算すれば
よく、またＹ軸方向は所定の値を加減算すればよい。す
なわち、該レジスタ２００１によって指定された画像モ
ードに基づいてオフセットレジスタ３２０５には、画素
アドレスを水平方向に１画素分移動する際の定数が設定
される。この定数とデータとを演算器３２０２で演算す
ることにより水平方向の移動物理アドレスが算出され
る。例えば、画素モードが「１ビット／画素モード」の
ときは定数は１でよく、１画素移動させると１ビットず
れるだけである。これが「４ビット／画素モード」のと
きは定数は４となり、１画素移動させると４ビット分ず
れることになる。 【００７３】また、ここで垂直に１画素分移動させるた
めには、画面幅レジスタ３２０６に設定された定数を用
いて演算すれば、１画素分を移動することが可能とな
る。もちろん例えば、４画素分移動させるには、４ビッ
ト分を加えればその分移動することになる。 【００７４】そして、以上のようにＢユニット３２０は
動作して上記Ａユニット３１０で決定されるＸ−Ｙ座標
に対応して実際の物理アドレスを得るのである。 【００７５】最後に、Ｃユニット３３０の動作について
説明する。 【００７６】Ｃユニット３３０は図１１に示す表示用メ
モリ１３に対して出力バス３３１２と入力バス３３１３
とで接続されている。出力バス３３１２にはＣユニット
330からまずアドレス情報ＡＤが出力され、次いでデー
タＤＴが出力される。 【００７７】まず、アドレス情報ＡＤはＢユニット３２
０を経由し、かつＵＢＢバス3209を介してメモリアドレ
スレジスタ３３１１に書き込まれ、メモリアドレスレジ
スタ３３１１の(ＭＡＲＬ）及び(ＭＡＲＨ）に記憶され
る。このレジスタ３３１１に記憶されたメモリアドレス
が出力バス３３１２を介して表示用メモリ１３に送られ
ると、表示用メモリ１３から入力バス３３１３を介して
該メモリ１３の指定された１語の表示用データＤＴが読
み出される。読み出された表示用データＤＴは読み出し
データバッファ３３１０に記憶される。ここで表示用デ
ータＤＴが図形を描く場合は演算器３３０５に入力され
る。 【００７８】次に、マスクレジスタ３３０３からのマス
ク情報（１語のうちのどのビットをマスクするかを指定
する情報）を演算器３３０５に入力する。尚、マスク情
報は、ＷＢＢバス３２０１から直接書き込まれるレジス
タ（ＣＭＳＫ）、または１語内のアドレスデコーダ２０
０２によって生成されるデータを記憶するレジスタ（Ｇ
ＭＳＫ）から送出される。 【００７９】加えて、色情報をカラーレジスタ３３０２
で選択して演算器３３０５に与える。そして、演算器３
３０５では、上記データＤＴ，マスク情報及び色情報に
基づいて論理演算して、その演算結果を書き込みレジス
タ３３０６に出力する。尚、色情報及びパターン情報
は、パターンカウンタ３３０８及び描画パターンレジス
タ３３０９で形成されたアドレス信号によって指定され
ることにより、パターンＲＡＭ２２０からパターンＲＡ
Ｍバッファ３３０７に記憶される。これをカラーレジス
タ３３００に取り込んだり、または直接演算器３３０５
に入力する。 【００８０】このようにＣユニット３３０は動作して色
情報に対して変換処理することになる。 【００８１】次に描画演算の手法を説明する。図１２は
４ビット／画素モードの場合の１画素の描画演算の流れ
を模式的に示したものである。 【００８２】描画パターンレジスタ３３０９及びパター
ンレジスタ３３０８で指定されたアドレスによりパター
ンＲＡＭ２２０から描画カラーデータ（Ｃ０，Ｃ１）が
読み出され、パターンＲＡＭバッファ３３０７を介して
カラーレジスタ３３０２に記憶させる。また、表示用メ
モリ１３から読み出したデータ(Ｃa，Ｃb，Ｃc，Ｃd)は
読み出しデータバッファ３３１０に記憶される。これに
カラーデータ及びデータなどは、それぞれ４ビットの色
情報あるいは階調情報である。パターンメモリ２２０か
らは１ビットのパターン情報が読み出されており、その
データの“０”，“１”に応じてカラーレジスタ０また
はカラーレジスタ１が選択され論理演算器３３０５に供
給される。メモリアドレスレジスタ３３１１に記憶され
た物理アドレス情報の下位４ビットは図では“１０＊
＊”となっており、この情報は１語内アドレスデコーダ
２００２を得てマスタレジスタ３３０３でマスク情報GM
SKを発生する。一方、メモリアドレスレジスタ３３１１
の下位４ビットを除く上位フィールドは表示用メモリア
ドレスとして出力され表示用メモリ１３の１語が読み出
される。論理演算器３３０５ではマスクレジスタ３３０
３のＧＭＳＫの“１”のビットで指定された部分にのみ
論理演算が施され書き込みデータＣｙを得て書き込みバ
ッファ３３０６に記憶させる。ここで、演算器３３０５
の論理演算の種類としては、カラーレジスタの値への書
き換え，論理演算(ＡＮＤ,ＯＲ,ＥＯＲ)，条件付描画
（読み出しカラーが所定の条件を満足する場合のみ描
画）などがある。ビット／画素モードが他のモードの場
合には発生されるＧＭＳＫ情報が異なるのみで同様の演
算が施される。しかして、再びアドレス情報ＡＤ及びデ
ータＤＴの順にアドレスレジスタ３３１１及びレジスタ
３３０６から出力バス3312に送出され表示用メモリ１３
の所定のアドレスに書き込まれる。 【００８３】このように本実施例によれば、１回の読み
出し，更新・書き込み処理によって一度に１画素分のデ
ータを更新できるため、処理効率のよい描画が可能とな
る。また、１６ビット／画素モード以外の場合にも、複
数画素のデータを１６ビット長に詰め込んで処理するた
め、メモリの使用効率が良く、他の機器と表示用メモリ
間のデータ転送効率も良い。さらに、本実施例では画素
当りのビット長の異なる５種類に対する動作モードを設
けているため汎用性の高い構成となっている。 【００８４】 【発明の効果】以上詳細に説明したように、本発明によ
れば、１回の読み出し，更新・書き込み処理によって１
画素分の全データを変更できるので描画処理を高速化で
き、さらに、画像データを出力するにはプレーンごとに
処理するので高速に出力又は表示できるという効果があ
る。
【図面の簡単な説明】
【図１】従来の図形処理装置を示すブロック図。
【図２】従来の図形処理装置を示すブロック図。
【図３】本発明に係る図形処理装置が適用される装置を
示すブロック図。 【図４】本発明に係る図形処理装置の実施例を示すブロ
ック図。 【図５】同実施例が適用される表示装置を示すブロック
図。 【図６】図４の図形処理装置の詳細を示すブロック図。 【図７】図４の図形処理装置の詳細を示すブロック図。 【図８】図４の図形処理装置の詳細を示すブロック図。 【図９】同実施例で用いる表示用データのビットレイア
ウトを示す説明図。 【図１０】同実施例で用いる画素アドレスのビットレイ
アウトを示す説明図。 【図１１】画像メモリと表示装置間の構成を示すブロッ
ク図。 【図１２】同実施例の描画演算動作を説明するために示
す説明図。 【図１３】同実施例で用いるマイクロ命令の形式を示す
説明図。 【符号の説明】 ２０…制御装置、３０…演算装置、３００…演算制御
部、３１０…論理アドレス演算部、３２０…物理アドレ
ス演算部、３３０…カラーデータ演算部、2002…１語内
アドレスデコーダ。
示すブロック図。 【図４】本発明に係る図形処理装置の実施例を示すブロ
ック図。 【図５】同実施例が適用される表示装置を示すブロック
図。 【図６】図４の図形処理装置の詳細を示すブロック図。 【図７】図４の図形処理装置の詳細を示すブロック図。 【図８】図４の図形処理装置の詳細を示すブロック図。 【図９】同実施例で用いる表示用データのビットレイア
ウトを示す説明図。 【図１０】同実施例で用いる画素アドレスのビットレイ
アウトを示す説明図。 【図１１】画像メモリと表示装置間の構成を示すブロッ
ク図。 【図１２】同実施例の描画演算動作を説明するために示
す説明図。 【図１３】同実施例で用いるマイクロ命令の形式を示す
説明図。 【符号の説明】 ２０…制御装置、３０…演算装置、３００…演算制御
部、３１０…論理アドレス演算部、３２０…物理アドレ
ス演算部、３３０…カラーデータ演算部、2002…１語内
アドレスデコーダ。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｇ０６Ｔ 1/60 Ｇ０６Ｆ 15/64 ４５０Ｂ
(72)発明者 梶原 久志
茨城県日立市幸町３丁目２番１号 日立
エンジニアリング株式会社内
(56)参考文献 特開 昭52−126（ＪＰ，Ａ)
特開 昭58−8348（ＪＰ，Ａ)
電子通信学会技術研究報告 信学技報
Ｖｏｌ．75 Ｎｏ．148 （1975） Ｉ
Ｅ75−74 「計算機による画像処理研究
のためのテレビ画像入力とカラーＴＶデ
ィスプレイ装置」
Claims (1)
- (57)【特許請求の範囲】 １．複数のプレーンにそれぞれ対応するビットデータを
まとめた複数ビットにより１画素データを構成し、デー
タのアクセス単位である１ワード内に上記１画素データ
を複数まとめて配置して１ワードの画像データを構成
し、上記画像データを複数保持するグラフィックメモリ
と、 上記グラフィックメモリ内の上記１ワードの画像データ
を指定するメモリアドレスによって指定される上記画像
データを上記グラフィックメモリから読み出し、上記メ
モリアドレスによって指定された上記１ワードの画像デ
ータ内の所定の画素データを指定する画素アドレスによ
って所定の画素データを指定し、１画素データ単位に処
理を行い、処理された上記画素データを含む画像データ
を上記グラフィックメモリに書き込むグラフィックプロ
セッサと、 上記グラフィックプロセッサによって処理され上記グラ
フィックメモリに保持される上記画像データを構成する
複数の上記ビットデータを並列信号として入力し、上記
プレーン毎に分配し、上記プレーン毎の直列信号に変換
する出力変換器と、 を少なくとも有することを特徴とする画像データ処理装
置。 ２．請求項１において、 上記グラフィックプロセッサによって、１画素データを
構成するビット数を変えることによって、上記出力変換
器で分配するプレーンの数を変更することを特徴とする
画像データ処理装置。 ３．請求項１において、 上記グラフィックプロセッサによって、１ワードの画像
データに含まれる画素データの数を変えることによっ
て、上記出力変換器で分配するプレーンの数を変更する
ことを特徴とする画像データ処理装置。 ４．請求項１，２又は３において、上記出力変換器 は、上記画像データを映像信号に変換す
ることを特徴とする画像データ処理装置。 ５．請求項１，２，３又は４において、 上記出力変換器は、上記画像データを構成する複数ビッ
トを並列信号から直列信号に変換する並列−直列変換器
であって、上記プレーンの数に応じた並列−直列変換器
を有することを特徴とする画像データ処理装置。 ６．請求項５において、 それぞれの上記並列−直列変換器は、上記１ワードの画
像データを構成する各画素データから同一のプレーンに
対応するビットデータを並列信号として入力することを
特徴とする画像データ処理装置。 ７．請求項１，２，３，４，５又は６において、 上記出力変換器は、変換された上記画像データをデジタ
ル信号からアナログ信号に変換するビデオインターフェ
ース回路を有することを特徴とする画像データ処理装
置。 ８．請求項１，２，３，４，５，６又は７において、 上記出力変換器は、変換された上記画像データを出力す
るために、色又は階調変換の処理を行うビデオインター
フェース回路を有することを特徴とする画像データ処理
装置。 ９．プログラム又はデータを保持するシステムメモリ
と、 上記プログラムを実行して上記データを処理し、画像デ
ータを処理するためのコマンド又はデータを生成するデ
ータプロセッサと、 複数のプレーンにそれぞれ対応するビットデータをまと
めた複数ビットにより１画素データを構成し、データの
アクセス単位である１ワード内に上記１画素データを複
数まとめて配置して１ワードの画像データを構成し、上
記画像データを 複数保持するグラフィックメモリと、 上記データプロセッサからの上記コマンド又はデータを
受けて、上記グラフィックメモリ内の上記１ワードの画
像データを指定するメモリアドレスによって指定される
上記画像データを上記グラフィックメモリから読み出
し、上記メモリアドレスによって指定された上記１ワー
ドの画像データ内の所定の画素データを指定する画素ア
ドレスによって所定の画素データを指定し、１画素デー
タ単位に処理を行い、処理された上記画素データを含む
画像データを上記グラフィックメモリに書き込むグラフ
ィックプロセッサと、 上記グラフィックプロセッサによって処理され上記グラ
フィックメモリに保持される上記画像データを構成する
複数の上記ビットデータを並列信号として入力し、上記
プレーン毎に分配し、上記プレーン毎の直列信号に変換
する出力変換器と、 を少なくとも有することを特徴とするデータ処理装置。 １０．請求項９において、 上記グラフィックプロセッサによって、１つの画素デー
タを構成するビット数を変えることによって、上記出力
変換器で分配するプレーンの数を変更することを特徴と
するデータ処理装置。 １１．請求項９において、 上記グラフィックプロセッサによって、１ワードの画像
データに含まれる画素データの数を変えることによっ
て、上記出力変換器で分配するプレーンの数を変更する
ことを特徴とするデータ処理装置。 １２．請求項９，１０又は１１において、 上記出力変換器は、上記画像データを映像信号に変換す
ることを特徴とするデータ処理装置。 １３．請求項９，１０，１１又は１２において、 上記出力変換器は、上記画像データを構成する複数ビッ
トを並列信号から直列信号に変換する並列−直列変換器
であって、上記プレーンの数に応じた並列−直列変換器
を有することを特徴とするデータ処理装置。 １４．請求項１３において、 それぞれの上記並列−直列変換器は、上記１ワードの画
像データを構成する各画素データから同一のプレーンに
対応するビットデータを並列信号として入力することを
特徴とするデータ処理装置。 １５．請求項９，１０，１１，１２，１３又は１４にお
いて、 上記出力変換器は、変換された上記画像データをデジタ
ル信号からアナログ信号に変換するビデオインターフェ
ース回路を有することを特徴とするデータ処理装置。 １６．請求項９，１０，１１，１２，１３，１４又は１
５において、 上記出力変換器は、変換された上記画像データを出力す
るために、色又は階調変換の処理を行うビデオインター
フェース回路を有することを特徴とするデータ処理装
置。 １７．プログラム又はデータを保持するシステムメモリ
と、 上記プログラムを実行して上記データを処理し、画像デ
ータを処理するためのコマンド又はデータを生成するデ
ータプロセッサと、 上記データプロセッサへ命令又はデータを入力するため
の入力装置と、 複数のプレーンにそれぞれ対応するビットデータをまと
めた複数ビットにより１画素データを構成し、データの
アクセス単位である１ワード内に上記１画素データを複
数まとめて配置して１ワードの画像データを構成し、上
記画像データを複数保持するグラフィックメモリと、 上記データプロセッサからの上記コマンド又はデータを
受けて、上記グラフィックメモリ内の上記１ワードの画
像データを指定するメモリアドレスによって指 定される
上記画像データを上記グラフィックメモリから読み出
し、上記メモリアドレスによって指定された上記１ワー
ドの画像データ内の所定の画素データを指定する画素ア
ドレスによって所定の画素データを指定し、１画素デー
タ単位に処理を行い、処理された上記画素データを含む
画像データを上記グラフィックメモリに書き込むグラフ
ィックプロセッサと、 上記グラフィックプロセッサによって処理され上記グラ
フィックメモリに保持される上記画像データを構成する
複数の上記ビットデータを並列信号として入力し、上記
プレーン毎に分配し、上記プレーン毎の直列信号に変換
する出力変換器と、 上記出力変換器からの出力信号を受けて表示，描画又は
出力する出力装置と、を少なくとも有することを特徴と
するデータ処理システム。 １８．請求項１７において、 上記グラフィックプロセッサによって、１つの画素デー
タを構成するビット数を変えることによって、上記出力
変換器で分配するプレーンの数を変更することを特徴と
するデータ処理システム。 １９．請求項１７において、 上記グラフィックプロセッサによって、１ワードの画像
データに含まれる画素データの数を変えることによっ
て、上記出力変換部で分配するプレーンの数を変更する
ことを特徴とするデータ処理システム。 ２０．請求項１７，１８又は１９において、 上記出力変換器は、上記画像データを映像信号に変換す
ることを特徴とするデータ処理システム。 ２１．請求項１７，１８，１９又は２０において、 上記出力変換器は、上記画像データを構成する複数ビッ
トを並列信号から直列信号に変換する並列−直列変換器
であって、上記プレーンの数に応じた並列−直 列変換器
を有することを特徴とするデータ処理システム。 ２２．請求項２１において、 それぞれの上記並列−直列変換器は、上記１ワードの画
像データを構成する各画素データから同一のプレーンに
対応するビットデータを並列信号として入力することを
特徴とするデータ処理システム。 ２３．請求項１７，１８，１９，２０，２１又は２２に
おいて、 上記出力変換器は、変換された上記画像データをデジタ
ル信号からアナログ信号に変換するビデオインターフェ
ース回路を有することを特徴とするデータ処理システ
ム。 ２４．請求項１７，１８，１９，２０，２１，２２又は
２３において、 上記出力変換器は、変換された上記画像データを出力す
るために、色又は階調変換の処理を行うビデオインター
フェース回路を有することを特徴とするデータ処理シス
テム。 ２５．請求項１７において、 上記グラフィックプロセッサは、上記画像データの１つ
の画素データを構成するビット数を変更することで、上
記出力装置の階調を変更することを特徴とするデータ処
理システム。 ２６．請求項１７において、 上記グラフィックプロセッサは、上記画像データの上記
１ワードに含まれる画素データの数を変更することで、
上記出力装置の階調を変更することを特徴とするデータ
処理システム。 ２７．請求項１７において、 上記入力装置は、キーボード，マウス，タッチパネル又
はデータ入力ポートで あることを特徴とするデータ処理
装置。 ２８．請求項１７，２５，２６又は２７において、 上記出力装置は、表示装置，プリント出力装置又はデー
タ出力ポートであることを特徴とするデータ処理システ
ム。 ２９．請求項２８において、 上記表示装置は、ＣＲＴディスプレイであることを特徴
とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7109326A JP2675282B2 (ja) | 1995-05-08 | 1995-05-08 | 画像データ処理装置及びそれを用いたシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7109326A JP2675282B2 (ja) | 1995-05-08 | 1995-05-08 | 画像データ処理装置及びそれを用いたシステム |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5226890A Division JPH07109549B2 (ja) | 1993-08-01 | 1993-09-13 | グラフィックプロセッサ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9077154A Division JP2887122B2 (ja) | 1997-03-28 | 1997-03-28 | 画像データ処理装置及びそれを用いたシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07325927A JPH07325927A (ja) | 1995-12-12 |
| JP2675282B2 true JP2675282B2 (ja) | 1997-11-12 |
Family
ID=14507400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7109326A Expired - Lifetime JP2675282B2 (ja) | 1995-05-08 | 1995-05-08 | 画像データ処理装置及びそれを用いたシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2675282B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007334495A (ja) * | 2006-06-13 | 2007-12-27 | Fujitsu Ten Ltd | 画像処理装置におけるメモリインタフェース装置及びメモリアクセス制御方法 |
| JP4360410B2 (ja) | 2007-03-16 | 2009-11-11 | セイコーエプソン株式会社 | 画像処理回路、表示装置及び印刷装置 |
-
1995
- 1995-05-08 JP JP7109326A patent/JP2675282B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 電子通信学会技術研究報告 信学技報Ｖｏｌ．７５ Ｎｏ．１４８ （１９７５） ＩＥ７５−７４ 「計算機による画像処理研究のためのテレビ画像入力とカラーＴＶディスプレイ装置」 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07325927A (ja) | 1995-12-12 |
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