JP2675282C - - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】 本発明はデータ処理装置又はシステムに係り、特に１画素分のデータの更新処
理について、メモリから読み出し、これを更新し、かつメモリに再書き込みをす
る一連の処理をほぼ同時に行えるようにして画像データの処理速度を向上させる
に好適な画像処理装置を有するデータ処理装置又はシステムに関する。 【従来の技術】 従来よりグラフィック処理機能を集積回路をもって実現した図形処理装置とし
ては、１画素を１ビットで表現する単一色の図形表示データを処理するものが知
られていた。 図１は、かかる従来の図形処理装置を多色又は多階調の図形処理に応用した場
合の例を示すブロック図である。 図１において、１１は処理装置、１２はアドレスデコーダ、１３は複数のメモ
リである。 ここで、１つの処理装置１１が出力するアドレス信号ＡＤをアドレスデコーダ
１２でデコー ドし、複数ある表示用メモリ１３の所定のものを選択し、処理装置１１からのデ
ータ信号ＤＴを、アドレス信号ＡＤで指定されたメモリ１３の番地に書き込むこ
とになる。 また、所定のメモリ１３の所定の番地の記憶内容を書き換えたい場合は、１つ
の処理装置１１が出力するアドレス信号ＡＤをアドレスデコーダ１２でデコード
し、複数ある表示用メモリ１３の所定のものを選択し、かつ処理装置１１で指定
した番地内のデータＤＴを処理装置１１内に読み込み、これを更新して、再び同
一メモリ１３の同一番地に書き込むようにしている。 さらに、１つの処理装置１１が出力するアドレス信号ＡＤをアドレスデコーダ
１２でデコードし、複数ある表示用メモリ１３の所定のものを選択し、処理装置
１１からのアドレス信号ＡＤに基づいて映像信号ＶＤ₁，ＶＤ₂，……，ＶＤ_nを
得て、これらを合成し図示しないディスプレイ装置で表示するものである。 しかしながら、このような装置によると、多色（ｎ色）又は多階調（ｎ階調）
の処理に際して同一の画像処理をｎ回繰り返したり、あるいは１ビットの１画素
を表示するためにもｎ回繰り返して画像処理をする必要があった。 このため、２値画像処理に比較してｎ倍の処理時間が必要となるという不都合
があった。 また、図２に示すように、ｎ台の表示用メモリ１３に対して、それぞれ１台ず
つの処理装置１１をもって処理するような方式も提案された。 このような方式によれば、処理時間は２値画像の場合とほぼ同程度となるもの
の、装置が大型化するとともに複雑化し、加えて中央処理装置の負担が増大して
しまうという不都合があった。 さらに、このような処理を集積回路によって行おうとする場合には、端子数が
過大となり実現が困難であるという不都合もあった。 【発明が解決しようとする課題】 本発明は上記不都合な問題点に鑑みてなされたものである。 本発明の目的は、１画素が複数ビットで表現される多色あるいは多階調の画像
データを２値画像の場合とほぼ同じ処理速度で処理する画像データ処理装置及び
それを用いたシステムを提供することにある。 【課題を解決するための手段】 本発明の特徴は、複数のプレーンにそれぞれ対応するビットデータをまとめた
複数ビットにより１画素データを構成し、データのアクセス単位である１ワード
内に上記１画素データを複数まとめて配置して１ワードの画像データを構成し、
上記画像データを複数保持するグラフィ ックメモリと、上記グラフィックメモリ内の上記１ワードの画像データを指定す
るメモリアドレスによって指定される上記画像データを上記グラフィックメモリ
から読み出し、上記メモリアドレスによって指定された上記１ワードの画像デー
タ内の所定の画素データを指定する画素アドレスによって所定の画素データを指
定し、１画素データ単位に処理を行い、処理された上記画素データを含む画像デ
ータを上記グラフィックメモリに書き込むグラフィックプロセッサと、上記グラ
フィックプロセッサによって処理され上記グラフィックメモリに保持される上記
画像データを構成する複数の上記ビットデータを並列信号として入力し、上記プ
レーン毎に分配し、上記プレーン毎の直列信号に変換する出力変換器とを少なく
とも有することにある。 本発明の他の特徴は、プログラム又はデータを保持するシステムメモリと、上
記プログラムを実行して上記データを処理し、画像データを処理するためのコマ
ンド又はデータを生成するデータプロセッサと、複数のプレーンにそれぞれ対応
するビットデータをまとめた複数ビットにより１画素データを構成し、データの
アクセス単位である１ワード内に上記１画素データを複数まとめて配置して１ワ
ードの画像データを構成し、上記画像データを複数保持するグラフィックメモリ
と、上記データプロセッサからの上記コマンド又はデータを受けて、上記グラフ
ィックメモリ内の上記１ワードの画像データを指定するメモリアドレスによって
指定される上記画像データを上記グラフィックメモリから読み出し、上記メモリ
アドレスによって指定された上記１ワードの画像データ内の所定の画素データを
指定する画素アドレスによって所定の画素データを指定し、１画素データ単位に
処理を行い、処理された上記画素データを含む画像データを上記グラフィックメ
モリに書き込むグラフィックプロセッサと、上記グラフィックプロセッサによっ
て処理され上記グラフィックメモリに保持される上記画像データを構成する複数
の上記ビットデータを並列信号として入力し、上記プレーン毎に分配し、上記プ
レーン毎の直列信号に変換する出力変換器とを少なくとも有することにある。 本発明の他の特徴は、プログラム又はデータを保持するシステムメモリと、上
記プログラムを実行して上記データを処理し、画像データを処理するためのコマ
ンド又はデータを生成するデータプロセッサと、上記データプロセッサへ命令又
はデータを入力するための入力装置と、複数のプレーンにそれぞれ対応するビッ
トデータをまとめた複数ビットにより１画素データを構成し、データのアクセス
単位である１ワード内に上記１画素データを複数まとめて配置して１ワードの画
像データを構成し、上記画像データを複数保持するグラフィックメモリと、上記
データプロセッサからの上記コマンド又はデータを受けて、上記グラフィックメ
モリ内の上 記１ワードの画像データを指定するメモリアドレスによって指定される上記画像
データを上記グラフィックメモリから読み出し、上記メモリアドレスによって指
定された上記１ワードの画像データ内の所定の画素データを指定する画素アドレ
スによって所定の画素データを指定し、１画素データ単位に処理を行い、処理さ
れた上記画素データを含む画像データを上記グラフィックメモリに書き込むグラ
フィックプロセッサと、上記グラフィックプロセッサによって処理され上記グラ
フィックメモリに保持される上記画像データを構成する複数の上記ビットデータ
を並列信号として入力し、上記プレーン毎に分配し、上記プレーン毎の直列信号
に変換する出力変換器と、上記出力変換器からの出力信号を受けて表示，描画又
は出力する出力装置とを少なくとも有することにある。 【作用】 このように構成することによって、画像データを保持したメモリのアクセスが
高速になり、高速な画像データの処理が達成され、さらに、画像データの表示を
高速にすることができる。 【実施例】以下、本発明の好適な実施例を図面に基づいて説明するが、その前
に本発明の基礎となった事項について説明する。 本発明の基礎となった事項を以下に説明する。 本発明は次のようにしたものである。 まず、第一に、１画素を、（ａ）１ビットで表現するもの、（ｂ）２ビットで
表現するもの、（ｃ）４ビットで表現するもの、（ｄ）８ビットで表現するもの
、（ｅ）１６ビットで表現するもの、というように５通りの画素モードを選択で
きるようにしたこと（図９参照）。 第二に、画素アドレスを採用したこと。しかして、この画素アドレスは、表示
用メモリのアドレスを指定するアドレス情報ＭＡＤと、そのアドレスで指定され
た１語内のどの位置かを指定する１語内アドレス情報ＷＡＤとから構成されてい
ること（図１０参照）。 第三に、画素アドレス中のアドレス情報で指定された表示用メモリアドレスに
おける１語の表示用データを表示用メモリから読み出し、次に画素アドレス中の
１語内アドレス情報で指定された表示用データ中の所定のビット部分のみを書き
換えし、それを再び表示用メモリの当該アドレス部に書き込むようにしたもので
あり、１画素分の複数ビットデータを同時処理し得るようにしたことにある。 次に本発明の実施例について説明する。 また、以下では同一の符号は同一の対象を示すものとする。 図３は本発明に係る図形処理装置が適用される装置の例を示すブロック図であ
る。 図３において、図形処理装置は、表示用メモリ１３内の表示データを書き込み
，書き換え及び読み出し制御する演算装置３０と、該演算装置３０を一定の順序
で制御する制御装置２０とから構成されている。また、図形処理装置により表示
用メモリ１３から読み出された表示用データが表示変換装置４０によって映像信
号にされて表示装置５０に表示される。 上記演算装置３０は、表示用メモリ１３のアドレスと表示用メモリ１３中の１
語の表示データ内の画素位置とを指定する情報からなる画索アドレスを順次算出
し、前記算出された画素アドレスにおける表示用メモリ１３のアドレス情報から
表示用メモリ１３中の１語の表示データを読み出し、このように読み出された表
示データに対して、前記画素アドレスにおける画素位置指定情報を基にデコード
して形成した指定画素位置に相当する複数ビット位置を指定する情報をもって、
その表示データの所定の画素のビットにのみ描画論理算出し、かかる論理演算し
た結果を再び前記表示用メモリ１３に書き込むようにしたものである。 尚、６０は外部計算機であり、この外部計算機６０からの制御データに従って
図形処理装置が動作するものである。 図４はこの発明に係る図形処理装置の実施例を示すブロック図である。 同図において、制御装置２０は、マイクロプログラムメモリ１００と、マイク
ロプログラムアドレスレジスタ１１０と、リターンアドレスレジスタ１２０と、
マイクロ命令レジスタ１３０と、マイクロ命令デコーダ２００と、フラグレジス
タ２１０と、パターンメモリ２２０と、命令制御レジスタ２３０とを含んで構成
されている。 また、演算装置３０は、演算制御部３００と、先入先出（First−In,First−O
ut(ＦＩＦＯ)）メモリ４００とから構成されている。 各構成要素は通常のディジタル制御で用いられるものであり、特に説明を要し
ない。ただし、この実施例によれば、演算制御部３００は、論理アドレス演算部
（Ａユニット）３１０と、物理アドレス演算部（Ｂユニット）３２０と、カラー
データ演算部（Ｃユニット）３３０とに分割されている。 上記Ａユニット３１０では主として描画アルゴリズムに従って描画点が画面中
のどこにあるかを演算算出し、Ｂユニット３２０では表示用メモリの必要なアド
レスを演算し、Ｃユニット３３０は表示用メモリに書き込むカラーデータを算出
するものである。 図５には、１画素を４ビットで表示する表示装置の構成例が示されており、図
４の図形処理装置で指定された表示用データが表示装置５０で表示される構成が
示されている。 図５において、図形処理装置（図４）からのアドレスＡＤ指令に基づいて、表
示用メモリ１ ３から読み出された表示用データＤＴのＤ₀，Ｄ₄，Ｄ₈，Ｄ₁₂が表示変換装置４
０内の４ビットの並列−直列変換器４１０に供給される。この変換器４１０から
映像信号ＡＤ０が得られる。同様にして、表示用データＤＴのうちのＤ₁，Ｄ₅，
Ｄ₉，Ｄ₁₃を表示変換装置４０内の並列−直列変換器４２０に供給し、この変換
器４２０から映像信号ＡＤ１が得られる。表示用データＤＴのうちのＤ₂，Ｄ₆，
Ｄ₁₀，Ｄ₁₄を表示変換装置４０内の並列−直列変換器４３０に供給し、この変換
器４３０から映像信号ＡＤ２が得られる。また、表示用データＤＴのうちのＤ₃
，Ｄ₇，Ｄ₁₁，Ｄ₁₅を表示変換装置４０内の並列−直列変換器４４０に供給し、
この変換器４４０から映像信号ＡＤ３が得られる。映像信号ＡＤ０〜ＡＤ３は表
示変換装置４０を構成するビデオインタフェース回路４５０に送られ、色変換や
ＤＡ変換等の処理を経て表示装置５０にて表示される。 次に、演算制御部３００の各ユニットの具体的構成を図６乃至図８を参照しな
がら説明する。 図６においてＡユニットである論理アドレス演算部３１０は、図４に示すよう
であり、ＦＩＦＯバッファ（ＦＢＵＦ）３１０１と、汎用レジスタ３１０２と、
領域管理レジスタ３１０３及び３１０５と、領域判定比較器３１０４と、終了点
レジスタ３１０６と、終了判定比較器３１０７と、ソースラッチ３１０８及び３
１０９と、算術論理演算器（ＡＬＵ）３１１０と、ディスティネーションラッチ
（ＤＬＡ）３１１１と、バススイッチ３１１２と、読み出しバス（ＵＢＡ，ＵＢ
Ｂ）３１１３及び３１１４と、書き込みバス（ＷＢＡ）３１１５とを備えている
。 図７において、Ｂユニットである物理アドレス演算部３２０は、ディスティネ
ーションラッチ（ＤＬＢ）３２０１と、算術演算器（Ａ）３２０２と、ソースラ
ッチ３２０３及び３２０４と、オフセットレジスタ３２０５と、画面幅レジスタ
３２０６と、コマンドレジスタ３２０７と、汎用レジスタ３２０８と、読み出し
バス(ＵＢＢ)３２０９と、書き込みバス(ＷＢＢ)３２１０とを備えている。尚、
汎用レジスタ３２０８は、画素単位コマンドの現在アドレスレジスタ(ＤＰＨ，
ＤＰＬ)と、語単位コマンドのアドレスレジスタ（ＲＷＰＨ，ＲＷＰＬ）と、作
業用レジスタ（Ｔ₂Ｈ，Ｔ₂Ｌ）とを備えている。 さらに、図８において、Ｃユニットであるカラーデータ演算部３３０は、バレ
ルシフタ３３０１と、カラーレジスタ３３０２と、マスクレジスタ３３０３と、
カラー比較器３３０４と、論理演算器３３０５と、書き込みデータバッファ3306
と、パターンＲＡＭバッファ３３０７と、パターンカウンタ３３０８と、パター
ン制御レジスタ３３０９と、読み出しデータバッファ ３３１０と、メモリアドレスレジスタ３３１１と、メモリ出力バス３３１２と、
メモリ入力バス３３１３とを備えている。尚マスクレジスタ３３０３は、レジス
タ（ＣＭＳＫ）と、レジスタ（ＧＭＳＫ）とからなる。 上述のように構成された実施例の作用を説明する。 まず、各要素の基本的動作を説明する。中央処理装置など他の装置から送られ
てくる命令やパラメータ等の制御データＣＤＴは、一方でメモリ４００に書き込
まれ、他方で命令制御レジスタ２３０に直接書き込まれる。 レジスタ２３０は、各種のグラフィックビットモードを記憶させたものであり
、後述するように、この実施例によれば５つの画素モードのうちから１つを選択
できるようになっている。この選択は利用データＣＤＴで行うことができる。 メモリ４００は、いわゆる“First−In,First−Out”(以下もＦＩＦＯとする)
のメモリであり、該メモリ４００に記憶された命令を演算制御部３００により読
み出し該演算制御部３００内のレジスタに格納する。また、この命令情報の一部
ＣＩＤはアドレスレジスタ１１０に転送される。 アドレスレジスタ１１０はマイクロプログラムメモリ１００のアドレスを管理
し、このアドレスはクロックに同期して更新される。該アドレスレジスタ１１０
から出力されるアドレスに応じてマイクロプログラムメモリ１００から図１３に
示すようなマイクロ命令を読み出す。メモリ１００から読み出された命令は、図
１３に示すように４８ビットからなり、＃０〜＃７通りの制御モードが選択でき
るようになっている。しかして、該命令はレジスタ１３０に一時記憶され、レジ
スタ２３０の選択したモードに従って動作するデコーダ２００を介して、所定の
制御信号ＣＣＳを発生し演算制御部３００の各部を制御する。ここで、図１３の
マイクロ命令の各フィールドの機能を説明する。 図１３において、「ＲＵ」はＵＢＡバス３１１３に接続されるレジスタを指定
する命令である。「ＲＶ」はＶＢＡバス３１１４に接続されるレジスタを指定す
る命令である。「ＲＷ」はＷＢＡバス３１１５上のデータが書き込まれるレジス
タを指定する命令である。「ＦＵＮＣＡ」はＡユニットの算出論理演算器３１１０
の演算を指定する命令である。「ＳＦＴ」はリースラッチ３１０８に付加された
シフタ（ＳＦＴＡ）のシフトモードを指定する命令である。「ＡＤＦ−Ｌ」はマイ
クロプログラムアドレスレジスタ１１０に戻される次アドレスの下位４ビットを
指定する命命である。「ＡＣ」はマイクロ命令の次アドレスを制御する命令であ
る。「ＡＤＦ−Ｈ」はマイクロプログラムアドレスレジスタ１１０に戻される次ア
ドレスの上位６ビット を指定する命令である。また、＃４〜＃７の各マイクロ命令ではアドレスの上位
６ビットは更新できない。「ＦＵＮＣＢ」はＢユニットの算術演算器３２０２の
演算モードを指定する命令である。「ＥＣＤ」は演算の実行条件を指定する命令
である。「ＢＣＤ」は分岐の条件を指定する命令である。「ＦＬＡＧ」はフラグ
レジスタ２１０へのフラグの反映を指定する命令である。「Ｖ」は表示用メモリ
１３へのアクセス可否をテストするかどうかを指定する命令である。「ＦＩＦＯ
」はＦＩＦＯ４００への読み書きを制御する命令である。「LITERAL」は８ビット
のリテラルデータを指定する命令である。「ＬＣ」はリテラルデータの生成モー
ドを指定する命令である。「ＦＦ」は各部の特殊フリップフロップのセット，リ
セットを制御する命令である。「Ｓ」は符号フラグの選択を指定する命令である
。「ＭＣ」は表示用メモリ１３のリード・ライトを制御する命令である。「ＤＲ
」はパターンＲＡＭの走査を制御する命令である。「ＢＣ」はＢユニットの算術
演算器３２０２への入力経路を制御する命令である。「ＲＢ」はＢユニットの読
み出し，書き込みレジスタを選択する命令である。 マイクロ命令は上述の命令を有しており、これにより制御装置２０が演算装置３
０を制御する。 尚、リターンアドレスレジスタ１２０はサブルーチンの戻り番地を記憶する。 フラグレジスタ２１０は種々の条件フラグを記憶する。パターンメモリ２２０は
図形処理に用いる基本パターンを記憶する。 それでは、画像データのメモリ格納する動作について説明するが、その前に本
実施例で用いる各データのビットレイアウトについて説明する。 まず、グラフィックモードについて説明する。 本実施例では、コマンド制御レジスタ２３０に記憶されたグラフィックビット
モード（ＧＢＭ）の指定に従って５種類の異なる動作モードを選択できる。 図９には各モードにおける表示用メモリの１語のビット構成が示されている。 (ａ)．１ビット／画素モード（ＧＢＭ＝“０００”） これは、白黒画像のように１画素を１ビットで表現する場合に用いるモードで
あり、表示用メモリの１語には連続する１６画素のデータが格納されることにな
る。 (ｂ)．２ビット／画素モード（ＧＢＭ＝００１） これは、１画素を２ビットで表現するものであり、４色または４階調までの表
示に用いることができる。従って、表示用メモリ１３の１語には連続する８画素
のデータが格納できることになる。 (ｃ)．４ビット／画素モード（ＧＢＭ＝０１０） これは、１画素を４ビットで表現するものであり、表示用メモリの１語のデー
タには連続する４画素のデータが格納できることになる。 (ｄ)．８ビット／画素モード（ＧＢＭ＝０１１） これは、１画素を８ビットで表現するものであり、表示用メモリの１語には２
画素分のデータが格納することができる。 (ｅ)．１６ビット／画素モード（ＧＢＭ＝１００） これは、１画素を１６ビットで表現するものであり、表示用メモリの１語が１
画素データに対応することになる。 次に、画素アドレスについて説明する。 図１０は、図９の各モードに対応する画素アドレスを説明するものである。物
理アドレス演算部のレジスタ３２０８ではメモリアドレスの下位に４ビットを付
加したビットアドレス（物理アドレス）ＷＡＤを管理している。下位４ビットの
情報ＷＡＤは、１語内の画素位置を指定するために用いられ、各ビット／画素モ
ードに応じて動作する。図において、“＊”印は演算に無関係なビットを示して
いる。 図１１は、前記（ｃ）項の「４ビット／画素モード」を例として表示用メモリ
の空間的な配置を示したものである。メモリアドレスは図１１（Ａ）のメモリマ
ップに示すようにリニアアドレスとして付けられており、これが図１１（Ｂ）に
示すような２次元画像として表示される。画面の横軸は図７の画面幅レジスタ（
ＭＷ）３２０６に記憶されており、このＭＷは、画面の横幅が何ビットで構成さ
れているかを示している。従って、４ビット／画素モードの場合では水平方向に
ＭＷ／４画素が表示されることになる。また、４ビットで１画素を表示している
ので１語のデータの場合は、図１１（Ｃ）で示すように水平方向に連続する４画
素分のデータとして表示される。図７のオフセット発生回路２００１ではオフセ
ット値として“４”を発生しオフセットレジスタに記憶されている。従って、物
理アドレスを水平方向に１画素分移動するにはオフセット値を加減算すればよい
ことがわかる。また、垂直方向に１画素分移動するにはレジスタ（ＭＷ）3206の
値を加減算すればよい。 以上のように本実施例で用いるデータのビットレイアウトの例を説明した。 次に、これらデータに用いて画像データを表示用メモリ１３に格納する動作を
説明する。 外部の中央処理装置から送られてくる命令やパラメータ等の制御データＣＤＴ
は、一方でメモリ４００に書き込まれると共に、他方では命令制御レジスタ230
に書き込まれる。 ここで、命令制御レジスタ２３０に記憶され指定されたグラフィックビットモ
ード（ＧＢＭ）が、例えば４ビット／１画素モード（ＧＢＭ＝０１０）の場合に
ついて説明することにする。 命令制御レジスタ２３０によってグラフィックビットモード（ＧＢＭ）が４ビ
ット／１画素に指定されると、以後表示用メモリ１３内の１語のデータは図９に
示すように４ビット毎に分割されたものとして取り扱われることになる。 外部の中央処理装置からの命令やパラメータ等ＣＤＴは、メモリ４００に次々
と格納される。該メモリ４００に記憶されたデータをＡユニット３１０のFIFOバ
ッファ３１０１に取り込まれる。以下にＡユニット３１０の動作を説明する。こ
のＦＩＦＯバッファ３１０１に取り込まれたデータは内部バス３１１３との間で
やり取りをし、それぞれ必要なレジスタに記憶させる。これはバスからリースラ
ッチ３１０９を介して論理演算器３１１０に入力され所定の演算をされてその結
果が一時ディスティネーションラッチ（ＤＬＡ）３１１１に格納される。この結
果は、汎用レジスタ３１０２に記憶される。この汎用レジスタ３１０２にはパラ
メータのメータ座標空間での現在の座標点を記憶している。 汎用レジスタ３１０２にある現在のＸ−Ｙ座標が読み出しバス３１１３,3114
のいずれかから読み出されて、それが算出幅現演算器（ＡＬｕ）３１１０に入力
される。この演算器（ＡＬｕ）３１１０にて演算された結果は、ディスティネー
ションラッチ（ＤＬＡ）３１１１，書き込みバス３１１５を介して汎用レジスタ
３１０２に再び記憶される。これら一連の動作は図１３に示すマイクロプログラ
ムの命令に従って実行されることになる。 また、書き込みバス３１１５上のデータは領域管理レジスタ３１０３及び3105
に入力される。かかる領域管理レジスタ３１０３及び３１０５に入力されたデー
タは領域判定比較器３１０４で比較される。これらデータから比較器３１０４で
は、Ｘ軸の最小値か又はＸ軸最大値かが、Ｙ軸の最小値又はＹ軸の最大値かが判
定され、その判定結果はフラッグレジスタ２１０に送られる。 さらに、書き込みバス３１１５のデータは終了点レジスタ３１０６に記憶され
、これを介して終了判定比較器３１０７に入力される。終了判定比較器３１０７
では、あらかじめこの比較器３１０７に記憶されたＸ軸及びＹ軸の終了点と、上
記データとを比較し、その終了点と上記データとが一致しているか否かの検出を
行う。その比較検出結果はフラッグレジスタ２１０に反映される。 上述したように比較器３１０４及び３１０７,演算器３１１０の結果はフラッ
グレジスタ２ １０に集められて、マイクロ命令デコーダ２００に入力され、マイクロプログラ
ムの流れを変えることに用いられることになる。 以上のようにＡユニット３１０は動作して、パラメータで与えられたＸ−Ｙ座
標値を解読して、それぞれ例えば線を引くとか、円を書くとかの命令解釈をする
のである。 次に、Ｂユニット３２０の動作について説明する。 Ａユニット３１０で解釈されたデータはレジスタ３２０８に入力される。レジ
スタ３２０８のデータが読み出しバス３２０９及びリースラッチ３２０４を介し
て演算器（ＡＬＬ）３２０２に入力される。この演算器３２０２で演算された結
果はディスティネーションラッチ３２０１で一時記憶されて、各バス３１１３，
３１１４，３２０９及び３２１０に出力できる。ここでは、バス３２１０を経由
て該レジスタ３２０８に書き込まれる。該レジスタ３２０８は、１６ビット１ワ
ードのものが２本で１語構成になっており、合計３２ビット１語で物理アドレス
を記憶する。該レジスタ３２０８は前記３２ビットのレジスタが３種あり、３種
のデータを記憶することができる。すなわち、該レジスタ３２０８のレジスタＤ
Ｐが現在の描画点Ｘ−Ｙに対応する実際の描画点の物理アドレスを記憶する。 しかして、Ａユニット３１０のレジスタ３１０２のＸＹ座標が移動すると、これ
に対応してレジスタＤＰの物理アドレスが移動する。 物理アドレスを変更することは、Ｘ軸方向については元の物理アドレスに可変
設定可能な所定の値(オフセット値×移動したい点までの値)を加減算すればよく
、またＹ軸方向は所定の値を加減算すればよい。すなわち、該レジスタ２００１
によって指定された画像モードに基づいてオフセットレジスタ３２０５には、画
素アドレスを水平方向に１画素分移動する際の定数が設定される。この定数とデ
ータとを演算器３２０２で演算することにより水平方向の移動物理アドレスが算
出される。例えば、画素モードが「１ビット／画素モード」のときは定数は１で
よく、１画素移動させると１ビットずれるだけである。これが「４ビット／画素
モード」のときは定数は４となり、１画素移動させると４ビット分ずれることに
なる。 また、ここで垂直に１画素分移動させるためには、画面幅レジスタ３２０６に
設定された定数を用いて演算すれば、１画素分を移動することが可能となる。も
ちろん例えば、４画素分移動させるには、４ビット分を加えればその分移動する
ことになる。 そして、以上のようにＢユニット３２０は動作して上記Ａユニット３１０で決
定されるＸ−Ｙ座標に対応して実際の物理アドレスを得るのである。 最後に、Ｃユニット３３０の動作について説明する。 Ｃユニット３３０は図１１に示す表示用メモリ１３に対して出力バス３３１２
と入力バス３３１３とで接続されている。出力バス３３１２にはＣユニット330
からまずアドレス情報ＡＤが出力され、次いでデータＤＴが出力される。 まず、アドレス情報ＡＤはＢユニット３２０を経由し、かつＵＢＢバス3209を
介してメモリアドレスレジスタ３３１１に書き込まれ、メモリアドレスレジスタ
３３１１の(ＭＡＲＬ)及び(ＭＡＲＨ)に記憶される。このレジスタ３３１１に記
憶されたメモリアドレスが出力バス３３１２を介して表示用メモリ１３に送られ
ると、表示用メモリ１３から入力バス３３１３を介して該メモリ１３の指定され
た１語の表示用データＤＴが読み出される。読み出された表示用データＤＴは読
み出しデータバッファ３３１０に記憶される。ここで表示用データＤＴが図形を
描く場合は演算器３３０５に入力される。 次に、マスクレジスタ３３０３からのマスク情報（１語のうちのどのビットを
マスクするかを指定する情報）を演算器３３０５に入力する。尚、マスク情報は
、ＷＢＢバス３２０１から直接書き込まれるレジスタ（ＣＭＳＫ）、または１語
内のアドレスデコーダ２００２によって生成されるデータを記憶するレジスタ（
ＧＭＳＫ）から送出される。 加えて、色情報をカラーレジスタ３３０２で選択して演算器３３０５に与える
。そして、演算器３３０５では、上記データＤＴ,マスク情報及び色情報に基づ
いて論理演算して、その演算結果を書き込みレジスタ３３０６に出力する。尚、
色情報及びパターン情報は、パターンカウンタ３３０８及びパターン制御レジス
タ３３０９で形成されたアドレス信号によって指定されることにより、パターン
メモリ２２０からパターンＲＡＭバッファ３３０７に記憶される。これは、カラ
ーレジスタ３３０２の選択に用いられたり、または直接演算器３３０５に入力さ
れる。 このようにＣユニット３３０は動作して色情報に対して変換処理することにな
る。 次に描画演算の手法を説明する。図１２は４ビット／画素モードの場合の１画
素の描画演算の流れを模式的に示したものである。パターン制御レジスタ ３３０９及びパターンカウンタ３３０８で指定されたアド
レスによりパターンメモリ２２０からパターン情報が読み出され、パターンＲＡ
Ｍバッファ３３０７に記憶されカラーレジスタの選択に用いられる。また、表示
用メモリ１３から読み出したデータ（Ｃa，Ｃb，Ｃc，Ｃd）は読み出しデータバ
ッファ３３１０に記憶される。これにカラーデータ及びデータなどは、それぞれ
４ビットの色情報あるいは階調情報である。パターンメモリ２２０からは１ビッ
トのパターン情報が読み出されており、そのデータの“０”，“１”に応じて カラーレジスタ０またはカラーレジスタ１が選択され論理演算器３３０５に供給
される。メモリアドレスレジスタ３３１１に記憶された物理アドレス情報の下位
４ビットは図では“１０＊＊”となっており、この情報は１語内アドレスデコー
ダ２００２を得てマスタレジスタ３３０３でマスク情報GMSKを発生する。一方、
メモリアドレスレジスタ３３１１の下位４ビットを除く上位フィールドは表示用
メモリアドレスとして出力され表示用メモリ１３の１語が読み出される。論理演
算器３３０５ではマスクレジスタ３３０３のＧＭＳＫの“１”のビットで指定さ
れた部分にのみ論理演算が施され書き込みデータＣｙを得て書き込みバッファ３
３０６に記憶させる。ここで、演算器３３０５の論理演算の種類としては、カラ
ーレジスタの値への書き換え、論理演算(ＡＮＤ,ＯＲ,ＥＯＲ)，条件付描画（読
み出しカラーが所定の条件を満足する場合のみ描画）などがある。ビット／画素
モードが他のモードの場合には発生されるＧＭＳＫ情報が異なるのみで同様の演
算が施される。しかして、再びアドレス情報ＡＤ及びデータＤＴの順にアドレス
レジスタ３３１１及びレジスタ３３０６から出力バス33312に送出され表示用メ
モリ１３の所定のアドレスに書き込まれる。 このように本実施例によれば、１回の読み出し，更新・書き込み処理によって
一度に１画素分のデータを更新できるため、処理効率のよい描画が可能となる。 また、１６ビット／画素モード以外の場合にも、複数画素のデータを１６ビット
長に詰め込んで処理するため、メモリの使用効率が良く、他の機器と表示用メモ
リ間のデータ転送効率も良い。さらに、本実施例では画素当りのビット長の異な
る５種類に対する動作モードを設けているため汎用性の高い構成となっている。 【発明の効果】 以上説明したように、本発明によれば、１回の読み出し、更新・書き込み処理
によって１画素分の全データを変更できるので描画処理を高速化でき、さらに、
画像データを出力するにはプレーンごとに処理するので高速に出力又は表示でき
るという効果がある。

【図面の簡単な説明】 【図１】 従来の図形処理装置を示すブロック図。 【図２】 従来の図形処理装置を示すブロック図。 【図３】 本発明に係る図形処理装置が適用される装置を示すブロック図。 【図４】 本発明に係る図形処理装置の実施例を示すブロック図。 【図５】 同実施例が適用される表示装置を示すブロック図。 【図６】 図４の図形処理装置の詳細を示すブロック図。 【図７】 図４の図形処理装置の詳細を示すブロック図。 【図８】 図４の図形処理装置の詳細を示すブロック図。 【図９】 同実施例で用いる表示用データのビットレイアウトを示す説明図。 【図１０】 同実施例で用いる画素アドレスのビットレイアウトを示す説明図。 【図１１】 画像メモリと表示装置間の構成を示すブロック図。 【図１２】 同実施例の描画演算動作を説明するために示す説明図。 【図１３】 同実施例で用いるマイクロ命令の形式を示す説明図。 【符号の説明】 ２０…制御装置、３０…演算装置、３００…演算制御部、３１０…論理アドレ
ス演算部、３２０…物理アドレス演算部、３３０…カラーデータ演算部、2002…
１語内アドレスデコーダ。

Claims (1)

1. 【特許請求の範囲】 【請求項１】 複数のプレーンにそれぞれ対応するビットデータをまとめた複数ビットにより
   １画素データを構成し、データのアクセス単位である１ワード内に上記１画素デ
   ータを複数まとめて配置して１ワードの画像データを構成し、上記画像データを
   複数保持するグラフィックメモリと、 上記グラフィックメモリ内の上記１ワードの画像データを指定するメモリアド
   レスによって指定される上記画像データを上記グラフィックメモリから読み出し
   、上記メモリアドレスによって指定された上記１ワードの画像データ内の所定の
   画素データを指定する画素アドレスによって所定の画素データを指定し、１画素
   データ単位に処理を行い、処理された上記画素データを含む画像データを上記グ
   ラフィックメモリに書き込むグラフィックプロセッサと、 上記グラフィックプロセッサによって処理され上記グラフィックメモリに保持
   される上記画像データを構成する複数の上記ビットデータを並列信号として入力
   し、上記プレーン毎に分配し、上記プレーン毎の直列信号に変換する出力変換器
   と、 を少なくとも有することを特徴とする画像データ処理装置。 【請求項２】 請求項１において、 上記グラフィックプロセッサによって、１画素データを構成するビット数を変
   えることによって、上記出力変換器で分配するプレーンの数を変更することを特
   徴とする画像データ処理装置。 【請求項３】 請求項１において、 上記グラフィックプロセッサによって、１ワードの画像データに含まれる画素
   データの数を変えることによって、上記出力変換器で分配するプレーンの数を変
   更することを特徴とする画像データ処理装置。 【請求項４】 請求項１，２又は３において、 上記出力変換器は、上記画像データを映像信号に変換することを特徴とする画
   像データ処理装置。 【請求項５】 請求項１，２，３又は４において、 上記出力変換器は、上記画像データを構成する複数ビットを並列信号から直列
   信号に変換する並列−直列変換器であって、上記プレーンの数に応じた並列−直
   列変換器を有することを特徴とする画像データ処理装置。 【請求項６】 請求項５において、 それぞれの上記並列−直列変換器は、上記１ワードの画像データを構成する各
   画素データから同一のプレーンに対応するビットデータを並列信号として入力す
   ることを特徴とする画像データ処理装置。 【請求項７】 請求項１，２，３，４，５又は６において、 上記出力変換器は、変換された上記画像データをデジタル信号からアナログ信
   号に変換するビデオインターフェース回路を有することを特徴とする画像データ
   処理装置。 【請求項８】 請求項１，２，３，４，５，６又は７において、 上記出力変換器は、変換された上記画像データを出力するために、色又は階調
   変換の処理を行うビデオインターフェース回路を有することを特徴とする画像デ
   ータ処理装置。 【請求項９】 プログラム又はデータを保持するシステムメモリと、 上記プログラムを実行して上記データを処理し、画像データを処理するための
   コマンド又はデータを生成するデータプロセッサと、 複数のプレーンにそれぞれ対応するビットデータをまとめた複数ビットにより
   １画素データを構成し、データのアクセス単位である１ワード内に上記１画素デ
   ータを複数まとめて配置して１ワードの画像データを構成し、上記画像データを
   複数保持するグラフィックメモリと、 上記データプロセッサからの上記コマンド又はデータを受けて、上記グラフィ
   ックメモリ内の上記１ワードの画像データを指定するメモリアドレスによって指
   定される上記画像データを上記グラフィックメモリから読み出し、上記メモリア
   ドレスによって指定された上記１ワードの画像データ内の所定の画素データを指
   定する画素アドレスによって所定の画素データを指定し、１画素データ単位に処
   理を行い、処理された上記画素データを含む画像データを上記 グラフィックメモリに書き込むグラフィックプロセッサと、 上記グラフィックプロセッサによって処理され上記グラフィックメモリに保持
   される上記画像データを構成する複数の上記ビットデータを並列信号として入力
   し、上記プレーン毎に分配し、上記プレーン毎の直列信号に変換する出力変換器
   と、 を少なくとも有することを特徴とするデータ処理装置。 【請求項１０】 請求項９において、 上記グラフィックプロセッサによって、１つの画素データを構成するビット数
   を変えることによって、上記出力変換器で分配するプレーンの数を変更すること
   を特徴とするデータ処理装置。 【請求項１１】 請求項９において、 上記グラフィックプロセッサによって、１ワードの画像データに含まれる画素
   データの数を変えることによって、上記出力変換器で分配するプレーンの数を変
   更することを特徴とするデータ処理装置。 【請求項１２】 請求項９，１０又は１１において、 上記出力変換器は、上記画像データを映像信号に変換することを特徴とするデ
   ータ処理装置。 【請求項１３】 請求項９，１０，１１又は１２において、 上記出力変換器は、上記画像データを構成する複数ビットを並列信号から直列
   信号に変換する並列−直列変換器であって、上記プレーンの数に応じた並列−直
   列変換器を有することを特徴とするデータ処理装置。 【請求項１４】 請求項１３において、 それぞれの上記並列−直列変換器は、上記１ワードの画像データを構成する各
   画素データから同一のプレーンに対応するビットデータを並列信号として入力す
   ることを特徴とするデータ処理装置。 【請求項１５】 請求項９，１０，１１，１２，１３又は１４において、 上記出力変換器は、変換された上記画像データをデジタル信号からアナログ信
   号に変換するビデオインターフェース回路を有することを特徴とするデータ処理
   装置。 【請求項１６】 請求項９，１０，１１，１２，１３，１４又は１５において、 上記出力変換器は、変換された上記画像データを出力するために、色又は階調
   変換の処理を行うビデオインターフェース回路を有することを特徴とするデータ
   処理装置。 【請求項１７】 プログラム又はデータを保持するシステムメモリと、 上記プログラムを実行して上記データを処理し、画像データを処理するための
   コマンド又はデータを生成するデータプロセッサと、 上記データプロセッサへ命令又はデータを入力するための入力装置と、 複数のプレーンにそれぞれ対応するビットデータをまとめた複数ビットにより
   １画素データを構成し、データのアクセス単位である１ワード内に上記１画素デ
   ータを複数まとめて配置して１ワードの画像データを構成し、上記画像データを
   複数保持するグラフィックメモリと、 上記データプロセッサからの上記コマンド又はデータを受けて、上記グラフィ
   ックメモリ内の上記１ワードの画像データを指定するメモリアドレスによって指
   定される上記画像データを上記グラフィックメモリから読み出し、上記メモリア
   ドレスによって指定された上記１ワードの画像データ内の所定の画素データを指
   定する画素アドレスによって所定の画素データを指定し、１画素データ単位に処
   理を行い、処理された上記画素データを含む画像データを上記グラフィックメモ
   リに書き込むグラフィックプロセッサと、 上記グラフィックプロセッサによって処理され上記グラフィックメモリに保持
   される上記画像データを構成する複数の上記ビットデータを並列信号として入力
   し、上記プレーン毎に分配し、上記プレーン毎の直列信号に変換する出力変換器
   と、 上記出力変換器からの出力信号を受けて表示，描画又は出力する出力装置と、
   を少なくとも有することを特徴とするデータ処理システム。 【請求項１８】 請求項１７において、 上記グラフィックプロセッサによって、１つの画素データを構成するビット数
   を変えることによって、上記出力変換器で分配するプレーンの数を変更すること
   を特徴とするデータ処理シ ステム。 【請求項１９】 請求項１７において、 上記グラフィックプロセッサによって、１ワードの画像データに含まれる画素
   データの数を変えることによって、上記出力変換部で分配するプレーンの数を変
   更することを特徴とするデータ処理システム。 【請求項２０】 請求項１７，１８又は１９において、 上記出力変換器は、上記画像データを映像信号に変換することを特徴とするデ
   ータ処理システム。 【請求項２１】 請求項１７，１８，１９又は２０において、 上記出力変換器は、上記画像データを構成する複数ビットを並列信号から直列
   信号に変換する並列−直列変換器であって、上記プレーンの数に応じた並列−直
   列変換器を有することを特徴とするデータ処理システム。 【請求項２２】 請求項２１において、 それぞれの上記並列−直列変換器は、上記１ワードの画像データを構成する各
   画素データから同一のプレーンに対応するビットデータを並列信号として入力す
   ることを特徴とするデータ処理システム。 【請求項２３】 請求項１７，１８，１９，２０，２１又は２２において、 上記出力変換器は、変換された上記画像データをデジタル信号からアナログ信
   号に変換するビデオインターフェース回路を有することを特徴とするデータ処理
   システム。 【請求項２４】 請求項１７，１８，１９，２０，２１，２２又は２３において、 上記出力変換器は、変換された上記画像データを出力するために、色又は階調
   変換の処理を行うビデオインターフェース回路を有することを特徴とするデータ
   処理システム。 【請求項２５】 請求項１７において、 上記グラフィックプロセッサは、上記画像データの１つの画素データを構成す
   るビット数を変更することで、上記出力装置の階調を変更することを特徴とする
   データ処理システム。 【請求項２６】 請求項１７において、 上記グラフィックプロセッサは、上記画像データの上記１ワードに含まれる画
   素データの数を変更することで、上記出力装置の階調を変更することを特徴とす
   るデータ処理システム。 【請求項２７】 請求項１７において、 上記入力装置は、キーボード，マウス，タッチパネル又はデータ入力ポートで
   あることを特徴とするデータ処理装置。 【請求項２８】 請求項１７，２５，２６又は２７において、 上記出力装置は、表示装置，プリント出力装置又はデータ出力ポートであるこ
   とを特徴とするデータ処理システム。 【請求項２９】 請求項２８において、 上記表示装置は、ＣＲＴディスプレイであることを特徴とするデータ処理シス
   テム。