JP2670278B2 - 文字多重放送基準信号検出回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、文字多重放送受信機に用いられるクロッ
クランイン信号（以下CRIと記す）検出回路として有用
な文字多重放送基準信号検出回路に関する。

（従来の技術） 文字多重放送受信機では、テレビジョン信号の垂直同
期期間の一部に文字データを多重化して伝送している。
文字データが多重されているか否かを検出するには、垂
直同期期間内の所定の水平ラインを抜取り、この水平ラ
インに所定の形式で文字多重信号（文字パケット）が存
在するか否かを検出する。この検出のためには、まず、
文字多重信号の始めの部分にクロック同期を得るための
基準位相となるクロックランイン信号が所定の形式で多
重されているので、このクロックランイン信号の存在を
確認すれば良い。

クロックランイン信号を検出する従来の回路は、第９
図に示すように構成されている。

入力端子101には、文字多重信号が重畳された水平ラ
インの信号が量子化されて供給される。入力端子101の
信号は、量子化されたクロックランイン信号の最上位ビ
ット（以下MSBと記す）をシステムクロックに同期して
格納するシフトレジスタ102に供給される。シフトレジ
スタ102は、クロックランイン信号の各サンプルのMSBで
形成されるデータ長と同じ段数である。クロックランイ
ン信号は、8/5 fsc（fsc:色副搬送波周波数）の間隔で
２値化すると、通常は010101…の繰返しデータであり、
全ビットがシフトレジスタ102に格納された状態で、演
算回路103,104,105,106,107に所定のパターンであるか
否かの判別が成される。判別結果は、所定のパターン検
出時は“0"、それ以外の時は“1"と出力端子108に導出
される。

第10図は、上記の回路を更に具体的に示したもので、
対応する部分には同じ符号を付している。演算回路103
〜106は、それぞれクロックランイン信号が所定のパタ
ーンで格納された場合、シフトレジスタの各ビット出力
を同じ符号にするためのインバータIN1,1N2と、インバ
ータの出力と残りのビット出力との論理演算を行なうナ
ンド回路NANDとにより構成されている。また演算回路10
7は、各演算回路103〜106の出力の論理和を取るオア回
路ORにより構成されている。

（発明が解決しようとする問題点） 上記したクロックランイン検出回路によると、シフト
レジスタ102に格納されるデータは、量子化されたクロ
ックランイン信号のMSBである。このために、例えばク
ロックランイン信号の前縁近傍にノイズが現れたりする
と、これも判定ビットの対象となり、たまたまMSBがノ
イズ位置も含めて010101…と連続するようになると誤判
定を生じ、クロックランイン信号位置を正確に検出でき
ない。

そこでこの発明は、ノイズなどによりクロックランイ
ン信号の誤検出が行われるのを防止し、信頼性が高い文
字多重放送基準信号検出回路を提供することを目的とす
る。

［発明の構成］ （問題点を解決するための手段） この発明は、クロックランイン（CRI）信号を含む文
字多重信号を量子化した信号の最上位ビットが連続して
“0"と“1"を繰返しているか否かを判定手段により判定
する一方で、該量子化信号が所定の基準レベル付近の不
感帯のレベルであるか否を示す不感帯設定手段により識
別信号を出力し、検出信号発生手段により、前記識別信
号が不感帯ではないことを示す場合にのみ前記判定信号
をクロックランイン信号の検出結果として用いるように
したものである。

（作用） 上記の手段により、量子化信号が所定の基準レベル付
近の不感帯のレベルであれば、不感帯設定手段が働き、
検出信号を得る検出信号発生手段に対して“0",“1"判
定手段からの判定出力を供給しないようにするので、ノ
イズ等の影響で誤った判定出力があってもこれがマスク
されることになる。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、入力端子11には
アナログデジタル変換された文字多重信号が供給され
る。この文字多重信号は、そのMSBが010101…を繰返し
ているか否かを判定する判定回路200に供給される。判
定回路200は、010101…の繰返しであることを判定する
と例えば“1"を出力する。さらに入力信号は、不感帯設
定回路300に供給される。不感帯設定回路300は、入力信
号が基準レベル付近の不感帯の信号であるか否かを判定
して、不感帯の信号であれば“0"を出力し、不感帯以外
の高いレベルの信号であれば“1"を出力する。

不感帯設定回路300の出力および判定回路200の出力
は、検出信号発生回路400に供給される。検出信号発生
回路400は、不感帯設定回路300が“1"を出力していると
きに限って、判定回路200の出力を受付け、この内容が
“1"であれば、CRI信号検出出力を出力端子12に導出す
る。

第２図はCRI信号付近の波形を示している。CRI波形Ａ
の×印点は、16/5fsc（fsc:色副搬送波3.58MHz）でサン
プリングされた点を示している。従って、CRI信号Ａ
は、ｆ＝8/5 fscで見ると、そのMSBは010101…のパター
ンである。従来は、このパターンのみを検出している
が、これでは、ノイズなどが混入した場合、CRI信号期
間でなくてもその近傍で010101…の繰返しが生じること
がある。そこで、本実施例では、不感帯設定回路200
が、第２図の斜線で示す領域を判定し、入力信号レベル
がこの領域であれば、“0"を出力して、検出信号発生回
路400が判定回路200の出力を受付けないようにしてい
る。

これによりノイズ等に影響されずに正確にCRI信号を
検出することができる。

第３図、第４図、第５図はそれぞれこの発明の他の実
施例である。第１図のブロックに対応する部分には、同
一符号を付している。

第３図において、判定回路200は、入力信号が供給さ
れるシフトレジスタ201とこのシフトレジスタ201の各ビ
ット出力を演算する演算回路202により構成される。判
定回路200では、シフトレジスタ201の内容が所定のCRI
パターン（010101…）であるか否かの判定出力を得るも
ので、その原理は第10図で説明した回路と同じである。
不感帯設定回路300は、レベル検出回路301とこのレベル
検出回路301の検出出力が供給されるシフトレジスタ302
とこのシフトレジスタ302の各ビット出力を演算する演
算回路303により構成される。レベル検出回路301は、入
力信号の例えば上位５ビットがオール“1"かオール“0"
である場合には不感帯領域であるから“0"を出力し、そ
の他の場合には“1"を得る。この検出出力は、シフトレ
ジスタ302に格納される。演算回路303は、シフトレジス
タ302の各ビットがオール“1"である場合は、正常信号
であるものとして“1"を出力するが、これ以外の場合は
ノイズなどが混入しているとみなして“0"を出力する。
よって、検出信号発生回路400は、不感帯設定回路303か
ら“1"が出力されたときは、入力信号は正常信号（ノイ
ズ等で大きな影響を受けていない）であるものとして、
判定回路200からの信号を用いて、CRI検出信号を発生す
る。本実施例では、シフトレジスタ201,301の段数は16
ビット分である。従って、不感帯設定回路300からの演
算結果が得られるときは、１回のCRI信号検出に対して
の略最終的な判定時期となっている。

第４図は、第３図の実施例に対して判定回路200、不
感帯設定回路300における構成ビット数を低減した例で
ある。

判定回路200は、入力信号のMSBは、CRI信号繰返し周
期の少なくとも１周期（最小単位）分のビット数を有し
たシフトレジスタ211と、この各出力ビットを演算し所
定のパターンか否かの判定出力を得る演算回路212によ
り構成される。この実施例では上記シフトレジスタは２
周期分のビット数を有している。この判定回路200も動
作原理は先の実施例と同じである。一方、不感帯設定回
路300も、レベル検出回路311と、この検出出力が供給さ
れるシフトレジスタ312と、このシフトレジスタ312の各
出力ビットを演算して全て同一か否かを検出する演算回
路313とで構成される。レベル検出回路311は、先の実施
例と同様な回路であり、上位の例えば５ビットが全て
“0"か“1"であれば“0"を出力する。シフトレジスタ31
2,演算回路313の回路構成は、判定回路200におけるシフ
トレジスタ211と演算回路212による構成と同じである。

このように、判定回路200および不感帯設定回路300が
構成されると、各回路からは、CRI信号繰返し周期の例
えば１周期を単位として判定出力および検出出力が得ら
れるので、検出信号発生回路400は次のように構成され
る。

抽出回路401は、不感帯設定回路300の出力が正常信号
の判定出力“1"を出力したときに、判定回路200からの
出力を導入し、これをシフトレジスタ402に供給する。
よってシフトレジスタ402には、CRI信号の１周期ごとに
判定結果が導入されることになる。そしてCRI信号期間
の終わりに、シフトレジスタ402の各出力ビットが演算
回路403において演算される。演算回路403はシフトレジ
スタ402の各出力ビットが全て同じのときのみCRI検出出
力を出力端子12に出力する。

以上のようにこの実施例によれば先の実施例よりも回
路規模を縮小できる。

第５図は、更に回路規模を低減するのに有効な回路と
して構成された例である。

判定回路200は、ラッチ回路221とイクスクルーシブオ
ア回路222により構成される。この回路は、。入力のMSB
が010101…を繰返していれば連続して“1"を出力するも
ので、そのタイミングチャートは第６図に示す通りであ
る。入力信号（第６図（ａ））が010101…を繰返してい
れば、ラッチ回路221の出力は同図（ｂ）に示すように
入力信号に対して逆相の関係に有り、これらをイクスク
ルーシブオア回路222に供給すると出力は同図（ｃ）に
示すようになる。

不感帯設定回路300は、例えば入力信号の例えば第７
図に示す斜線領域を不感帯として判定するもので、入力
信号の上位６ビットがナンド回路321とオア回路322に供
給される。入力信号のデータの上位６ビットがオール
“1"であれば、ナンド回路321によりアンド回路323が不
導通となり、オア回路322から“1"が出力されても禁止
される。入力信号が充分なレベルであればオア回路322
から出力された“1"がアンド回路324を通りラッチ回路3
24にラッチされ、検出信号発生回路400のアンド回路412
に供給される。

検出信号発生回路400は、抽出回路411、リングカウン
タ部415、演算回路421を有する。抽出回路411は、アン
ド回路412とラッチ回路413で構成され、判定回路200か
ら“1"（入力信号がCRI信号であることを示す）、不感
帯設定回路300から“1"（入力信号が正常であることを
示す）が入力したときには、判定回路200の出力を不感
帯設定回路300から“0"（入力信号が不感帯レベルに入
ることを示す）がいんさんされたときは“0"をラッチ回
路413はラッチする。ラッチ出力は、４段リングカウタ
部415のクリアパルスとして利用される。

リングカウンタ部415は、ラッチ回路417〜420、イク
スクルーシブノア回路416で構成され、8/5 fscのクロッ
クで駆動される。ラッチ回路417〜420は、抽出回路415
の出力が“0"になるとクリアされるもので、判定回路20
0が連続した0101…を検出できなかった場合や、不感帯
領域が検出されたときはクリアされることになる。逆
に、抽出回路411から“1"が出力されているときは、カ
ウントを進めることになる。

第８図は４段リングカウンタ部415がカウンタを進め
た場合のカウント内容を示している。左側の数字は、ク
ロックの入力個数を示している。

このように、正常なCRI信号が入力されているとき
は、４段リングカウンタ部415のカウントが進み、クリ
アから8/5 fscのクロックで15クロック分すすむと、“0
001"を得る。この状態は、CRI信号を検出したものと判
定してもよく、演算回路421により検出され、出力端子1
2にCRI検出出力を得る。演算回路421は、インバータ42
2、ノア回路423により構成されている。

この実施例によれば上述の実施例よりも更に回路規模
を縮小できる。

［発明の効果］ 以上説明したようにこの発明によれば、簡単な構成
で、クロックランイン信号の誤検出を防止でき、信頼性
を向上できる。

【図面の簡単な説明】

第１図はこの発明の基本構成を示す図、第２図はクロッ
クランイン信号の説明図、第３図乃至第５図はそれぞれ
この発明の他の実施例を示す構成説明図、第６図は第５
図は判定回路の動作を説明するために示したタイムチャ
ート、第７図はクロックランイン信号を示す説明図、第
８図はリングカウンタ部のカウント内容を示す説明図、
第９図は従来のクロックランイン信号検出回路を示す
図、第10図は第９図の回路を更に詳しく示す図である。 200……判定回路、300……不感帯設定回路、400……検
出信号発生回路、201,211,302,312,402……シフトレジ
スタ、212,303,313,403,421……演算回路、301,311……
レベル検出回路、401,411……抽出回路、415……リング
カウンタ部。

フロントページの続き (72)発明者 松江 寛史 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝横浜事業所家電技術研究所 内 (72)発明者 牧野 敬 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 昭61−136393（ＪＰ，Ａ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】クロックランイン信号を含む文字多重信号
   が供給され、該文字多重信号が所定パターンを呈してい
   るか否かを判定した判定出力を導出する判定手段と、 前記クロックランイン信号を含む文字多重信号が供給さ
   れ、該文字多重信号が所定レベル内の不感帯レベルであ
   るか否かを示す識別信号を出力する不感帯設定手段と、 この不感帯設定手段からの識別信号と前記判定手段から
   の判定信号が供給され、前記識別信号が不感帯ではない
   ことを示す場合に前記判定信号をクロックランイン信号
   期間の検出結果として用いる検出信号発生手段とを具備
   したことを特徴とする文字多重放送基準信号検出回路。
2. 【請求項２】上記判定手段は、前記文字多重信号を量子
   化した信号の最上位ビットを格納するシフトレジスタ
   と、このシフトレジスタの各ビット出力が所定のパター
   ンであるか否かを検出する演算回路とを具備し、 上記不感帯設定手段は、前記量子化した信号の上位数ビ
   ットがオール“0"かオール“1"である場合に第１の状
   態、これと異なる場合に第２の状態なる識別信号を出力
   するレベル検出回路と、前記レベル検出回路の検出信号
   が供給されるシフトレジスタと、前記シフトレジスタの
   各ビット出力がすべて前記第２の状態に対応する内容で
   ある場合に正常信号であることの識別信号を得る演算回
   路とを具備し、 上記検出信号発生回路は、前記不感帯設定回路が前記量
   子化した信号が正常であることを示す識別信号を得たと
   きに前記判定手段からの出力を抽出する抽出回路と、こ
   の抽出回路の出力が供給されるシフトレジスタと、この
   シフトレジスタの各ビット出力が全て所定の内容である
   ときのみクロックランイン検出信号を導出する演算回路
   とを具備したことを特徴とする請求項１記載の文字多重
   放送基準信号検出回路。
3. 【請求項３】上記判定手段は、クロックランイン信号の
   繰り返し周期の少なくとも１周期分のビット数を有した
   シフトレジスタと、このシフトレジスタの各出力ビット
   を演算して所定のパターンか否かの判定出力を得る演算
   回路とを具備したことを特徴とする請求項１記載の文字
   多重放送基準信号検出回路。
4. 【請求項４】上記判定手段は、前記文字多重信号を量子
   化した信号が供給されるラッチ回路と、このラッチ回路
   の出力と前記量子化した信号が供給されるイクスクルー
   シブオア回路とを具備し、 上記不感帯設定手段は、前記量子化した信号の上位数ビ
   ットが供給されるナンド回路及びオア回路と、前記ナン
   ド回路とオア回路の出力が供給されるアンド回路と、こ
   のアンド回路の出力をラッチするラッチ回路とを具備
   し、 上記検出信号発生手段は、上記不感帯設定手段からの識
   別信号が前記量子化した信号の正常を示す場合に前記判
   定手段の出力を抽出する抽出回路と、この抽出回路の出
   力の一方の状態でカウントを進め他方の状態でクリアさ
   れるリングカウンタと、このリングカウンタのカウント
   値が所定のターンになることを検出することによりクロ
   ックランイン信号の連続期間を計測して検出出力を得る
   演算回路とを具備したことを特徴とする請求項１記載の
   文字多重放送基準信号検出回路。