JPS5888982A - コ−ド検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分針 この発明は例えば文字多重放送装置に用いられるコード
検出回路に関する。

技術的背景 文字多重放送システムは周知のようにテレビジョン信号
に文字データを重畳して送り、受信側では、その文字デ
ータを抜きとり組立てることによってテレビジョン画面
に表示できるようになされている。送られてくる文字多
重信号は、第１図に示すようなフォーマットであり、文
字放送パケットｐ内にクロックランインコード１１、フ
レーミングコード１２、制御コード１３、データ部１４
が含まれている。１６は水平同期信号、１５はバースト
信号である。この文字放送パケット２は、垂直同期信号
から一足の期間。

（例えば２０水千周期）離れた時間位置に重畳されてい
る。クロックランインコード１１は、ｒｌｏｌｏｌｏｌ
ｏｌｏｌｏｌｏｌｏＪのデータであり、そのクロックレ
ートはｙｆｌ（：　（ｆｓｃ　：色副搬送波周波数）で
ある。このクロックランインコード１１は、文字放送パ
ケットυを信号処理する回路の基本的な同期クロックを
位相合せするために用いられる。従って、文字放送パケ
ットｐを扱う信号処理回路は、クロックランインコード
に同期してデータのサンプリング等を行う。フレーミン
グコード１２は、８ビツトであり、ｒｌｌｌｏｏｌｏｌ
Ｊのパターンである。

このフレーミングコード１２はバイト同期信号とも呼ば
れ、データ単位（８ビツト）の区切をあられすことにな
る。したがって、このフレー主ングコード１２が検出さ
れた時点から８ビツトずつのデータが始まることになる
。

背景技術の問題点 上記のように文字多重信号処理回路においては、クロッ
クランインコード１１に同期したクロックを作り、フレ
ーミングコード１２を検出してデータ抜きとりの基準タ
イミングを追跡している＠しかしながら、上記フレーミ
ングコード１８がノイズ等によって乱れた場合は、デー
タ抜きとりの基準タイミングがずれたりまた検出信号が
得られなかったりするので、抜きとったデータが意味を
なさなくなる。

このような不具合を解決するために、フレーミングコー
ド検出回路にて、ある程度の許容ピット数を設定し、フ
レーミングコードが定められた基準コードｒｌｌ１００
１０１Ｊと完全に一致しなくても、例えばＮビットの不
一致があってもこれを７レーミングコードとして判定し
、検出信号を出力するように設定することが考えられる
。

第２図は、フレーミングコード検出回路を示すもので、
１８は文字多重信号（直列）が入力される入力端子であ
り、１９はクロックにより駆動されるシフトレジスタで
ある。このシフトレジスタ１９の検出データは、比較器
２０の一方の入力端に加えられる。この比較器２０の他
方の入力端には、基準コードメモリ２１からの一定のデ
ータｒｌｌｌｏｏ１０１Ｊが加えられている。比較器２
０は、比較タイミングパルスＣが入力したときに内入力
を比較し、その一致パルスＡ又は不一致パルスＢを出力
する。一致パルスＡはオア回路２２を介してフレーミン
グ検出パルスとして導出される。不一致パルスＢは、ス
イッチ回路２３に入力される。スイッチ回路ｊ３は、比
較器２０における比較結果がＮビットの不一致内であれ
ば、オンしており、不一致パルスＢであってもオア回路
２２を介してフレーミング検出信号として導出する。比
較器２０の比較結果がＮピット内か否かを判定するのは
、判定回路２４であり、不一致ビットがＮよりも大きい
場合は、スイッチ回路２３をオフする〇比較タイミング
パルスＣは、例えば垂直同期信号から一定期間おいて、
フレーミングコード１２の後縁に対応するように発生さ
れるパルスである。

次に、王妃基準コードメモリ２１の内容と、シフトレジ
スタ１９の内容を図形化して示すと、第３図に示すよう
になる。タイミングｔ１〜ｔｌ（１は、シフトレジスタ
１９の内容がクロック入力毎に変遷していく状態を示し
ている。通常比較タイミングパルスＣは、タイミングｔ
、・のときに加えられ比較器２０における比較動作が得
られるのが理想である。つまり、タイミングｈ。

では、ちょうどフレーミングコードがシフトレジスタ１
９内に全ビット取り込すれているからである。第２図の
回路は、このタイミングｔｔｓに、比較動作が得られる
こ七を前提として、判別回路２４により、不一致ビット
がＮビットするか否かを判定するようにしている。

しかしながら、伝送系にある一定周期のノイズ、他信号
の高調波が混入した場合、正確なタイミングｔ、。でフ
レーミングコードを比較しても不一致ビットがＮビット
よりも大きくＬビット存在することがある。このような
場合４マ、フレーミングコードの位置で該フレーミング
コードの検出動作を行っても、このフレーミングコード
がある一定周期のノイズ又は高調波の混入により乱され
ているため（４Ｉに伝送信号に生じやい）、フレーミン
グコード無しの判断が行なわれ信号処理が不可能になっ
てしまうことがあるＯ 発明の目的 この発明は上記の事情に対処すべくなされたもので、特
にフレーミングコードの内容が一定に胤れているような
場合でもフレーミング検出信号を得ることのできるコー
ド検出回路を提供することを目的とする。

発明の実施例 以下この発明の実施例を図面を参照して説明する。

第４図において１８は入力端子であり、ここには文字多
重信号（直列）が加えられ、この信号ハ、シフトレジス
タ１９に入力される。このシフトレジスタ１＃はクロッ
クにより駆動され、入力データ（シリアル）を並列に変
換し、検出データとして出力する。このシフトレジスタ
１９の検出データ（例えば８ビツト）は、第１の比較器
２０の一方の入力端、第２の比較器３１の一方の入力端
及びデータラッチ回ｊｌ　Ｊ　Ｏの一方の入力端に加え
られる。データラッチ回路３ｏの出力は、第２の比較器
３１の他方の入力潮に加えられる。前記第１の比較器２
０の他方の入力端には、基準コードメモリ２１の内容ｒ
ｌｌ１００１０１Ｊが加えられている。

シフトレジスタ１９、第１の比較器７０．基準コードメ
モリ２１は、第２図のものと同様であり、第２図と同じ
番号を符して説明は省略する。第１の比較器２０は、比
較タイミングパルスＣが入力したときに比較動作を行い
一致パルスＡ又は不一致パルスＢを出力する。才た、第
１の判定回路２４は、不一致パルスＢが得ら１れたとき
多こ、不〒致ピッ；トがＮビット内か否かを判定し、Ｎ
ビット内であればスイッチ回路２Ｓをオンし、フレーミ
ング検出信号としてオア回路３６を介して導出せしめる
。

さらにｗｃｌの比較６２０には、第２の判定回路３７が
接続されている。この第２の判定回路３７は、比較器２
０において不一致パルスＢが得られたとき、不一致ビッ
トがＬ（Ｎ＜Ｌ）以内か否かを判定する回路である。不
一致ビットがＬビワ１以内であった場合、この第２の判
定回路１１は、先のデータラッチ回路３０に対してラッ
チパルスＤを加え、そのときのシフトレジスタ１＃の内
容を保持させることになる。

第２の比較器３１は；データラッチ回路３０の出力とシ
フトレジスタ１９の出力との内容比較を行う。比較内容
が一致すれば、一致パルスＥを出力し、オア回路３４を
通してアンド回路Ｓ５の一方の入力端にこの線数パルス
Ｅを加える。また、第２の比較器３１において不一致パ
ルスＦが得られれば、第３の判定回路Ｓ２は、不一致ビ
ットがＭ以内か否かを判定し、Ｍ以内であればスイッチ
回路３３をオンし、オア回路５１を介してその不一致パ
ルスＦをアンド回路Ｊ５の一方の入力端に加える。アン
ド回路３５の他方の入力端には、前記第２の判定＠ｗＩ
３１の出力が加えられている。したがって、アンド回路
３５からは、Ｍｌの比較器２０における不一致ビットが
Ｌ以内であり、かつ第２の比較器３１における不一致ビ
ットがＭ以内のとき及び一致パルスＥが得られたときに
出力パルスが導出され、これは、オア回路Ｓ６を介して
フレーミング検出信号として出力される。

発明の効果 上述した本回路によると、フレーミングコードが性能を
受は続けた場合−ども、アンド回路３５から出力パルス
を得ることができ、これがフレーミング検出信号として
利用される。とくに、フレーミングコードが連続して一
定の高調波とかノイズによって伝送系で影響を受けた場
合、本回路は有効である。また、第１．第２゜第３の判
定回路２４，３１．３２に２ける判定ビットは、フレー
ミングコードのビット数とか、許容条件によって定めら
れる。使用条件、環境の良い場所ではビット数を少なく
シ、悪い場所では大きく設足すれば良い。また周り環境
の変化が倣しい場所では、Ｎと５間の差を大きくしてや
れば検出確率が高くなる。

上記したようにこの発明は特にフレーミングコードなど
゛のようにデジタル処理の基準となる信号が伝送されて
来るような場合にそのコードが一定の外乱を受けている
ような場合にも安定してこのコードを検出することので
きるコード検出回路を提供することができる。

【図面の簡単な説明】

第１図は文字多重放送信号の例を示すフォーマット図、
第２図は従来のコード噴出回路の構成図、第３図はフレ
ーミングコード検出回路の一部説明図、第４図はこの発
明の一実施例を示す回路図である。 １９・・・シフトレジスタ、２０・・・第１の比較器、
２１・・・基準コードメモリ、３ｏ・・・データラッチ
回路、３１・・・第１の比較器、２４．３１．３２・・
・第１．１ｓ２　［３（７）４’ｌｌ定回Ｍ、３４．Ｊ
６−・・オア回路、３６・・・アンド回路。 出恥人代理人　弁郡士　鈴　江　武　彦第１図 ０ 第２図 第３図 ９

Claims (1)

【特許請求の範囲】
1. 被検出コードを直列に含む信号が入力され、この信号に
   含まれるデータを並列に変換するシフトレジスタと、こ
   のシフトレジスタの並列出力が、一方の入力端に加えら
   れ、他方の入力端には基準コードメモリから前記被検出
   コードに対応した基準コードが加えられるｔａｌの比較
   器と、この第１の比較器の比較結果による不一致ビット
   数がＮ（Ｎは正の整数）であれば前記被検出コードを検
   出したものとして判定する第１の判定回路と、この第１
   の判定回路が前記被検出コードを検出したものとして判
   定した結果によるパルス出力と、前記第１の比較器にお
   いて得られた一致パルスとをコード検出信号として導出
   する第１のオア回路とを具備したコード検出回路におい
   て、前記シフトレジスタの並列出力が入力されるデータ
   ラッチ回路と、このデータラッチ回路の出力が一方の入
   力端に加えられ他方の入力端に前記シフトレジスタの並
   列出力が加えられる第２の比較器と、前記第１の比較器
   による比較結果がＬ（Ｌは正の整数）（Ｌ＞Ｍ）てあれ
   ば前記データラッチ回路にラッチパルスを加える第２の
   判定回路と、前記第２の比較器の比較結果による不一致
   ビット数がＭ（Ｍは正の整数）であれば前記被検出コー
   ドを検出したものとして判定する第３の判定回路と、こ
   の第３の判定回路が前記被検出コードを検出したものと
   して判定した結果によるパルス出力と、前記第２の比較
   器において得られた一致パルスとを導出する第２のオア
   回路と、この第２のオア囲路の出力パルスと前記第３の
   判定回路の出力ラッチパルスとの論理積をとり前記第１
   のオア回路に加えるアンド回路とを具備したことを特徴
   とするフード検出回路。