JP2665160B2 - 多層プリント基板の配線処理装置 - Google Patents
多層プリント基板の配線処理装置Info
- Publication number
- JP2665160B2 JP2665160B2 JP6185050A JP18505094A JP2665160B2 JP 2665160 B2 JP2665160 B2 JP 2665160B2 JP 6185050 A JP6185050 A JP 6185050A JP 18505094 A JP18505094 A JP 18505094A JP 2665160 B2 JP2665160 B2 JP 2665160B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- printed circuit
- multilayer printed
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は高速素子が実装される多
層プリント基板の配線処理装置に関し、特に同じインピ
ーダンスの配線層を使用して高速素子の信号ピン間の配
線パターンを形成する配線処理装置に関する。
層プリント基板の配線処理装置に関し、特に同じインピ
ーダンスの配線層を使用して高速素子の信号ピン間の配
線パターンを形成する配線処理装置に関する。
【０００２】
【従来の技術】高速素子、例えばＥＣＬ等の高速集積回
路が実装されて高速信号処理を行う多層プリント基板に
配線パターンを形成する場合、高速信号特性の安定化を
はかるために、高速素子の信号ピン間の配線は同じイン
ピーダンスの配線層を使用して行うようにしている。そ
して、配線処理が終了した後、同じインピーダンスの配
線層を使用して高速素子の信号ピン間の配線が形成され
ているか否かを、回路設計者が目視によりチェックして
いる。
路が実装されて高速信号処理を行う多層プリント基板に
配線パターンを形成する場合、高速信号特性の安定化を
はかるために、高速素子の信号ピン間の配線は同じイン
ピーダンスの配線層を使用して行うようにしている。そ
して、配線処理が終了した後、同じインピーダンスの配
線層を使用して高速素子の信号ピン間の配線が形成され
ているか否かを、回路設計者が目視によりチェックして
いる。
【０００３】
【発明が解決しようとする課題】上述したように従来
は、配線処理が終了した後、回路設計者が目視によっ
て、同じインピーダンスの配線層を使用して高速素子の
信号ピン間の配線がなされているか否かをチェックして
いる。しかし、多層プリント基板の高密度化に伴い配線
層の確認は困難であり、チェックミスが生じ易い。ま
た、チェックミスにより異なったインピーダンスの配線
層間での配線が行われた場合には、インピーダンス不整
合が生じて所望の高速信号特性を得ることができない。
更に、回路設計変更等によって配線修正する場合には配
線経路の確認が必要となるが、配線層を見付けて配線経
路を確認するのは容易でないという問題点がある。
は、配線処理が終了した後、回路設計者が目視によっ
て、同じインピーダンスの配線層を使用して高速素子の
信号ピン間の配線がなされているか否かをチェックして
いる。しかし、多層プリント基板の高密度化に伴い配線
層の確認は困難であり、チェックミスが生じ易い。ま
た、チェックミスにより異なったインピーダンスの配線
層間での配線が行われた場合には、インピーダンス不整
合が生じて所望の高速信号特性を得ることができない。
更に、回路設計変更等によって配線修正する場合には配
線経路の確認が必要となるが、配線層を見付けて配線経
路を確認するのは容易でないという問題点がある。
【０００４】本発明の目的は、高速素子の信号ピン間の
配線が同じインピーダンスの配線層上に確実に形成で
き、従って、回路設計者の目視チェックミスによるイン
ピーダンス不整合を防止でき、また、配線修正が必要と
なったときに配線経路の確認が容易にできるようにする
多層プリント基板の配線処理装置を提供することにあ
る。
配線が同じインピーダンスの配線層上に確実に形成で
き、従って、回路設計者の目視チェックミスによるイン
ピーダンス不整合を防止でき、また、配線修正が必要と
なったときに配線経路の確認が容易にできるようにする
多層プリント基板の配線処理装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明の多層プリント基
板の配線処理装置は、高速素子が実装される多層プリン
ト基板に配線パターンを形成する多層プリント基板の配
線処理装置において、前記多層プリント基板の各配線層
のインピーダンスを示すデータに基づきインピーダンス
が同一である２つの配線層をペア層として設定するペア
層設定手段と、前記高速素子の信号ピン間の接続を示す
回路接続データに基づき前記ペア層に限定して配線パタ
ーンを形成する配線手段とを備える。また、前記配線手
段が形成した配線パターンについて前記ペア層に限定し
て形成されているか否かをチェックし、間違いが検出さ
れたときは前記配線手段に配線のやり直しをさせるチェ
ック手段を備える構成としてもよい。
板の配線処理装置は、高速素子が実装される多層プリン
ト基板に配線パターンを形成する多層プリント基板の配
線処理装置において、前記多層プリント基板の各配線層
のインピーダンスを示すデータに基づきインピーダンス
が同一である２つの配線層をペア層として設定するペア
層設定手段と、前記高速素子の信号ピン間の接続を示す
回路接続データに基づき前記ペア層に限定して配線パタ
ーンを形成する配線手段とを備える。また、前記配線手
段が形成した配線パターンについて前記ペア層に限定し
て形成されているか否かをチェックし、間違いが検出さ
れたときは前記配線手段に配線のやり直しをさせるチェ
ック手段を備える構成としてもよい。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】一般に多層プリント基板は、同じインピー
ダンスを呈する複数の配線層からなる。例えば、図３
（ａ）に示すような４層のプリント基板では、第１層と
第４層とが同じインピーダンスであり、また、第２層と
第３層とが同じインピーダンスである。ここで、同じイ
ンピーダンスの２つの配線層をペア層と称すれば、第１
層と第４層とがペア層となり、第２層と第３層とがペア
層となる。本発明は、多層プリント基板の各配線層に対
してペア層を設定し、このペア層に高速素子の信号ピン
間の配線を行うようにしている。
ダンスを呈する複数の配線層からなる。例えば、図３
（ａ）に示すような４層のプリント基板では、第１層と
第４層とが同じインピーダンスであり、また、第２層と
第３層とが同じインピーダンスである。ここで、同じイ
ンピーダンスの２つの配線層をペア層と称すれば、第１
層と第４層とがペア層となり、第２層と第３層とがペア
層となる。本発明は、多層プリント基板の各配線層に対
してペア層を設定し、このペア層に高速素子の信号ピン
間の配線を行うようにしている。
【０００８】図１は本発明の一実施例を示すブロック図
であり、配線処理に必要な配線情報を入力するための入
力部１と、この入力部１へ入力された配線情報を格納す
るデータ記憶部２と、このデータ記憶部２に格納された
配線情報に基づき配線パターンを形成する配線処理部３
と、配線処理された配線結果を示す配線パターン情報を
出力する出力部４とを備えている。
であり、配線処理に必要な配線情報を入力するための入
力部１と、この入力部１へ入力された配線情報を格納す
るデータ記憶部２と、このデータ記憶部２に格納された
配線情報に基づき配線パターンを形成する配線処理部３
と、配線処理された配線結果を示す配線パターン情報を
出力する出力部４とを備えている。
【０００９】さて、入力部１へ入力する配線情報として
は、多層プリント基板に実装される高速素子やその他の
部品間の接続を示す回路接続データＤ１、実装部品の配
置位置や接続ピン位置等を示す部品配置データＤ２、お
よび多層プリント基板の各配線層のインピーダンスを示
すデータＤ３である。
は、多層プリント基板に実装される高速素子やその他の
部品間の接続を示す回路接続データＤ１、実装部品の配
置位置や接続ピン位置等を示す部品配置データＤ２、お
よび多層プリント基板の各配線層のインピーダンスを示
すデータＤ３である。
【００１０】次に配線処理部３における動作について、
図２を参照して説明する。
図２を参照して説明する。
【００１１】まず、多層プリント基板の各配線層のイン
ピーダンスを示すデータＤ３に基づき、同じインピーダ
ンスの２つの配線層を選定してペア層として設定する
（ステップ２１）。次に部品配置データＤ２に基づき、
配線対象が高速素子の信号ピンであるか否かを判定し
（ステップ２２）、高速素子の信号ピンであれば、回路
接続データＤ１に基づき信号ピン間の配線を行う。この
場合、ステップ２１において設定された同じインピーダ
ンスのペア層を使用して配線パターンを形成する（ステ
ップ２３）。高速素子の信号ピン配線が終了した時点
で、配線がペア層に限定して形成されているか否かのチ
ェックを行う。この配線チェックの結果、配線経路の間
違いが検出されたときは、ステップ２３に戻って配線を
やり直す（ステップ２４）。
ピーダンスを示すデータＤ３に基づき、同じインピーダ
ンスの２つの配線層を選定してペア層として設定する
（ステップ２１）。次に部品配置データＤ２に基づき、
配線対象が高速素子の信号ピンであるか否かを判定し
（ステップ２２）、高速素子の信号ピンであれば、回路
接続データＤ１に基づき信号ピン間の配線を行う。この
場合、ステップ２１において設定された同じインピーダ
ンスのペア層を使用して配線パターンを形成する（ステ
ップ２３）。高速素子の信号ピン配線が終了した時点
で、配線がペア層に限定して形成されているか否かのチ
ェックを行う。この配線チェックの結果、配線経路の間
違いが検出されたときは、ステップ２３に戻って配線を
やり直す（ステップ２４）。
【００１２】例えば、図３（ａ）に示した多層プリント
基板に対して、同一インピーダンスの第２層と第３層の
ペア層を使用して高速素子の信号ピン間配線を行う場
合、例えば図３（ｂ）に示すように、信号ピンＡから信
号ピンＢへの配線経路が、信号ピンＡ→第２層→第３層
→第２層→信号ピンＢと正しく形成されるべきところ
が、例えば図３（ｃ）に示すように、信号ピンＡ→第２
層→第４層→第３層→信号ピンＢと間違って形成された
場合は、正しい経路となるように配線をやり直す。
基板に対して、同一インピーダンスの第２層と第３層の
ペア層を使用して高速素子の信号ピン間配線を行う場
合、例えば図３（ｂ）に示すように、信号ピンＡから信
号ピンＢへの配線経路が、信号ピンＡ→第２層→第３層
→第２層→信号ピンＢと正しく形成されるべきところ
が、例えば図３（ｃ）に示すように、信号ピンＡ→第２
層→第４層→第３層→信号ピンＢと間違って形成された
場合は、正しい経路となるように配線をやり直す。
【００１３】一方、ステップ２２において、配線対象が
高速素子の信号ピン以外であると判定されときは、配線
層に制約されることなく空きスペースを使用して配線を
形成する（ステップ２５）。全ての実装部品について配
線が終了するまで、ステップ２２からステップ２５まで
の処理を繰返す（ステップ２６）。
高速素子の信号ピン以外であると判定されときは、配線
層に制約されることなく空きスペースを使用して配線を
形成する（ステップ２５）。全ての実装部品について配
線が終了するまで、ステップ２２からステップ２５まで
の処理を繰返す（ステップ２６）。
【００１４】このようにして配線が実行されて配線処理
が終了した後、出力部４は配線結果を示す配線パターン
情報をプリントアウトあるいは画面表示する。
が終了した後、出力部４は配線結果を示す配線パターン
情報をプリントアウトあるいは画面表示する。
【００１５】
【発明の効果】以上説明したように本発明によれば、多
層プリント基板に高速素子の信号ピン間の配線パターン
を形成する場合、多層プリント基板の同じインピーダン
スの配線層を２つ選定してペア層として設定し、このペ
ア層に限定して配線パターンを形成することにより、同
じインピーダンスの配線層上に確実に配線を形成できの
で、インピーダンス不整合を防止できる。また、配線層
がペア層に限定されるので、配線修正が必要となったと
きに配線経路の確認が容易となる。
層プリント基板に高速素子の信号ピン間の配線パターン
を形成する場合、多層プリント基板の同じインピーダン
スの配線層を２つ選定してペア層として設定し、このペ
ア層に限定して配線パターンを形成することにより、同
じインピーダンスの配線層上に確実に配線を形成できの
で、インピーダンス不整合を防止できる。また、配線層
がペア層に限定されるので、配線修正が必要となったと
きに配線経路の確認が容易となる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示した配線処理部３における動作を説明
するためのフローチャートである。
するためのフローチャートである。
【図３】本実施例における多層プリント基板の一例を示
す断面図であり、（ａ）は多層プリント基板の配線層を
示し、（ｂ）は正しく形成された配線経路を示し、
（ｃ）は間違って形成された配線経路を示している。
す断面図であり、（ａ）は多層プリント基板の配線層を
示し、（ｂ）は正しく形成された配線経路を示し、
（ｃ）は間違って形成された配線経路を示している。
１ 入力部 ２ データ記憶部 ３ 配線処理部 ４ 出力部 ２１〜２６ 配線処理ステップ Ｄ１ 回路接続データ Ｄ２ 部品配置データ Ｄ３ プリント基板の各配線層のインピーダンスを示
すデータ
すデータ
Claims (2)
- 【請求項１】 高速素子が実装される多層プリント基板
に配線パターンを形成する多層プリント基板の配線処理
装置において、前記多層プリント基板の各配線層のイン
ピーダンスを示すデータに基づきインピーダンスが同一
である２つの配線層をペア層として設定するペア層設定
手段と、前記高速素子の信号ピン間の接続を示す回路接
続データに基づき前記ペア層に限定して配線パターンを
形成する配線手段とを備えることを特徴とする多層プリ
ント基板の配線処理装置。 - 【請求項２】 前記配線手段が形成した配線パターンに
ついて前記ペア層に限定して形成されているか否かをチ
ェックし、間違いが検出されたときは前記配線手段に配
線のやり直しをさせるチェック手段を備えることを特徴
とする請求項１記載の多層プリント基板の配線処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185050A JP2665160B2 (ja) | 1994-08-08 | 1994-08-08 | 多層プリント基板の配線処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185050A JP2665160B2 (ja) | 1994-08-08 | 1994-08-08 | 多層プリント基板の配線処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0850607A JPH0850607A (ja) | 1996-02-20 |
| JP2665160B2 true JP2665160B2 (ja) | 1997-10-22 |
Family
ID=16163927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6185050A Expired - Fee Related JP2665160B2 (ja) | 1994-08-08 | 1994-08-08 | 多層プリント基板の配線処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2665160B2 (ja) |
-
1994
- 1994-08-08 JP JP6185050A patent/JP2665160B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0850607A (ja) | 1996-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7430729B2 (en) | Design rule report utility | |
| US8516431B2 (en) | Rule check system, design rule check method and design rule check program | |
| JPH0743742B2 (ja) | 自動配線方法 | |
| JP2665160B2 (ja) | 多層プリント基板の配線処理装置 | |
| JP3031311B2 (ja) | プリント基板ｃａｄシステム | |
| JPH11143917A (ja) | プリント基板検査装置および方法 | |
| TWI830565B (zh) | 印刷電路板的通孔及連接器引腳自動檢查方法 | |
| JP2879237B2 (ja) | 印刷配線板設計装置 | |
| JP2004252743A (ja) | 多層配線基板の設計装置、その設計方法及び記録媒体 | |
| JPH11282895A (ja) | 電気系ｃａｄネットデータ検証方法および電気系ｃａｄネットデータ検証プログラムを記録した媒体 | |
| JP3109483B2 (ja) | 放射ノイズ防止プリント基板配置配線処理システム | |
| JP4240553B2 (ja) | プリント基板製造用ｃａｄ装置による電源回路の設計方法 | |
| JPS62278672A (ja) | プリント基板の部品配置決定方法 | |
| JP2582297B2 (ja) | プリント基板設計装置における図形情報修正方法 | |
| KR101758569B1 (ko) | 전자캐드 파일의 부품 자동 삽입 경로 설정 방법 | |
| JP2006268280A (ja) | シグナルインテグリティ確認方法 | |
| JP2000181948A (ja) | 階層図面設計装置 | |
| JPH04293168A (ja) | 未使用パッドの縮小方法 | |
| JP2776269B2 (ja) | 印刷配線板設計装置 | |
| JPH0773238A (ja) | 不要ランド削除システム | |
| JPS63115273A (ja) | Ｃａｄシステム | |
| JP2000181947A (ja) | 多層プリント配線基板の回路設計方法 | |
| JPH04205189A (ja) | プリント配線板の設計検査方法 | |
| JP2000020579A (ja) | 基板設計装置及び基板設計方法 | |
| JPH1153426A (ja) | プリント基板設計方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970610 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080620 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090620 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100620 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |