JP2663641B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JP2663641B2 JP2663641B2 JP1185792A JP18579289A JP2663641B2 JP 2663641 B2 JP2663641 B2 JP 2663641B2 JP 1185792 A JP1185792 A JP 1185792A JP 18579289 A JP18579289 A JP 18579289A JP 2663641 B2 JP2663641 B2 JP 2663641B2
- Authority
- JP
- Japan
- Prior art keywords
- gaas
- layer
- gaas layer
- effect transistor
- temperature
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はMOCVD法によるn+GaAs選択エピタキシャル成
長技術を用いた電界効果トランジスタの製造方法に係
り、特にショートチャネル効果を抑えるための低温プロ
セス技術に関する。
長技術を用いた電界効果トランジスタの製造方法に係
り、特にショートチャネル効果を抑えるための低温プロ
セス技術に関する。
［従来の技術］ GaAsMESFETのオーミックコンタクト層にはn+GaAsが用
いられている。第６図に示すように、従来のMESFETはゲ
ート電極２を挟むソース電極１とドレイン電極３との下
にオーミックコンタクトを取るためにn+GaAs層４が形成
される。n+GaAs層４は通常、イオン打ち込み法により形
成されている。ところが、この方法ではn+GaAs層４から
ゲート下のｎチャネル層（以下、単にｎ層という）への
不純物のにじみ出しにより、いわゆるショートチャネル
効果が生じる。そのため、ゲート長Lgを短くしても期待
したほどgm（相互コンダクタンス）が上がらず、しか
も、しきい値電圧Vthが低くなるという問題があった。
いられている。第６図に示すように、従来のMESFETはゲ
ート電極２を挟むソース電極１とドレイン電極３との下
にオーミックコンタクトを取るためにn+GaAs層４が形成
される。n+GaAs層４は通常、イオン打ち込み法により形
成されている。ところが、この方法ではn+GaAs層４から
ゲート下のｎチャネル層（以下、単にｎ層という）への
不純物のにじみ出しにより、いわゆるショートチャネル
効果が生じる。そのため、ゲート長Lgを短くしても期待
したほどgm（相互コンダクタンス）が上がらず、しか
も、しきい値電圧Vthが低くなるという問題があった。
そこで、第７図に示すようなLDD（Lightly Doped Dor
ain）構造が採用された。これは基板上のn-層10よりは
高いが、n+GaAs層４よりキャリア濃度の低いｎ′層５
を、ゲート下のｎ層とn+GaAs層４との間にイオン打込み
により設けて、n+GaAs領域のにじみ出しによるショート
チャネル効果を低減するものである。
ain）構造が採用された。これは基板上のn-層10よりは
高いが、n+GaAs層４よりキャリア濃度の低いｎ′層５
を、ゲート下のｎ層とn+GaAs層４との間にイオン打込み
により設けて、n+GaAs領域のにじみ出しによるショート
チャネル効果を低減するものである。
しかし、この構造にも問題があった。それは、n+GaAs
層とゲート下のｎ層との間にn+GaAs層よりキャリア濃度
の低い層長Ln′のｎ′層が存在するため、ソース抵抗Rs
が上がり、その結果としてgmが低下する。またｎ′層が
イオン打ち込みで形成されるため、基本的にそのキャリ
ア濃度を約１×1018cm-3以上に上げられず、やはりソー
ス抵抗Rsを低くできないことなどである。
層とゲート下のｎ層との間にn+GaAs層よりキャリア濃度
の低い層長Ln′のｎ′層が存在するため、ソース抵抗Rs
が上がり、その結果としてgmが低下する。またｎ′層が
イオン打ち込みで形成されるため、基本的にそのキャリ
ア濃度を約１×1018cm-3以上に上げられず、やはりソー
ス抵抗Rsを低くできないことなどである。
そこで、この問題を解決するために第４図に示すよう
に、ｎ′層５の上に積み上げてn+GaAs層６を選択的に再
成長することが行われている（例えば、文献；上武一孝
他“MOCVDによるn+GaAs選択成長を用いた高gmGaAsMESFE
Tの製作と特性",SSD84 122,1985.1.23,p7〜12）。即
ち、GaAs基板の結晶部のみに新たな物質であるn+GaAs層
６を選択的にエピタキシャル成長させている。この構造
ではn+GaAs層６をMOCVD法（有機金属気相成長法）によ
り成長させるためにn+GaAs層６のキャリア濃度を７×10
18cm-3程度まで上げることができる。しかも、ゲート電
極２とソース電極１下のn+GaAs層６との間の距離（目あ
きの部分）Lsを小さくできる。この結果ソース抵抗Rsの
大巾な低減が達成されている。
に、ｎ′層５の上に積み上げてn+GaAs層６を選択的に再
成長することが行われている（例えば、文献；上武一孝
他“MOCVDによるn+GaAs選択成長を用いた高gmGaAsMESFE
Tの製作と特性",SSD84 122,1985.1.23,p7〜12）。即
ち、GaAs基板の結晶部のみに新たな物質であるn+GaAs層
６を選択的にエピタキシャル成長させている。この構造
ではn+GaAs層６をMOCVD法（有機金属気相成長法）によ
り成長させるためにn+GaAs層６のキャリア濃度を７×10
18cm-3程度まで上げることができる。しかも、ゲート電
極２とソース電極１下のn+GaAs層６との間の距離（目あ
きの部分）Lsを小さくできる。この結果ソース抵抗Rsの
大巾な低減が達成されている。
［発明が解決しようとする課題］ ところが、このn+GaAs層の選択再成長はMOCVD法で行
われるため、その成長温度は通常650〜800℃と高い。上
記文献でも620゜以上である。成長温度が高いと不純物
の広がりが短時間に起こってしまう。従って、この再成
長中にｎ層やｎ′層の不純物が拡散し、キャリアプロフ
ァイルの劣化やn+GaAs層のにじみ出しが生じる恐れがあ
った。
われるため、その成長温度は通常650〜800℃と高い。上
記文献でも620゜以上である。成長温度が高いと不純物
の広がりが短時間に起こってしまう。従って、この再成
長中にｎ層やｎ′層の不純物が拡散し、キャリアプロフ
ァイルの劣化やn+GaAs層のにじみ出しが生じる恐れがあ
った。
また、特に、第５図に示すようなヘテロ構造のFETにn
+GaAs層６をMOCVDで選択再成長する場合には、再成長温
度が高いとチャネル層を形成するヘテロ界面の急峻性の
劣化が生じFET特性が低下してしまうという欠点があっ
た。
+GaAs層６をMOCVDで選択再成長する場合には、再成長温
度が高いとチャネル層を形成するヘテロ界面の急峻性の
劣化が生じFET特性が低下してしまうという欠点があっ
た。
因に、この第５図に示すヘテロ構造のFETはDC HIG FE
T（Doped−Channel Heterostructure Insulated Gate F
ET）と呼ばれる。ソース，ドレインのn+GaAs層６を選択
的にMOCVDで形成する。チャネル領域より高い位置にソ
ース，ドレインを作るので、ショートチャネル効果が抑
えられることは第４図と同じである。特に基板とゲート
の間に絶縁性のAlGaAs層を挟む構造にして、ゲートにか
ける電圧の上限を上げて動作マージンを向上し、高速化
を図ったものである。
T（Doped−Channel Heterostructure Insulated Gate F
ET）と呼ばれる。ソース，ドレインのn+GaAs層６を選択
的にMOCVDで形成する。チャネル領域より高い位置にソ
ース，ドレインを作るので、ショートチャネル効果が抑
えられることは第４図と同じである。特に基板とゲート
の間に絶縁性のAlGaAs層を挟む構造にして、ゲートにか
ける電圧の上限を上げて動作マージンを向上し、高速化
を図ったものである。
このような高温プロセスによる欠点をなくすため、低
温プロセスの必要性が叫ばれているが、イオン打込み層
の活性化やひずみ除去が難しくなること、薄膜を低温で
堆積する必要があること等未解決の課題が残るため、未
だ実現していない。
温プロセスの必要性が叫ばれているが、イオン打込み層
の活性化やひずみ除去が難しくなること、薄膜を低温で
堆積する必要があること等未解決の課題が残るため、未
だ実現していない。
本発明の目的は、n+GaAs層のMOCVD法による低温の選
択的再成長を可能とする最適な成長温度範囲を見い出す
ことによって、上記した従来技術の欠点を解消し、不純
物拡散やヘテロ界面の急峻性の劣化を防止し、良質なn+
GaAs層の選択成長を可能とする電界効果トランジスタの
製造方法を提供することにある。
択的再成長を可能とする最適な成長温度範囲を見い出す
ことによって、上記した従来技術の欠点を解消し、不純
物拡散やヘテロ界面の急峻性の劣化を防止し、良質なn+
GaAs層の選択成長を可能とする電界効果トランジスタの
製造方法を提供することにある。
［課題を解決するための手段］ 本発明の電界効果トランジスタの製造方法は、GaAs基
板上にそれぞれｎ型のソース、ゲート及びドレインとな
る領域を形成した後、ソース及びドレイン上にそれぞれ
オーミックコンタクトをとるためのn+GaAs層をMOCVD法
により選択的に再成長させて形成し、その後ソース、ゲ
ート及びドレインの各電極を形成する電界効果トランジ
スタの製造方法において、 n+GaAs層をMOCVD法により選択的に再成長させるに際
し、 成長温度を450℃〜550℃とし、かつ、 Ｖ族原料及びIII族原料を、これらの原料から成長さ
せた時のGaAsのキャリア濃度が1015cm-3以下となる濃度
比に設定して供給し、かつ、 n+GaAs層のキャリア濃度を達成するのに必要な量のｎ
型ドーパント原料を供給して、電界効果トランジスタを
製造するものである。
板上にそれぞれｎ型のソース、ゲート及びドレインとな
る領域を形成した後、ソース及びドレイン上にそれぞれ
オーミックコンタクトをとるためのn+GaAs層をMOCVD法
により選択的に再成長させて形成し、その後ソース、ゲ
ート及びドレインの各電極を形成する電界効果トランジ
スタの製造方法において、 n+GaAs層をMOCVD法により選択的に再成長させるに際
し、 成長温度を450℃〜550℃とし、かつ、 Ｖ族原料及びIII族原料を、これらの原料から成長さ
せた時のGaAsのキャリア濃度が1015cm-3以下となる濃度
比に設定して供給し、かつ、 n+GaAs層のキャリア濃度を達成するのに必要な量のｎ
型ドーパント原料を供給して、電界効果トランジスタを
製造するものである。
［作用］ MOCVD法によるGaAsエピタキシャル成長温度を600℃よ
りも低くすると、いかなる温度においても必ずGaAs結晶
の表面状態が悪化すると考えられていた。しかし、成長
温度が450〜550℃の範囲で、かつ、気相中のＶ族原料と
III族原料の濃度比を、アンドープのGaAsを成長した時
にそのキャリア濃度が1015cm-3以下となるように設定し
た場合には、例外的に鏡面成長が得られ、良質なn+GaAs
層が成長することがわかった。
りも低くすると、いかなる温度においても必ずGaAs結晶
の表面状態が悪化すると考えられていた。しかし、成長
温度が450〜550℃の範囲で、かつ、気相中のＶ族原料と
III族原料の濃度比を、アンドープのGaAsを成長した時
にそのキャリア濃度が1015cm-3以下となるように設定し
た場合には、例外的に鏡面成長が得られ、良質なn+GaAs
層が成長することがわかった。
［実施例］ 以下、本発明の電界効果トランジスタの製造方法を第
１図〜第５図を用いて説明する。
１図〜第５図を用いて説明する。
本実施例の電界効果トランジスタの製造方法は、 第４図に示すn+GaAs選択再成長構造のGaAsMESFET、も
しくは第５図に示すn+GaAs選択再成長構造でヘテロ構造
を持つFETにおいて、そのオーミックコンタクトをとる
ためのn+GaAs層をMOCVD法により選択的に基板に再成長
させる際の成長条件に特徴がある。
しくは第５図に示すn+GaAs選択再成長構造でヘテロ構造
を持つFETにおいて、そのオーミックコンタクトをとる
ためのn+GaAs層をMOCVD法により選択的に基板に再成長
させる際の成長条件に特徴がある。
即ち、MOCVD法によるn+GaAs層の選択再成長を450〜55
0℃の低温の成長温度範囲で行う。
0℃の低温の成長温度範囲で行う。
しかも、その時の気相中のＶ族原料とIII族原料の濃
度比いわゆるV/III比をその温度で成長させたアンドー
プGaAsのキャリア濃度が1015cm-3以下となるようなV/II
I比に設定する。
度比いわゆるV/III比をその温度で成長させたアンドー
プGaAsのキャリア濃度が1015cm-3以下となるようなV/II
I比に設定する。
このようにすることにより、不純物拡散やヘテロ界面
急峻性の劣化を生じさせることなしに、良質なn+GaAs層
の選択再成長が可能となる。
急峻性の劣化を生じさせることなしに、良質なn+GaAs層
の選択再成長が可能となる。
ここで前提条件となる原料系としては、通常のMOCVD
法と同様に、キャリアガスとしてH2もしくはN2ガスを用
い、III族原料としてTMG（トリメチルガリウム）もしく
はTEG（トリエチルガリウム）、Ｖ族原料としてAsH
3（アルシン）もしくは有機Asを用いる。
法と同様に、キャリアガスとしてH2もしくはN2ガスを用
い、III族原料としてTMG（トリメチルガリウム）もしく
はTEG（トリエチルガリウム）、Ｖ族原料としてAsH
3（アルシン）もしくは有機Asを用いる。
なお、ｎ型ドーパントとしてはSiH4,Si2H6,H2Se,H2S,
トリメチルスズなどが好ましい。
トリメチルスズなどが好ましい。
また、成長温度を450〜550℃に限定した理由は次の通
りである。
りである。
我々の実験によれば、600℃以上は問題はないが、成
長温度の低下と共にGaAs結晶の表面状態が悪化し、550
℃では必要とする鏡面が全く得られないことが分かっ
た。しかしながら、さらに温度を下げると、500℃及び4
50℃では鏡面となることも分かった。そして、400℃以
下ではTMGの分散効率が低下しほとんど成長しなくな
る。従って、低温成長の温度範囲は450℃〜550℃の範囲
にあり、特に500℃付近が良いとの結論を得た。何故な
らば第１図に示すように鏡面成長が得られた500℃成長G
aAsと450℃成長GaAsの4.2kのPL（フォトルミネッセン
ス）発光を比較すると、450℃ではPL発光ピークがブロ
ードで非常に弱く結晶性が悪いのに対して、500℃成長
では正常なPL発光ピークが観察されたからである。禁制
帯幅に相当するエネルギ（eV）に現れるPL発光ピークの
強度は、結晶性が良いほど強く現れる。従って、このピ
ークから結晶構造の良否を判定することができる。
長温度の低下と共にGaAs結晶の表面状態が悪化し、550
℃では必要とする鏡面が全く得られないことが分かっ
た。しかしながら、さらに温度を下げると、500℃及び4
50℃では鏡面となることも分かった。そして、400℃以
下ではTMGの分散効率が低下しほとんど成長しなくな
る。従って、低温成長の温度範囲は450℃〜550℃の範囲
にあり、特に500℃付近が良いとの結論を得た。何故な
らば第１図に示すように鏡面成長が得られた500℃成長G
aAsと450℃成長GaAsの4.2kのPL（フォトルミネッセン
ス）発光を比較すると、450℃ではPL発光ピークがブロ
ードで非常に弱く結晶性が悪いのに対して、500℃成長
では正常なPL発光ピークが観察されたからである。禁制
帯幅に相当するエネルギ（eV）に現れるPL発光ピークの
強度は、結晶性が良いほど強く現れる。従って、このピ
ークから結晶構造の良否を判定することができる。
さらに、V/III比をその温度で成長させたアンドープG
aAsのキャリア濃度が1015cm-3以下となるようなV/III比
に限定したのは、次の理由による。
aAsのキャリア濃度が1015cm-3以下となるようなV/III比
に限定したのは、次の理由による。
良質なn+GaAs層を成長するためには、ドーピングの母
体となるアンドープGaAsの純度、結晶性を良質にしてお
く必要がある。第２図は成長温度500℃でのアンドープG
aAsのキャリア濃度とPL発光特性のV/III比（この場合
［AsH3］／［TMG］比）依存性を示したものである。高
純度かつ結晶性のよい（高抵抗な）V/III比の範囲がV/I
II＝40〜52にあることが分かる。しかも、第３図に示す
ようにV/III＝50では、優れた結晶性を示すバンド端ピ
ーク（FE）が非常にシャープなピークとして存在してい
るからである。
体となるアンドープGaAsの純度、結晶性を良質にしてお
く必要がある。第２図は成長温度500℃でのアンドープG
aAsのキャリア濃度とPL発光特性のV/III比（この場合
［AsH3］／［TMG］比）依存性を示したものである。高
純度かつ結晶性のよい（高抵抗な）V/III比の範囲がV/I
II＝40〜52にあることが分かる。しかも、第３図に示す
ようにV/III＝50では、優れた結晶性を示すバンド端ピ
ーク（FE）が非常にシャープなピークとして存在してい
るからである。
次に具体例について述べる。
具体例１ 第４図に示したn+GaAs選択再成長構造FETにおけるn+G
aAs層６の選択再成長をMOCVD法を用いて次の成長条件で
行った。
aAs層６の選択再成長をMOCVD法を用いて次の成長条件で
行った。
成長温度500℃、キャリアガス:H220/min、原料:TMG
45cc/min、AsH3（10％H2ベース）1000cc/min、ドーパン
ト:Si2H6（10ppmH2ベース）1000cc/min。この場合のV/I
II比は50である。この成長条件により成長したn+GaAs層
のキャリア濃度は７×1018cm-3であり、非常に高濃度の
ドーピング即ち低抵抗のn+GaAsオーミックコンタクト層
を形成できた。
45cc/min、AsH3（10％H2ベース）1000cc/min、ドーパン
ト:Si2H6（10ppmH2ベース）1000cc/min。この場合のV/I
II比は50である。この成長条件により成長したn+GaAs層
のキャリア濃度は７×1018cm-3であり、非常に高濃度の
ドーピング即ち低抵抗のn+GaAsオーミックコンタクト層
を形成できた。
具体例２ 具体例１の成長において、Si2H6のかわりにH2Seをド
ーパントとして用いた場合にも同様の効果を得ることが
できた。
ーパントとして用いた場合にも同様の効果を得ることが
できた。
具体例３ 第５図に示したヘテロ構造FETのn+GaAs層の選択再成
長を、具体例１もしくは具体例２に示した成長条件で行
ったところ、やはり同様な効果を得ることができた。特
に、ヘテロ界面急峻性の劣化は殆どなかった。
長を、具体例１もしくは具体例２に示した成長条件で行
ったところ、やはり同様な効果を得ることができた。特
に、ヘテロ界面急峻性の劣化は殆どなかった。
［発明の効果］ 以上の説明から明らかなように本発明によれば、n+Ga
As選択再成長構造のFETにおいて、高濃度のn+GaAsオー
ミックコンタクト層をチャネル層のキャリアプロファイ
ルの劣化なしに形成できる。また、ヘテロ構造において
も同様であり、かつヘテロ界面急峻性の劣化も有効に抑
止できる。
As選択再成長構造のFETにおいて、高濃度のn+GaAsオー
ミックコンタクト層をチャネル層のキャリアプロファイ
ルの劣化なしに形成できる。また、ヘテロ構造において
も同様であり、かつヘテロ界面急峻性の劣化も有効に抑
止できる。
第１図はMOCVD法によるn+GaAs層の選択再成長温度に対
するフォトルミネッセンスの強度特性図、第２図は［As
H3］／［TMG］モル比、即ちV/III比に対する低温成長Ga
Asのキャリア濃度関係を示す特性図、第３図はV/III比
に対するフォトルミネッセンスの強度特性図、第４図は
n+GaAs選択再成長構造FETを示す断面図、第５図はn+GaA
s選択再成長構造ヘテロ構造FETを示す断面図、第６図は
従来構造FETの断面図、第７図はLDD構造FETの断面図で
ある。 １はソース電極、２はゲート電極、３はドレイン電極、
５はｎ′層、６はn+GaAs層、10は基板である。
するフォトルミネッセンスの強度特性図、第２図は［As
H3］／［TMG］モル比、即ちV/III比に対する低温成長Ga
Asのキャリア濃度関係を示す特性図、第３図はV/III比
に対するフォトルミネッセンスの強度特性図、第４図は
n+GaAs選択再成長構造FETを示す断面図、第５図はn+GaA
s選択再成長構造ヘテロ構造FETを示す断面図、第６図は
従来構造FETの断面図、第７図はLDD構造FETの断面図で
ある。 １はソース電極、２はゲート電極、３はドレイン電極、
５はｎ′層、６はn+GaAs層、10は基板である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 博 茨城県土浦市木田余町3550番地 日立電 線株式会社金属研究所内 (56)参考文献 特開 昭62−223100（ＪＰ，Ａ) 特開 昭63−90172（ＪＰ，Ａ) 特開 昭62−182195（ＪＰ，Ａ) 特開 昭62−143896（ＪＰ，Ａ)
Claims (1)
- 【請求項１】GaAs基板上にそれぞれｎ型のソース、ゲー
ト及びドレインとなる領域形成した後、ソース及びドレ
イン上にそれぞれオーミックコンタクトをとるためのn+
GaAs層をMOCVD法により選択的に再成長させて形成し、
その後ソース、ゲート及びドレインの各電極を形成する
電界効果トランジスタの製造方法において、 n+GaAs層をMOCVD法により選択的に再成長させるに際
し、 成長温度を450℃〜550℃とし、かつ、 Ｖ族原料及びIII族原料を、これらの原料から成長させ
た時のGaAsのキャリア濃度が1015cm-3以下となる濃度比
に設定して供給し、かつ、 n+GaAs層のキャリア濃度を達成するのに必要な量のｎ型
ドーパント原料を供給することを特徴とする電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185792A JP2663641B2 (ja) | 1989-07-18 | 1989-07-18 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185792A JP2663641B2 (ja) | 1989-07-18 | 1989-07-18 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0350744A JPH0350744A (ja) | 1991-03-05 |
| JP2663641B2 true JP2663641B2 (ja) | 1997-10-15 |
Family
ID=16176977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185792A Expired - Lifetime JP2663641B2 (ja) | 1989-07-18 | 1989-07-18 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663641B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029648A (ja) * | 2010-09-07 | 2011-02-10 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05299441A (ja) * | 1992-04-24 | 1993-11-12 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| US5709745A (en) * | 1993-01-25 | 1998-01-20 | Ohio Aerospace Institute | Compound semi-conductors and controlled doping thereof |
| CA2113336C (en) * | 1993-01-25 | 2001-10-23 | David J. Larkin | Compound semi-conductors and controlled doping thereof |
| JP2010225981A (ja) | 2009-03-25 | 2010-10-07 | Fujitsu Ltd | 光半導体素子、集積素子、光半導体素子の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143896A (ja) * | 1985-12-16 | 1987-06-27 | Nec Corp | 化合物半導体結晶成長方法 |
| JPS62182195A (ja) * | 1986-02-04 | 1987-08-10 | Nec Corp | ３−ｖ族化合物半導体の成長方法 |
| JPS62223100A (ja) * | 1986-03-20 | 1987-10-01 | Sanyo Electric Co Ltd | ＧａＡｓ単結晶の成長方法 |
| JPS6390172A (ja) * | 1986-10-02 | 1988-04-21 | Nec Corp | 電界効果トランジスタ及びその製造方法 |
-
1989
- 1989-07-18 JP JP1185792A patent/JP2663641B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029648A (ja) * | 2010-09-07 | 2011-02-10 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0350744A (ja) | 1991-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7479669B2 (en) | Current aperture transistors and methods of fabricating same | |
| JP4507285B2 (ja) | 半導体装置及びその製造方法 | |
| US20090278197A1 (en) | Mis field effect transistor and method for manufacturing the same | |
| US9419125B1 (en) | Doped barrier layers in epitaxial group III nitrides | |
| JP2001250939A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2663641B2 (ja) | 電界効果トランジスタの製造方法 | |
| US6342411B1 (en) | Electronic component and method for manufacture | |
| KR20010067474A (ko) | 전계 효과 트랜지스터 | |
| KR950003946B1 (ko) | 전계효과트랜지스터 | |
| JPH081955B2 (ja) | 反転変調ドープされたヘテロ構造の製造方法 | |
| JPH0732247B2 (ja) | 半導体装置 | |
| US6043143A (en) | Ohmic contact and method of manufacture | |
| US5413947A (en) | Method for manufacturing a semiconductor device with an epitaxial void | |
| JP2000022135A (ja) | 電界効果トランジスタ | |
| KR100320448B1 (ko) | 고이동도트랜지스터및제조방법 | |
| JP2703885B2 (ja) | 半導体装置 | |
| JPH0260225B2 (ja) | ||
| KR100217710B1 (ko) | 전계효과 트랜지스터의 제법 | |
| JP4770130B2 (ja) | 電界効果トランジスタ用エピタキシャルウェハ及び高電子移動度トランジスタ用エピタキシャルウェハ | |
| JPH01117070A (ja) | 半導体装置 | |
| JP4545907B2 (ja) | 化合物半導体装置 | |
| EP0278110B1 (en) | Heterojunction field effect transistor | |
| KR100351812B1 (ko) | 질화갈륨 화합물 반도체 소자 및 그 제조방법 | |
| JP2800457B2 (ja) | 半導体装置 | |
| CN117286577A (zh) | 一种重掺杂氮化镓材料的二次外延方法 |