JP2659970B2 - Semiconductor integrated circuit - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はスタンダードセル方式による半導体集積回
路に係り、特に回路の修正が容易に行なえるようにした
改良に関する。Description: Object of the Invention (Field of Industrial Application) The present invention relates to a semiconductor integrated circuit using a standard cell system, and more particularly to an improvement in which a circuit can be easily modified.
（従来の技術） 第５図は、電子計算機により自動設計されたスタンダ
ードセル方式によるLSIチップ全体の構成を示す平面図
である。チップ本体10内には複数のスタンダードセルが
一列に配置されたセル列11が複数構成されている。さら
に上記セル列11の他に、例えばメモリ等からなるマクロ
セル12が構成されている。上記各セル列11では、使用す
るスタンダードセルの個数が必ずしも同じではないの
で、各セル列11相互の幅合せ及び各セル列11に対して電
源電圧を供給する目的で、各セル列11にはフィードセル
（Feed Cell）13が必要個数だけ配置されている。(Prior Art) FIG. 5 is a plan view showing the configuration of an entire LSI chip based on a standard cell system automatically designed by an electronic computer. In the chip body 10, a plurality of cell rows 11 in which a plurality of standard cells are arranged in a row are formed. Further, in addition to the cell row 11, a macro cell 12 composed of, for example, a memory or the like is configured. In each of the cell columns 11, the number of standard cells to be used is not necessarily the same, so that each cell column 11 is provided with the purpose of adjusting the width of each cell column 11 and supplying a power supply voltage to each cell column 11. A required number of feed cells 13 are arranged.
従来、このフィードセル13は第６図の平面図に示すよ
うに、高電位側及び低電位側の電源電圧を供給するため
の例えばアルミニウムによる一対の配線層15A,15Bと、
使用する基板の導電型が例えばＰ型の場合にはＮ型のウ
エル領域16が設けられた構成にされている。そして、あ
るセル列に対して必要個数だけこのフィードセルを配置
し、図示しない電源配線からの高電位側及び低電位側の
電源電圧を各一対の配線層15A,15Bそれぞれによって経
由し、対応するセル列内の各スタンダードセルに供給す
るようにしている。Conventionally, as shown in the plan view of FIG. 6, the feed cell 13 includes a pair of wiring layers 15A and 15B made of, for example, aluminum for supplying a high potential side and a low potential side power supply voltage.
When the conductivity type of the substrate to be used is, for example, P-type, an N-type well region 16 is provided. Then, the necessary number of feed cells are arranged for a certain cell row, and the high-potential side and low-potential side power supply voltages from the power supply wiring (not shown) are passed through the pair of wiring layers 15A and 15B, respectively, to correspond to the feed cells. The power is supplied to each standard cell in the cell row.
ところで、このようなスタンダードセル方式のLSIに
おいて、試作後に例えば仕様変更等により回路に修正を
施す必要が生じた場合、従来では最初の工程から再度製
造し直すようにしている。このため、従来ではLSIの開
発機関及び開発費の増大等の問題があった。By the way, in such a standard cell type LSI, if it becomes necessary to modify the circuit after the trial production due to, for example, a change in the specification, conventionally, the LSI is manufactured again from the first step. For this reason, conventionally, there have been problems such as an increase in development agencies and development costs of the LSI.
（発明が解決しようとする問題点） このように従来では、試作後に回路に修正を施す必要
が生じた場合には最初から再度製造し直すようにしてい
るので、開発期間及び開発費が増大するという問題があ
る。(Problems to be Solved by the Invention) As described above, conventionally, when it is necessary to modify a circuit after a prototype, the circuit is remanufactured from the beginning, so that the development period and the development cost increase. There is a problem.
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、開発期間及び開発費の削減を図る
ことができるスタンダードセル方式による半導体集積回
路を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a standard cell type semiconductor integrated circuit capable of reducing a development period and a development cost.
［発明の構成］ （問題点を解決するための手段） この発明の半導体集積回路は、フィードセル内に配線
層とともに少なくとも１個のMOSトランジスタを構成す
るためのソース，ドレイン拡散層及びゲート配線層を設
けるようにしている。[Structure of the Invention] (Means for Solving the Problems) A semiconductor integrated circuit according to the present invention provides a source, drain diffusion layer and a gate wiring layer for forming at least one MOS transistor together with a wiring layer in a feed cell. Is provided.
（作用） この発明の半導体集積回路では、従来、幅合せ及び配
線としての機能しか持っていなかったフィードセル内
に、配線層とともに素子としての機能を持たせることに
より、回路変更等で修正が必要となった場合にこの素子
を使用し、配設層以降の工程の修正で回路変更が行なえ
る。(Function) In the semiconductor integrated circuit of the present invention, the feed cell, which had only the functions of the width adjustment and the wiring in the past, has the function as the element together with the wiring layer, so that it is necessary to modify the circuit by changing the circuit. When this happens, this element is used, and the circuit can be changed by modifying the processes after the disposition layer.
（実施例） 以下、図面を参照してこの発明の一実施例を説明す
る。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第１図はこの発明の半導体集積回路で使用されるフィ
ードセルの構成を示す平面図である。図中、13はフィー
ドセルであり、このセル内には従来と同様にアルミニウ
ムによる一対の配線層15A,15Bと、Ｎ型ウエル領域16と
が設けられている。さらにこのセル内には、一対のＰ型
拡散領域17A,17Bと一対のＮ型拡散領域18A,18Bとが設け
られており、両領域17A,17B相互間と両領域18A,18B相互
間には連続的にゲート配線としての多結晶シリコン層19
が設けられている。FIG. 1 is a plan view showing a configuration of a feed cell used in the semiconductor integrated circuit of the present invention. In the figure, reference numeral 13 denotes a feed cell, in which a pair of wiring layers 15A and 15B made of aluminum and an N-type well region 16 are provided as in the prior art. Further, in this cell, a pair of P-type diffusion regions 17A and 17B and a pair of N-type diffusion regions 18A and 18B are provided, and between the two regions 17A and 17B and between the two regions 18A and 18B. Polycrystalline silicon layer 19 continuously as gate wiring
Is provided.
ここで、例えば第２図（ａ）の等価回路で示されるよ
うにノアゲート21とインバータ22とからなる回路を実際
のチップ上のあるセル列で構成する場合には、第３図の
平面図に示すようにノアゲート用スタンダードセル31と
インバータ用スタンダードセル32を配置し、このセル列
には上記第１図に示す構成のフィードセル13を必要な個
数だけ、例えば13A〜13Cの３個を配置する。そして、電
子計算機によって設計された配線層形成用のマスクパタ
ーンを用いて上記ノアゲート用スタンダードセル31とイ
ンバータ用スタンダードセル32相互を接続する配線層を
形成することによってLSIが製造される。このとき、各
フィードセル13A〜13Cに対しては15A,15B以外の配線層
は形成されず、これらフィードセル13は単なるセル列相
互間の幅合せと一対の配線層15A,15Bによる電源電圧の
供給という機能しか果たさない。Here, for example, as shown in the equivalent circuit of FIG. 2 (a), when a circuit including the NOR gate 21 and the inverter 22 is constituted by a certain cell row on an actual chip, the plan view of FIG. As shown, a NOR gate standard cell 31 and an inverter standard cell 32 are arranged, and a required number of feed cells 13 having the configuration shown in FIG. 1, for example, three of 13A to 13C are arranged in this cell row. . Then, an LSI is manufactured by forming a wiring layer that connects the NOR gate standard cell 31 and the inverter standard cell 32 with each other using a wiring layer forming mask pattern designed by an electronic computer. At this time, no wiring layers other than 15A and 15B are formed for each of the feed cells 13A to 13C, and these feed cells 13 are simply adjusted in width between the cell columns and the power supply voltage by the pair of wiring layers 15A and 15B. It only fulfills the function of supply.
このようなLSIの試作後に、使用変更等により第２図
（ａ）の等価回路に対し、第２図（ｂ）に示すように新
たにインバータ23とナンドゲート24からなる回路25を追
加する必要が生じた場合でも、最初の工程から再度製造
し直す必要がなく、予め形成されているフィードセル13
を利用し、上記インバータ23及びナンドゲート24からな
る回路25を最終工程である多層アルミニウムによる配線
層の設計並びに配線層の形成工程だけ変更することによ
って追加することができる。After trial production of such an LSI, it is necessary to add a new circuit 25 composed of an inverter 23 and a NAND gate 24 to the equivalent circuit of FIG. Even if it occurs, there is no need to re-manufacture from the first step, and the feed cell 13 formed in advance is not necessary.
The circuit 25 composed of the inverter 23 and the NAND gate 24 can be added by changing only the wiring layer design and the wiring layer forming step using multilayer aluminum, which is the final step.
第４図は上記のように、多層アルミニウムによる配線
層の設計並びに配線層の形成工程の変更により上記回路
25が追加されたLSIチップを示す平面図である。この例
ではアルミニウムによる配線層は２層にされている。図
中、41はＰ型拡散領域と配線層15Aとを接続するコンタ
クトホール、42はＮ型拡散領域と配線層15Bとを接続す
るコンタクトホール、43は新たに追加された第１層目の
アルミニウムによる配線層、44は新たに追加された第２
層目のアルミニウムによる配線層、45はＰ型拡散領域と
配線層43とを接続するコンタクトホール、46はＮ型拡散
領域と配線層43とを接続するコンタクトホール、47は追
加された第１層目のアルミニウムによる配線層43と新た
に追加された第２層目のアルミニウムによる配線44とを
接続するスルーホールである。ここでは、フィードセル
13Aと13Bとによって前記第２図（ｂ）中のナンドゲート
24が実現されており、フィードセル13Cによって同じく
インバータ23が実現されている。FIG. 4 shows the above-mentioned circuit due to the change of the wiring layer design and the wiring layer forming process, as described above.
25 is a plan view showing an LSI chip to which 25 has been added. FIG. In this example, there are two wiring layers made of aluminum. In the figure, 41 is a contact hole connecting the P-type diffusion region and the wiring layer 15A, 42 is a contact hole connecting the N-type diffusion region and the wiring layer 15B, and 43 is a newly added first layer of aluminum. Wiring layer, 44 is the newly added second
A wiring layer made of aluminum as a layer, 45 is a contact hole connecting the P-type diffusion region and the wiring layer 43, 46 is a contact hole connecting the N-type diffusion region and the wiring layer 43, and 47 is an added first layer The through hole connects the wiring layer 43 made of aluminum of the second layer and the wiring layer 44 made of aluminum of the second layer newly added. Here, the feed cell
13A and 13B, the NAND gate in FIG.
24 is realized, and the inverter 23 is also realized by the feed cell 13C.
このように上記実施例のLSIでは、フィードセル内に
配線層とともにMOSトランジスタを構成するためのソー
ス，ドレイン拡散層及びゲート配線層を設けるようにし
ているので、ある回路機能を持つものを試作した後に回
路に修正を施す必要が生じた場合でも、配線層以降の工
程の修正で回路変更が行なえる。この結果、従来に比べ
て開発期間及び開発費の削減を図ることができる。As described above, in the LSI of the above embodiment, the source, drain diffusion layer and gate wiring layer for forming the MOS transistor together with the wiring layer are provided in the feed cell. Even if the circuit needs to be modified later, the circuit can be changed by modifying the steps after the wiring layer. As a result, the development period and development cost can be reduced as compared with the related art.
なお、この発明は上記実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例ではフィードセル13内には実質的にＰチャ
ネル及びＮチャネル両MOSトランジスタを設ける場合に
ついて説明したが、これはいずれか一方のみを設けるよ
うにしてもよい。It is needless to say that the present invention is not limited to the above-described embodiment, and various modifications are possible. For example, in the above embodiment, the case where both the P-channel and the N-channel MOS transistors are provided substantially in the feed cell 13 has been described, but only one of them may be provided.
［発明の効果］ 以上説明したようにこの発明によれば、開発期間及び
開発費の削減を図ることができるスタンダードセル方式
による半導体集積回路を提供することができる。[Effects of the Invention] As described above, according to the present invention, it is possible to provide a semiconductor integrated circuit based on the standard cell method, which can reduce the development period and the development cost.
【図面の簡単な説明】 第１図はこの発明の一実施例回路で使用されるセルの構
成を示す平面図、第２図はこの実施例で実現すべき回路
の等価回路図、第３図は実際のチップ上のあるセル列の
構成を示す平面図、第４図は変更されたセル列の構成を
示す平面図、第５図はスタンダードセル方式によるLSI
チップ全体の構成を示す平面図、第６図は従来のフィー
ドセルの構成を示す平面図である。 13……フィードセル、15A,15B……配線層、16……Ｎ型
ウエル領域、17A,17B……Ｐ型拡散領域、18A,18B……Ｎ
型拡散領域、19……多結晶シリコン層。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a plan view showing a configuration of a cell used in a circuit according to one embodiment of the present invention, FIG. 2 is an equivalent circuit diagram of a circuit to be realized in this embodiment, FIG. Is a plan view showing the configuration of a certain cell row on an actual chip, FIG. 4 is a plan view showing the configuration of a modified cell row, and FIG.
FIG. 6 is a plan view showing the configuration of a conventional feed cell, showing the configuration of the entire chip. 13 ... Feed cell, 15A, 15B ... Wiring layer, 16 ... N-type well region, 17A, 17B ... P-type diffusion region, 18A, 18B ... N
Diffusion region, 19 ... polycrystalline silicon layer.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−176144（ＪＰ，Ａ) 特開 昭57−121250（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-62-176144 (JP, A) JP-A-57-121250 (JP, A)
Claims (2)
って複数のスタンダードセルを半導体チップ上に配置形
成するとともに、複数のスタンダードセルが一列に配置
されたスタンダードセル列において各セル列相互の幅合
わせを行うためにフィードセルを各セル列毎に必要な数
だけ配置形成し、上記フィードセル内には電源電圧供給
用の配線層と、少なくとも１個のMOSトランジスタを構
成するためのソース、ドレイン拡散層及びゲート配線層
を設けるようにしたことを特徴とする半導体集積回路。A plurality of standard cells are arranged and formed on a semiconductor chip by an automatic placement design method using an electronic computer, and the width of each cell row is adjusted in a standard cell row in which a plurality of standard cells are arranged in a row. The required number of feed cells are arranged and formed in each cell column in order to perform the above-mentioned steps. In the feed cells, a wiring layer for supplying a power supply voltage and a source / drain diffusion for forming at least one MOS transistor are formed. A semiconductor integrated circuit comprising a layer and a gate wiring layer.
チャネル及びＮチャネルMOSトランジスタそれぞれを構
成するためのソース、ドレイン拡散層及びゲート配線層
を設けるようにしたことを特徴とする特許請求の範囲第
１項に記載の半導体集積回路。2. One P cell is provided in each of said feed cells.
2. The semiconductor integrated circuit according to claim 1, wherein a source, a drain diffusion layer and a gate wiring layer for forming each of a channel and an N-channel MOS transistor are provided.
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