JP2659022B2 - 選択可能なランダム化したアキュムレータを有する直接デジタルシンセサイザ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はデジタル周波数シンセサイザに関するもの
であり、特にランダムまたは疑似ランダム値をアキュム
レータの低い桁のビツトの選択されたいくつかのものに
加算するランダム化装置と関連して予め選択された多数
の周波数の選択された周波数を合成するためのアキュム
レータを使用するそのような装置に関するものである。

［従来の技術］ 無線通信システムの設計において、究極的な目的とし
て非常に広い周波数スペクトルにわたつて個別の周波数
の大きな蓄積所を提供するような簡単で安価な周波数シ
ンセサイザの設計がある。この目的を目指す設計努力に
対して疑似（スプリアス）出力の関連するスペクトルの
問題があり、それを最小にすることはまだ成功せず、満
足すべき結果は得られていない。

そための従来の方法は商業的に適用するには複雑過ぎ
るものである。そのような従来の技術の多くのものはデ
ジタル論理装置を使用し、デジタル・アナログ変換器の
ようなハイブリッド装置およびサイン／コサイン読取り
専用メモリのような見出し表装置の使用を必要としてい
る。これらの付加的な素子の主要な目的は貧弱な出力ス
ペクトル品質を減少させることである。このような関連
する貧弱な出力スペクトル品質は主として、“スプリア
ス”と一般に呼ばれている非常に多数の不所望なまたは
贋のラインスペクトルの存在によつて明らかされる。

直接デジタル周波数合成は位相および周波数変調なら
びにスプレッドスペクトル通信における周波数ホッピン
グでしばしば使用される周波数合成のデジタル技術であ
る。この技術は周波数が変化できる速度と、周波数ステ
ップの大きさを小さくすること可能であることと、位相
または周波数のデジタル制御が利用できることのために
有利なものである。この技術で使用される装置は直接デ
ジタルシンセサイザまたは“DDS"と呼ばれている。

DDSの出力周波数は入力デジタル周波数制御ワードに
よつて決定される。この周波数制御ワードはデジタルプ
ロセッサによつて発生されることができる。多くの変調
スキム、例えばFSK、FM、PM、DPSK等が実行できる。し
たがつて例えば、出力周波数はプロセッサによりデジタ
ル化された情報にしたがつて周波数変調（FSK変調）さ
れることができる。FSK変調に加えて変調された周波数
の窓が跳躍（hop）でき、それによつて妨害または正当
でないトランシーバにより復調されることを避けるため
に符号化されたスキムにおいて変調された周波数の窓を
移動させる。そのような応用において他のシンセサイザ
に勝るものとするのはDDSの軽快さと周波数分解能であ
り、そのため正当でないトランシーバが正しい周波数に
ロックするための時間を少なくし、妨害およびその復調
を迅速に行わせることになる。当然正当な受信機は変調
された情報を受信するために正しい周波数をホップさせ
なければならない。受信機のデジタルプロセッサは受信
機のDDSのために正しいデジタル制御ワードを発生し、
続いて下方変換、復調および復号が行われる。

直接デジタルシンセサイザの心臓部はアキュムレータ
である。アキュムレータはラッチと出力和および加算器
への入力としての入力デジタル制御ワードを有する全加
算器とよりなるデジタル積分器である。周波数ワードは
累積された和がインクレメントされるステップの大きさ
を決定する。各ステップは位相におけるステップまたは
インクレメントを表わし、したがつて大きな周波数ワー
ドは位相において大きなステップを生じる。さらにアキ
ュムレータのオーバーフローの速度は出力周波数を決定
する。出力周波数はクロック周波数の分数であり、した
がつてそのスプリアス特性は分数分割器に類似してい
る。しかしながらいくつかの周波数はクロック周波数の
約数ではなく、アキュムレータのオーバーフローはアキ
ュムレータ中に変化する残りを生じる。アキュムレータ
中に残された残りは異なった出力期間のシーケンスが生
じるように出力期間を変化させる。この期間のシーケン
スの平均は所望の期間であり、したがつて出力周波数を
決定する。しかしながらこの期間のシーケンスは正確な
期間の理想的な繰返しとは異なっており、各出力周波数
に特有のスプリアスライン周波数または“スプリアス”
が生成される。このようなスプリアスは正確な周期的信
号からの出力波形の逸脱を表わしている。

もしもアキュムレータのオーバーフローが２進出力の
発生に使用されるならば、スプリアスレベルは顕著なも
のとなる。このスプリアスライン周波数の抑制に使用さ
れる通常の方法は正弦波近似技術を使用している。この
技術は本質的にアキュムレータ、読取り専用メモリ中の
見出し表デジタル・アナログ変換器および出力フィルタ
から構成されている。一定周期の理想的な正弦波からの
瞬時的エラーは減少し、それ故スプリアスレベルは抑制
される。

このような方法に代わる別の方法が米国特許4,410,95
4号明細書（発明者Wheatley）に記載されている。この
特許明細書はクロック速度における選択されたインクレ
メントに対応する値を加算器に供給する装置を明らかに
しており、それはアキュムレータと共同する。その結果
生じるアキュムレータの周期的なオーバーフローは関係
のある選択された周波数に対応する。付加的に共同する
装置が設けられ、ランダムなシーケンスの値を発生す
る。これらの値の任意のものと選択された位相インクレ
メントとの間の差は選択された位相インクレメントより
も小さい。ジッター（妨害）論理装置はアキュムレータ
のオーバーフロー出力に応答してアキュムレータの連続
するオーバーフローの間の期間中に生じる少なくとも１
クロック期間にわたつてアキュムレータへの入力として
ランダム値の順次の一つと位相インクレメント値との加
算または減算を行う。この振動するDDSは２進出力を有
し、それ故読取り専用メモリまたはデジタル・アナログ
変換器を必要としない。

上記方法は各オーバーフローまたは交互のオーバーフ
ローにおいてランダムにアキュムレータを変化または振
動させ、２進出力の両端または１端が振動する。この回
路は選択された位相インクレメントまたは“入力ベクト
ル”まで均一な分布でランダム値を合計することによつ
てスプリアスを減少させる。しかしながら、この動作は
平坦な位相雑音を導入する。多くの応用において導入さ
れた位相雑音は位相雑音マージンの範囲内にあり、した
がつてシステムの特性を制限するものではないが、スプ
リアス減少のないスプリアスに起因するスプリアスはシ
ステム特性を制限する。

上記従来の回路の欠点は、周波数偏移密度（選択され
たベースバンド周波数fm上に中心がある１ヘルツ幅のベ
ースバンドフィルタを有する弁別器（FM検出器）の出力
において測定される周波数偏差）が、周波数オフセット
の減少と共に減少することである。したがって、上記従
来の回路の偏移密度は、近接した（close in）スプリア
ス、すなわち所望の基本周波数に近いスプリアスを減少
させるのには適当ではない。

上記従来の回路の第２の欠点は、スプリアス減少量と
位相雑音量との間の選択性に欠けることである。上記従
来の回路の振動は、入力ベクトルまで均一であるから、
スプリアス減少量と位相雑音量との間にトレードオフが
生じる。上記従来の回路では、これらの２つの特性の間
の選択性が、比較的柔軟ではない方法であるクロック速
度の選択でしか行い得ない欠点がある。

［発明の解決すべき課題］ この発明の目的は、直接デジタルシンセサイザ（DD
S）回路を改善することである。

この発明の別の目的は、周波数発生装置としてアキュ
ムレータを使用するDDS回路を改善することである。

この発明のさらに別の目的は、近接したスプリアスが
効果的に減少されるアキュムレータ周波数発生装置を使
用するDDS回路を提供することである。

［課題解決のための手段］ この発明によれば、DDSに適用されるアキュムレータ
は、従来の技術のように平坦な位相雑音を誘起するよう
にアキュムレータの充分のビツトを振動させる代わり
に、スプリアス周波数の抑制のために顕著なスプリアス
の付近における平坦な、またはほとんど平坦な巣周波数
偏移密度を誘起するようにアキュムレータの一番近い桁
のビツトの選択可能ないくつかのものにランダムまたは
疑似ランダム値を加算するランダム化装置と関連して使
用される。搬送波からの周波数中のスプリアスのオフセ
ットにおける周波数偏移密度はスプリアスのエネルギを
有効に広げ、それ故この技術によつて全ての帯域内スプ
リアスは等しく減少される。

この発明は、前記ウィースリイ氏の方法と明らかに相
違している。前記ウィースリイ氏の方法のランダム値
が、入力ベクトルまたはそのすぐ下の値までの範囲に達
するのに対し、本発明のランダム値は、システム仕様の
所定のセットのための入力ベクトルよりもかなり小さい
範囲に均一に分布している。さらに本発明のアキュムレ
ータに加算されるランダム値は、前記ウィースリイ氏の
方法のように減算される必要はないので、アキュムレー
タ中を循環させることができる。本発明のようにランダ
ム値をアキュムレータ中で循環可能とすることによっ
て、出力周波数において既知のオフセットが生じる。こ
のオフセットは既知であるので、不都合が生じる場合に
は、入力デジタル周波数制御ワード（入力ベクトル）か
ら減算することができる。本発明の付加的な利点は、駆
動するビットが、所定の出力帯域幅に対する最低の入力
ベクトルより下であるならば、振動は入力ベクトルに対
して感応的である必要はない。このことは、従来技術の
ウィースリイ氏の回路で必要とされていた比較器および
メモリ（スタック）を使用する必要性をなくすため、本
発明のハードウェアの複雑性を著しく減少させる。さら
に、正弦波DDS設計において、下位ビットの大部分が正
弦波近似により切り取られる場合には、アキュムレータ
は付加的なパイプライン段に分割することができ、スル
ープット減少させることなく振動を生じさせることがで
きる。事実、本発明では、LSBの同じ振動を維持しなが
ら、アキュムレータを長くすることができる。その結
果、スプリアスは以前と同じ低いレベルまで減少される
ものの、振動によって誘起される位相雑音は減少する。

この発明を利用する直接デジタルシンセサイザでは、
従来の技術では有効に減少させることができない基本周
波数に近いスプリアスを含む全ての帯域内サンプリング
スプレアスのレベルは減少する。振動は信号の周波数偏
移を誘起するが、それは基本周波数に対する最も近いス
プリアスの周波数偏移よりも少ない。結果としてスプリ
アスのオフセット周波数における周波数偏移密度は一定
であり、全ての帯域内スプリアスは基本周波数に近いス
プリアスを含めて同じ量だけ減少する。

さらに、振動されるビツトの枢は選択可能であり、ア
キュムレータは任意の長さにすることができるから、ス
プリアスレベルと位相雑音の２者択一が可能である。振
動されるビツトの数はハードウエアの接続またはプロセ
ッサ或いはその他のデジタル制御によつて選択されるこ
とができる。

［実施例］ この発明の１実施例の振動アキュムレータ回路が第１
図に示されている。この回路は減算器11を備え、それは
第１の入力にＭビツト周波数ワードまたは“入力ベクト
ル”を受け、それを第２の入力に供給されたＤビツトの
オフセット周波数ワードから減算する。減算器11の出力
は第１の加算器13へ一方の入力として供給され、この第
１の全加算器13の他方にはラッチ19の出力が供給され
る。第１の全加算器13はＭビツトワードを第２の全加算
器15の１入力に出力し、またオーバーフロービツトをエ
ネーブルゲート17へ出力する。第２の全加算器15はエネ
ーブルゲート17から第２のＤビツト入力を受け、Ｍビツ
ト出力をラッチ19に出力する。アキュムレータ出力はｋ
ビツトからなり、Ｋ≦Ｍである。疑似ランダム数（PR
N）発生器21はＤビツトの疑似ランダム数をエネーブル
ゲート17へ出力する。疑似ランダム数発生器21およびラ
ッチ19はクロックライン22からクロック入力を受ける。
アキュムレータは積分器とみることができ、それは周波
数制御ワードによつて表わされるその入力における位相
インクレメントΔφを積分して位相φを表わす出力Ｋを
生じる。

典型的な従来技術のDDS回路では、アキュムレータは
第１の全加算器13およびラッチ19に類似する加算器およ
びラッチから構成されている。この発明の実施例では第
２の全加算器15、エネーブルゲート17および疑似ランダ
ム数発生器21が設けられている。第２の全加算器15は疑
似ランダム数発生器21からの疑似ランダム数を第１の全
加算器13の出力に加算する。疑似ランダム数は第１の全
加算器13からオーバーフローが発生したときのみ加算さ
れる。このようなオーバーフローは第１の全加算器13か
らライン14によつてエネーブルゲート17に信号され、そ
の時このエネーブルゲート17はゲートを開いて第２の全
加算器15に疑似ランダム数を供給する。第１の全加算器
13の出力に加算される疑似ランダム数は次の式を満足す
るように選択される。

ここで、fm′は基本周波数に最も近いスプリアス中の
オフセット周波数である。f_CLKはライン22上のクロック
周波数であり、ラッチ19を更新し、PRN発生器21をクロ
ックする。ＤはPRN発生器21およびオフセット周波数ワ
ード中のビツト数であり、Ｍは入力ベクトル中のビツト
数である。この式を満足させるために、一般的にビツト
数“D"は“Ｍに比較してずつと小さくなければならな
い。もしも“D"が大き過ぎるならば、（１）式の右側が
第１のスプリアスfm′の周波数スペクトル中のオフセッ
トよりもずつと大きくなつて近接したスプリアスを減少
させる効果が減少する。

疑似ランダム数が第２の全加算器15によつて加算され
たとき、小さな周波数オフセットが生じる。システムの
構成および加算される振動の量によつては、このオフセ
ットを補償する必要はない。そのような場合には減算器
11は必要ない。例えばもしもただ１または２ビツトが振
動されるのであれば、すなわちＤ≪Ｍであれば、出力周
波数におけるオフセットは非常に小さいものである。第
２の全加算器15は回路の他の位置に配置することも可能
であり、例えば減算器11の位置であつてもよいことを注
意すべきである。

非常に小さいビツト数“D"の選択は式（１）の関係を
満足させ、そのため近接したスプリアスの抑制のために
所望される実質上平坦な周波数偏移密度を生じる。また
最悪の場合スプリアスが生じて、アキュムレータをラン
ダム化するためにそのような状態に応じたある種の条件
をデコードするために回路を配置することによりそのよ
うな平坦な周波数偏移密度を得ることができる。

第２図はパイプラインDDS回路にこの発明の実施例を
適用した回路を示している。破線66内の回路がこの発明
による振動回路66を構成し、一方残りの回路は典型的な
正弦波見出しDDSを構成している。この実施例はパイプ
ラインシステムのスループットを維持するために段に分
割されたアキュムレータを使用している。

振動回路66はライン68のクロックによりクロックされ
るシフトレジスタ53中に直列にシフトされる周波数ワー
ドを受ける。図示の装置において、20ビツトの周波数ワ
ードがラッ51に並列に入力される。ラッチ51は例えばデ
ジタルプロセッサからのストローブ（ロード）がクロッ
クされるタイミング回路57に供給されるとき制御ライン
により付勢され、このタイミング回路57はDDSシステム
クロックとロードストローブの前縁を同期させる。ラッ
チ51の最小桁から４個のビツトは４ビツト加算器49の一
方の入力に供給され、一方ラッチ51中の他の16のビツト
は16ビツト加算器50の一方の入力に供給される。16ビツ
ト加算器50の６個のキャリー発生および伝播出力はルッ
クアヘッドキャリー発生器37に結合され、このキャリー
発生器37はライン38上のオーバーフロービツトを振動発
生器43の１入力に供給する。振動発生器43の他方の入力
は４ビツト加算器49の出力42を受けるように結合され、
ラッチ41に接続された４ビツト出力を有している。ラッ
チ41の４ビツト出力は４ビツト加算器49へ入力として接
続されている。

第２図に示された回路66の実施例で、４ビツト加算器
49、16ビツト加算器50およびルックアヘッドキャリー発
生器37は第１図の第１の全加算器13を構成している。し
たがつて４ビツト加算器49のキャリー出力ライン44は16
ビツト加算器50およびルックアヘッドキャリー発生器37
のキャリー入力に接続されている。振動発生器43は第１
図に示された疑似ランダム数発生器21、エネーブルゲー
ト17および第２の全加算器15を備えている。したがつて
第１図の第１の全加算器13は２個の部分49,50に分割さ
れ、振動発生器43により出力された振動された累積され
た値はラッチ41中にラッチされ、それから４ビツト加算
器49中へ加算されて、第１図の第１の全加算器13の入力
に戻されるラッチ19からのＭビツトの部分により表わさ
れるアキュムレータの下位セクションの累積を行う。16
ビツト加算器50は16ビツトラッチ31に出力する。このラ
ッチ31およびラッチ41は第１図のラッチ19の機能を遂行
する。

第２図の破線の外側の回路は、読取り専用メモリ（RO
M）回路45,47に蓄積された正弦波見出し表のためのアド
レスを発生するための正弦波近似技術および象限デコー
ド法を使用する典型的なDDS回路である。アドレスを形
成する回路はバッファ33、１の補数処理のための排他的
オアゲートのような回路35、およびラッチ39を有する。
ラッチ31の上位桁の12のビツトは１の補数処理のための
回路35の第１の入力に供給される。ラッチ31の出力は16
ビツト加算器50の第２の入力に戻される。２個の最小桁
ビツトはバッファ33へ入力として供給され、このバッフ
ァ33は13ビツトに対して大きなファンアウトを与える。
バッファ33の出力の12のビツトは比較器35の第２の入力
を形成する。この１の補数処理をする回路35はラッチ31
およびバッファ33からの第１および第２の入力ラインの
12の入力ビツトの各対の排他的オア処理を行う。回路35
の出力の上位４ビツトは12ビツトラッチ39の第１の４ビ
ツト位置に供給され、またラッチ39の第２の４ビツト位
置に供給される。回路35により出力された第２の４ビツ
トはラッチ39の次の４ビツト位置に供給され、またラッ
チ39の第２の次の４ビツト位置に供給される。12ビツト
ラッチ39の最後の４ビツトは回路35により出力される最
後の４ビツトにより満たされる。

象限デコード法により、ラッチ39の20の出力ビツトは
各読取り専用メモリ回路45,47をアドレスするために結
合される。２個の読取り専用メモリ回路45,47はラッチ5
5に15ビツト出力を供給する。ラッチ55はさらにラッチ3
9からの最上桁ビツトを受け、符号ビツトであるその最
上桁ビツトをバッファ59に転送する。各見出し表動作出
力、すなわちROM45からの11ビツトとROM47からの４ビツ
トは11ビツト加算器60により加算され、９ビツトを１の
補数回路61に出力する。この１の補数回路61はバッファ
59から９ビツト入力を受け、９ビツトのラッチ63に出力
する。ラッチ63はまたバッファ59から符号ビツトを受け
る。ラッチ63は10ビツトデジタル出力をデジタル・アナ
ログ変換器67に供給する。正弦波の１象限だけが読取り
専用メモリ回路45中に蓄積されるから１の補数回路61は
適切な符号を出力に供給する。バッファツリータイミン
グ発生器65はまた適当なクロック信号供給され回路に与
える。

DDSの所望の出力は正弦波信号であり、それ故出力が
正弦波に近付くほど正確に正弦波にんじし、出力スペク
トルの純度が良好になる。第２図のデジタル方法はアキ
ュムレータの出力でアドレスされるROM中の正弦波見出
し表を使用している。ROM出力は所望の出力正弦波に近
似するためDACに入力される。近似された出力の正確度
はアキュムレータに含まれた位相情報、正弦波アルゴリ
ズムおよびDAC中の切り取り、その多DACのエラーに依存
している。

第２図の実施例で使用されている正弦波近似はサンダ
ーランド（Sundeland）その他のDDS LSIから変形され
ない。サンダーランドのDDS正弦波アルゴリズムはメモ
リ中の対称正弦波の１象限のみを蓄積することによつて
ROMを減少させるよく知られた技術である。さらにのDDA
設計はメモリの必要性を実質上減少されるためにユニー
クな三角法減少技術を利用している。正弦波関数の議論
は３つの項に分けられ、次の三角法上の同一性が適用さ
れる。

sin（Ａ＋Ｂ＋Ｃ）＝sin（Ａ＋Ｂ）cosC ＋cos A cos B sin C−sin A sin B sin C …（２） 近似が行われ、式は次のようになる。

sin（Ａ＋Ｂ＋Ｃ）≒sin（Ａ＋Ｂ） ＋cos A sin C …（３） 近似により導入されるエラーを減少するために項Ｂお
よび項Ｃに補償が付与される。この近似のためには前記
サンダーランド氏の文献（IEEE Journal of Solid−Sta
te Circuit、SC−19,No.4）を参照されたい。式（３）
の右側の２つの項は第２図に示す２部分にROMを分割し
たことを表わしている。すなわち粗ROM45（256×11の大
きさ）および微ROM47（256×４の大きさ）である。２つ
の項は11ビツト加算器60により共に加算されて符号ビツ
トと結合されて12ビツトオフセット２進出力としてDAC6
7に供給され、それは実施例では10ビツトに切取られ
る。ROM45,47に先行する１の補数回路35は象限をデコー
ドし、一方11ビツト加算器60に後続する１の補数回路61
は符号をデコードする。位相情報はアキュムレータラッ
チ31からROMラッチ39、ROMラッチ55、DACラッチ63へ各
ステップでパイプラインを表わすラッチからラッチへDD
S中を伝播する。各段は１クロック期間内にセットされ
なければならない。スループットはクロック期間、パイ
プライン段の数、およびDAC67の設定時間によつて決定
される。

第２図の20ビツトアキュムレータ66は16ビツト高位ア
キュムレータ50と４ビツト低位アキュムレータ49とに分
割されている。高位アキュムレータ50のLSB中への低位
アキュムレータ49のキャリーは正弦波近似アルゴリズム
およびDAC67において切取られる。正弦波アルゴリズム
中に保持されている12ビツト16ビット高位アキュムレー
タ50のLSBの４ビツトの切取りを表わしている。10ビツ
トのビツト分解能を有するDAC67は付加的な切取りを表
わす。それ故、低位アキュムレータ49からのキャリーは
正弦波アルゴリズム中のビツトの桁に影響することなく
１クロックサイクルだけ高位アキュムレータ50の後方に
遅れることができる。同様に付加的なアキュムレータの
セクションがアキュムレータに対かされてもよい。

低位アキュムレータ49は高位アキュムレータ50に並列
であり、ただ４ビツトの加算器しか必要としないから、
低位アキュムレータ49はDDSのスループットを減少させ
ることなく振動を注入する利点を有する。疑似ランダム
値は高位アキュムレータ50の各オーバーフローにおいて
振動を注入するために低位アキュムレータ49に加算され
ることができる。しかしウィースリイ氏がアキュムレー
タから減算した前のランダム数は高位アキュムレータか
らの借りを必要とする。もしも前のランダム数が減算さ
れないならば、ランダム値の平均はこの平均値が周波数
制御ワードに加算されるように出力周波数をオフセット
するであろう。疑似ランダム数発生器は既知の平均値を
有するから、単に周波数制御ワードから減算するだけで
ある。もしもプロセッサがこれを行うのでなければ、20
ビツトの減算器が必要である。20ビツトの減算器を使用
しないですむように、高位アキュムレータ50に加算され
るキャリーは、そのような状態が生じたとき高位アキュ
ムレータのレジスタのLSBから“1"を除去することによ
つて実効的に減算することができる。このビツトはあま
りすぐに減算しないように注意する必要がある。正弦波
ROM45,47をアドレスするビツトにキャリーを発生するの
に必要な量で累積されないように注意する必要がある。

ランダム値はアキュムレータラッチ41の前でアキュム
レータ和に加算されるが、それはアキュムレータループ
または入力ベクトルにおいてどこかで加算されることが
できる。低位アキュムレータ49からのオーバーフローは
高位アキュムレータ50のLSB以上に影響しないと仮定さ
れる。もしも低位アキュムレータ49への入力ベクトルが
ゼロでなければ、高位アキュムレータ50の２個のLSB中
へのキャリーの可能性は１クロック期間中必要とされ
る。この問題を避ける１方法は振動される低位アキュム
レータ49の最下位セクションが入力ベクトルのDSBより
も桁が低いようにアキュムレータを拡張する方法であ
る。最大のスプリアスに対する状態はいくつかのMSBが
高く、アキュムレータのLSBがゼロのときにのみ生じ
る。

ランダム数発生器21に対する要求を決定するためにDD
Sの構成が考慮されなければならない。クロック周波数
の正確な半分においてアリアスは出力周波数と一致す
る。アリアスはクロック周波数から出力周波数を減算す
ることにより決定される。出力周波数は出力アリアスフ
ィルタ（アリアスをフィルタして除去するローパスフィ
ルタ）の転移領域に対して必要なマージンによりアリア
スより小さくなければならない。それ故ランダム数発生
器21は最大でも可能な最高のDDS出力周波数におけるク
ロック期間の２倍よりも少し小さい伝播遅延でなければ
ならない。適当なランダム数発生器はレーダ氏（Rade
r）その他による文献（The Bell System Technical Jou
rnal,1970年11月）に記載されている。この設計はフリ
ップフロップの設定時間および排他的オアゲートの伝播
遅延時間に等しい遅延を有する。レーダ氏はＬ＝１乃至
25のレジスタ長に対するシーケンス期間のリストを示し
ている。長いシーケンス期間は真のランダム数に近似す
るより良好な疑似ランダム数を表わす。レーダ氏はＬ＝
13に対す159783の期間を示し、それは合理的な量のハー
ドウエアを必要とし、雑音発生の良好な自動相関関数を
有する。分布は均一であり振動に必要な任意のビツト数
（13まで）がDDSのアキュムレータを振動させるために
それから選択できる。

DAC67は説明したDDSの最終段である。DAC67に後続し
て出力正弦波を平滑にしてアリアス振幅を減少させるフ
ィルタが配置されている（第２図には示されていな
い）。DAC67の特性はDDSのスプリアス特性が影響される
から関係がある。第２図に示された回路は全デジタルで
ありギガヘルツ程度のクロック速度を有する非常に高速
度の集積回路（VHSIC）技術で構成することができる。
しかしながらDAC67は１クロック期間内の所望のレベル
に対する特定の正確度内に設定されなければならない。
さらにDDSのスペクトル特性はDACエラーによつて低下さ
れる。

現在の技術においては、ヒューレットパッカード社が
１ギガワード／秒の変換速度の12ビツトGaAs DACを開
発している。全速における線形特性に対する要求された
パッケージはマイクロ波技術を必要とする。このような
設計はDAC技術における進歩を示し将来のDDS設計におい
て適用される可能性がある。しかしながら、現在市販の
10ビツトDACの典型的な変換速度は100メガワード／秒ま
での範囲であり、それは第２図の回路のシュミレーショ
ンにおいて満足すべきものである。

第３図および第４図に実施例の動作が示されている。
第３図はスプリアス101,103,105を示し、それらは振動
しないアキュムレータを有するDDSの出力の基本周波数1
07の周囲に生じている。この実施例は第４図のようにそ
れらのスプリアス101,103,105の振幅を抑制する機能を
行っている。すぐ近くのスプリアス101,103の抑制は従
来技術に比較してこの発明の奏する効果を示している。
第４図のスペクトルは出力周波数から周波数オフセット
による位相雑音を減少させ、それ故実質的に平坦な周波
数偏移密度を有、近接したものを含む全てのスプリアス
を減少させる。

以上の説明は振動するアキュムレータ回路およびその
DDS出力におけるスプリアスの減少に対する適用を説明
したものである。当業者にはこの発明の技術的範囲を逸
脱することなく開示された実施例の多くの適用および変
形が可能であることが認識できるであろう。したがつて
この発明は実施例の記載に限定されるものではなく、特
許請求の範囲の記載によつてのみ限定されるべきもので
ある。

【図面の簡単な説明】

第１図は、この発明の１実施例のアキュムレータ回路の
ブロック図である。 第２図は、この発明の１実施例に使用されるDDS回路の
ブロック図である。 第３図は、振動しないアキュムレータの基本周波数の周
囲のスプリアスを示す。 第４図は、この発明の実施例のアキュムレータのスプリ
アスを示す。 11……減算器、13,15……加算器、17……エネーブルゲ
ート、19……ラッチ、21……疑似ランタム数発生器。

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】入力周波数制御値により選択された基本周
   波数を有する出力を合成するのに使用される直接デジタ
   ル周波数シンセサイザ回路において、 第１の入力において前記入力周波数制御値を受ける第１
   の加算器と、アキュムレータ出力を生成し第１の加算器
   へその出力を供給するラッチと、疑似ランダム数を発生
   する手段とを備えているアキュムレータを具備し、 前記第１の加算器はオーバーフロー出力を備え、 前記シンセサイザ回路はさらに、 第１の加算器とラッチとの間に結合された第２の加算器
   と、 第１の加算器のオーバーフロー出力および前記疑似ラン
   ダム数を受けて、第１の加算器からのオーバーフロー出
   力を受けた時にこの疑似ランダム数を第２の加算器に供
   給するエネーブル手段とを具備し、 前記入力周波数制御値は２進周波数制御ワードを含み、 前記第２の加算器は前記第１の加算器からの出力である
   前記２進周波数制御ワードの最小桁の選択されたいくつ
   かのビットに疑似ランダム数を加算することを特徴とす
   る直接デジタル周波数シンセサイザ回路。
2. 【請求項２】前記ラッチは、２進ワードを蓄積し、選択
   されたクロック速度にしたがつて前記２進ワードを更新
   する手段を備えていることを特徴とする特許請求の範囲
   第１項記載の回路。
3. 【請求項３】前記疑似ランダム数中のビットの数が次の
   式を満足し、 それにおいて、fm′は基本周波数にすぐ隣接するスプリ
   アスにおける周波数オフセットであり、f_CLKは前記ラッ
   チの出力が更新されるクロック速度であり、Ｄは前記選
   択されたいくつかのビット数であり、Ｍは前記２進ワー
   ド中のビット数であることを特徴とする特許請求の範囲
   第１項または第２項記載の回路。
4. 【請求項４】前記基本周波数は前記周波数制御ワードに
   よつて決定され、前記第１の加算器に供給するに先立っ
   て前記周波数制御ワードからオフセットを減算する減算
   手段を具備していることを特徴とする特許請求の範囲第
   １項乃至第３項のいずれか１項記載の回路。
5. 【請求項５】前記アキュムレータは低位のアキュムレー
   タ手段と、高位のアキュムレータ手段とに分割されてお
   り、これら高低位のアキュムレータ手段はそれぞれ前記
   周波数制御ワードのそれぞれの部分を受ける入力を有し
   ていることを特徴とする特許請求の範囲第１項乃至第４
   項のいずれか１項記載の回路。
6. 【請求項６】低位のアキュムレータ手段は前記周波数制
   御ワードの低位のビットの選択された数のものを受け、 さらに回路は前記低位のビットの選択された数のものを
   振動させる振動発生手段を具備し、 高位のアキュムレータ手段は前記周波数制御ワードの低
   位のビットの選択された数のものおよび低位のアキュム
   レータ手段の出力を受けて出力を発生させることを特徴
   とする特許請求の範囲第５項記載の回路。
7. 【請求項７】回路はさらに前記周波数制御ワードをラッ
   チし、前記低位のアキュムレータ手段に前記周波数制御
   ワードを供給するための入力ラッチ手段と、 前記低位のアキュムレータ手段の出力をラッチし、前記
   高位のアキュムレータ手段にそれを供給するための低位
   のラッチ手段とを具備していることを特徴とする特許請
   求の範囲第６項記載の回路。
8. 【請求項８】回路はさらに前記回路を通る位相情報のパ
   イプライン伝播を達成するために各ラッチ手段を順次ク
   ロックするクロック手段を具備していることを特徴とす
   る特許請求の範囲第６項記載の回路。
9. 【請求項９】さらに前記アキュムレータの出力を受け、
   前記出力をアナログ出力波形に変換するための正弦波近
   似回路を具備していることを特徴とする特許請求の範囲
   第１項乃至第８項のいずれか１項記載の回路。