JP2656505B2 - Ａｇｃ回路 - Google Patents
Ａｇｃ回路Info
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- JP2656505B2 JP2656505B2 JP62239582A JP23958287A JP2656505B2 JP 2656505 B2 JP2656505 B2 JP 2656505B2 JP 62239582 A JP62239582 A JP 62239582A JP 23958287 A JP23958287 A JP 23958287A JP 2656505 B2 JP2656505 B2 JP 2656505B2
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- Japan
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
- H01M4/00—Electrodes
- H01M4/86—Inert electrodes with catalytic activity, e.g. for fuel cells
- H01M4/96—Carbon-based electrodes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
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- Chemical & Material Sciences (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はファクシミリ、コピー等の画像読取り装置に
用いられるAGC回路に関する。
用いられるAGC回路に関する。
従来ファクシミリ等のデジタルAGC回路は第２図のよ
うに構成されている。この回路は演算器１、比較器２お
よびアップダウンカウンタ３によって構成されており、
演算器１はAGC入力をアップダウンカウンタ３からの制
御信号によって割算してAGC出力を形成する。そしてこ
の制御信号は、比較器２がAGC入力をアップダウンカウ
ンタ３の出力と画素単位で比較してAGC入力の方がアッ
プダウンカウンタ３の出力よりも大きいときにアップダ
ウンカウンタ３に対して出力を与えてアップカウントさ
せるようにして形成される。すなわち原稿面に白い画像
が現れるとアップカウントしてAGC出力を抑制する。
うに構成されている。この回路は演算器１、比較器２お
よびアップダウンカウンタ３によって構成されており、
演算器１はAGC入力をアップダウンカウンタ３からの制
御信号によって割算してAGC出力を形成する。そしてこ
の制御信号は、比較器２がAGC入力をアップダウンカウ
ンタ３の出力と画素単位で比較してAGC入力の方がアッ
プダウンカウンタ３の出力よりも大きいときにアップダ
ウンカウンタ３に対して出力を与えてアップカウントさ
せるようにして形成される。すなわち原稿面に白い画像
が現れるとアップカウントしてAGC出力を抑制する。
アップダウンカウンタ３には図示しない回路から数ラ
インに一度づつダウンカウント用の信号が与えられてダ
ウンカウントが行われる。これによりAGC入力信号のレ
ベルが下がってきたときにも追従できるようになってい
る。
インに一度づつダウンカウント用の信号が与えられてダ
ウンカウントが行われる。これによりAGC入力信号のレ
ベルが下がってきたときにも追従できるようになってい
る。
第３図はAGC入力信号レベルの変化の様子を示したも
ので、同図における画素Ａのように原稿の端の部分での
光の乱反射とか雑音等により１画素乃至数画素の幅で信
号レベルが急に大きくなることがある。このような幅の
狭いピークは元来画像情報の変化とみるべきではない
が、比較器２の出力が生じるためにアップダウンカウン
タ３はカウントアップしピーク１のレベルに追従してし
まう。この結果実際の原稿白レベルよりも大きいレベル
でAGCがかかることがあり原稿の白レベルが黒側に押し
下げられてしまう。これは原稿の白レベルを一定に保つ
というAGC本来の目的を達成できないことになり、原稿
のベースが黒く出たり中間調モードにおいては全体的に
黒っぽくなるという問題がある。
ので、同図における画素Ａのように原稿の端の部分での
光の乱反射とか雑音等により１画素乃至数画素の幅で信
号レベルが急に大きくなることがある。このような幅の
狭いピークは元来画像情報の変化とみるべきではない
が、比較器２の出力が生じるためにアップダウンカウン
タ３はカウントアップしピーク１のレベルに追従してし
まう。この結果実際の原稿白レベルよりも大きいレベル
でAGCがかかることがあり原稿の白レベルが黒側に押し
下げられてしまう。これは原稿の白レベルを一定に保つ
というAGC本来の目的を達成できないことになり、原稿
のベースが黒く出たり中間調モードにおいては全体的に
黒っぽくなるという問題がある。
本発明は上述の点を考慮してなされたもので、原稿の
白レベルに正しく追従してAGC動作を行うようなAGC回路
を提供することを目的とする。
白レベルに正しく追従してAGC動作を行うようなAGC回路
を提供することを目的とする。
上記目的達成のため、本発明では、 AGC回路を制御信号に応じて演算処理しAGC出力を形成
する演算器と、数ライン毎に与えられるダウン入力およ
び画素単位で与えられるアップ入力が与えられてカウン
ト値を増減し前記制御信号として前記演算器に与えるア
ップダウンカウンタと、前記AGC入力と前記アップダウ
ンカウンタのカウント値とを比較して前者が後者よりも
大きいときにアップ信号を生じる比較器とをそなえるAG
C回路において、前記比較器と前記アップダウンカウン
タとの間に挿入され、前記比較器のアップ信号が所定数
の画素につき連続して出力されたとき、前記アップダウ
ンカウンタに対してアップ入力を与えるＮ画素連続検出
回路をそなえたことを特徴とするAGC回路、 を提供するものである。
する演算器と、数ライン毎に与えられるダウン入力およ
び画素単位で与えられるアップ入力が与えられてカウン
ト値を増減し前記制御信号として前記演算器に与えるア
ップダウンカウンタと、前記AGC入力と前記アップダウ
ンカウンタのカウント値とを比較して前者が後者よりも
大きいときにアップ信号を生じる比較器とをそなえるAG
C回路において、前記比較器と前記アップダウンカウン
タとの間に挿入され、前記比較器のアップ信号が所定数
の画素につき連続して出力されたとき、前記アップダウ
ンカウンタに対してアップ入力を与えるＮ画素連続検出
回路をそなえたことを特徴とするAGC回路、 を提供するものである。
AGC入力のレベルが上昇した場合、比較器はアップ出
力をＮ画素連続検出回路に与える。Ｎ画素連続検出回路
は比較器からのアップ出力がＮ回連続するのを待って出
力をアップダウンカウンタに与える。Ｎ画素連続検出回
路が出力を生じたということはAGC信号レベルがある程
度広い範囲に亙って上昇したことを意味し、AGC出力の
レベルを上昇させる必要がある。そしてアップダウンカ
ウンタの出力が生じて演算器がAGC出力を減少させる。
力をＮ画素連続検出回路に与える。Ｎ画素連続検出回路
は比較器からのアップ出力がＮ回連続するのを待って出
力をアップダウンカウンタに与える。Ｎ画素連続検出回
路が出力を生じたということはAGC信号レベルがある程
度広い範囲に亙って上昇したことを意味し、AGC出力の
レベルを上昇させる必要がある。そしてアップダウンカ
ウンタの出力が生じて演算器がAGC出力を減少させる。
AGC入力のレベル上昇がＮ画素未満のときはＮ画素連
続検出回路が出力を生ぜず、アップダウンカウンタは出
力を変化しない。したがってアップダウンカウンタのカ
ウント値は数ライン毎に減少していき、AGC信号レベル
がかなり低下しても対応しうるようにする。これにより
小さい方へのAGC入力レベル変化に対しては大きな時定
数で応動し、大きい方へのAGCレベル変化に対しては小
さな時定数で応動するようにしている。
続検出回路が出力を生ぜず、アップダウンカウンタは出
力を変化しない。したがってアップダウンカウンタのカ
ウント値は数ライン毎に減少していき、AGC信号レベル
がかなり低下しても対応しうるようにする。これにより
小さい方へのAGC入力レベル変化に対しては大きな時定
数で応動し、大きい方へのAGCレベル変化に対しては小
さな時定数で応動するようにしている。
本発明は上述のように、AGC入力のレベル上昇がＮ画
素連続したとき始めてAGC出力のレベルを追従させるよ
うにしたため、従来回路におけるように原稿の端部とか
雑音等の影響を受けることがなく実際の白レベルに追従
したAGCが実現され、常に原稿の白レベルを一定出力に
保つことができる。
素連続したとき始めてAGC出力のレベルを追従させるよ
うにしたため、従来回路におけるように原稿の端部とか
雑音等の影響を受けることがなく実際の白レベルに追従
したAGCが実現され、常に原稿の白レベルを一定出力に
保つことができる。
第１図は本発明の一実施例の回路構成を示したもの
で、第２図は同一符号は同一要素を示しており、比較器
２とアップダウンカウンタ３との間にＮ画素連続検出回
路４が設けられている。したがってアップダウンカウン
タ３は、第１の回路におけるように比較器２からではな
くＮ画素連続検出回路４からアップ出力を与えられる。
で、第２図は同一符号は同一要素を示しており、比較器
２とアップダウンカウンタ３との間にＮ画素連続検出回
路４が設けられている。したがってアップダウンカウン
タ３は、第１の回路におけるように比較器２からではな
くＮ画素連続検出回路４からアップ出力を与えられる。
Ｎ画素連続検出回路４はカウンタにより構成される。
カウンタは、いわゆるアップカウンタとしての構成、も
しくは入力が与えられる度にシフト動作するシフトレジ
スタと、このシフトレジスタの出力が与えられるアンド
回路とによる構成とすることができる。そして、このＮ
画素連続検出回路４は比較器２から連続するＮ画素につ
き連続して出力が与えられたとき初めて出力を生じるも
のであり、Ｎ画素未満しか連続しないときは出力を生じ
ない。したがってAGC入力がレベル上昇して比較器２が
出力を生じたときからＮ画素連続してレベル低下しない
ときにはじめてアップダウンカウンタ３にアップ入力が
与えられる。
カウンタは、いわゆるアップカウンタとしての構成、も
しくは入力が与えられる度にシフト動作するシフトレジ
スタと、このシフトレジスタの出力が与えられるアンド
回路とによる構成とすることができる。そして、このＮ
画素連続検出回路４は比較器２から連続するＮ画素につ
き連続して出力が与えられたとき初めて出力を生じるも
のであり、Ｎ画素未満しか連続しないときは出力を生じ
ない。したがってAGC入力がレベル上昇して比較器２が
出力を生じたときからＮ画素連続してレベル低下しない
ときにはじめてアップダウンカウンタ３にアップ入力が
与えられる。
このようなＮ画素連続検出回路４を用いて構成した第
１図の回路の動作例を説明する。
１図の回路の動作例を説明する。
いまAGC入力のレベルがある画素で上昇したとする。
このレベル上昇は比較器２によってアップダウンカウン
タ３のカウント値と比較されて比較器２からＮ画素連続
検出回路４に出力が与えられる。比較器２は各画素につ
いてこの比較動作を行いＮ画素連続してレベル上昇が検
出され比較器２の出力がＮ画素連続検出回路４に与えら
れると、このＮ画素連続検出回路４からアップダウンカ
ウンタ３に対してアップ信号が与えられる。そしてアッ
プダウンカウンタ３のカウント値が一つ増す。そして再
びAGC入力とアップダウンカウンタ３のカウント値とが
比較される。
このレベル上昇は比較器２によってアップダウンカウン
タ３のカウント値と比較されて比較器２からＮ画素連続
検出回路４に出力が与えられる。比較器２は各画素につ
いてこの比較動作を行いＮ画素連続してレベル上昇が検
出され比較器２の出力がＮ画素連続検出回路４に与えら
れると、このＮ画素連続検出回路４からアップダウンカ
ウンタ３に対してアップ信号が与えられる。そしてアッ
プダウンカウンタ３のカウント値が一つ増す。そして再
びAGC入力とアップダウンカウンタ３のカウント値とが
比較される。
この比較によってAGC入力とアップダウンカウンタ３
のカウント値とが一致するまで同様の動作が繰返され
る。そして両者が一致すると比較器２は出力を生じなく
なるからアップダウンカウンタ３のカウント値が安定
し、そのカウント値で演算器１の演算が行われる。この
ような動作が行われてアップダウンカウンタ３のカウン
ト値が増加する一方、数ライン毎にダウン入力が与えら
れてアップダウンカウンタ３のカウント値は減少する。
のカウント値とが一致するまで同様の動作が繰返され
る。そして両者が一致すると比較器２は出力を生じなく
なるからアップダウンカウンタ３のカウント値が安定
し、そのカウント値で演算器１の演算が行われる。この
ような動作が行われてアップダウンカウンタ３のカウン
ト値が増加する一方、数ライン毎にダウン入力が与えら
れてアップダウンカウンタ３のカウント値は減少する。
このようにしてアップダウンカウンタ３からそのカウ
ント値として与えられる制御信号によって演算器１がAG
C入力を割算してAGC出力を形成し、図示しない画像処理
回路に与える。
ント値として与えられる制御信号によって演算器１がAG
C入力を割算してAGC出力を形成し、図示しない画像処理
回路に与える。
第１図は本発明の一実施例の構成を示すブロック線図、
第２図は従来のAGC回路の構成を示すブロック線図、第
３図はAGC入力のレベル変化の様子を示すタイムチャー
トである。
第２図は従来のAGC回路の構成を示すブロック線図、第
３図はAGC入力のレベル変化の様子を示すタイムチャー
トである。
Claims (1)
- 【請求項１】AGC入力を制御信号に応じて演算処理しAGC
出力を形成する演算器と、数ライン毎に与えられるダウ
ン入力および画素単位で与えられるアップ入力が与えら
れてカウント値を増減し前記制御信号として前記演算器
に与えるアップダウンカウンタと、前記AGC入力と前記
アップダウンカウンタのカウント値とを比較して前者が
後者よりも大きいときにアップ信号を生じる比較器とを
そなえるAGC回路において、 前記比較器と前記アップダウンカウンタとの間に挿入さ
れ、前記比較器のアップ信号が所定数の画素につき連続
して出力されたとき、前記アップダウンカウンタに対し
てアップ入力を与えるＮ画素連続検出回路をそなえたこ
とを特徴とするAGC回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62239582A JP2656505B2 (ja) | 1987-09-24 | 1987-09-24 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62239582A JP2656505B2 (ja) | 1987-09-24 | 1987-09-24 | Ａｇｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481575A JPS6481575A (en) | 1989-03-27 |
| JP2656505B2 true JP2656505B2 (ja) | 1997-09-24 |
Family
ID=17046933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62239582A Expired - Fee Related JP2656505B2 (ja) | 1987-09-24 | 1987-09-24 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656505B2 (ja) |
-
1987
- 1987-09-24 JP JP62239582A patent/JP2656505B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6481575A (en) | 1989-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |