JP2651680B2 - デジタルロックイン増幅器 - Google Patents
デジタルロックイン増幅器Info
- Publication number
- JP2651680B2 JP2651680B2 JP62263292A JP26329287A JP2651680B2 JP 2651680 B2 JP2651680 B2 JP 2651680B2 JP 62263292 A JP62263292 A JP 62263292A JP 26329287 A JP26329287 A JP 26329287A JP 2651680 B2 JP2651680 B2 JP 2651680B2
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- Japan
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- signal
- frequency
- digital
- memory
- converting
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- Radar Systems Or Details Thereof (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は雑音に埋もれている微小な信号を取り出す
ためのデジタルロックイン増幅器に関する。
ためのデジタルロックイン増幅器に関する。
「従来の技術」 ロックイン増幅器は雑音に埋もれた微小信号を抽出す
る狭帯域フィルタとして機能する。従来のアナログ式ロ
ックイン増幅器を第２図に示す。入力信号は帯域フィル
タ11を通して位相検出器12へ供給される。他方参照信号
が移相器13を通じて位相検出器12へ供給され、位相検出
器12内において帯域フィルタ11よりの入力信号と移相器
13よりの参照信号とが混合器14で混合され、アナログ積
が演算される。このアナログ積が演算されることにより
入力信号の中心周波数成分は直流成分へ周波数推移され
る。混合器14の出力はRC積分器15で平滑化され、更に直
流増幅器16で増幅されて出力される。
る狭帯域フィルタとして機能する。従来のアナログ式ロ
ックイン増幅器を第２図に示す。入力信号は帯域フィル
タ11を通して位相検出器12へ供給される。他方参照信号
が移相器13を通じて位相検出器12へ供給され、位相検出
器12内において帯域フィルタ11よりの入力信号と移相器
13よりの参照信号とが混合器14で混合され、アナログ積
が演算される。このアナログ積が演算されることにより
入力信号の中心周波数成分は直流成分へ周波数推移され
る。混合器14の出力はRC積分器15で平滑化され、更に直
流増幅器16で増幅されて出力される。
このようにロックイン増幅器は入力信号の中から、周
波数ｆの参照信号と所定の位相関係にある信号成分、つ
まり参照信号の位相とコヒーレントな信号成分が入力信
号から抽出される。従ってこのアナログ式ロックイン増
幅器は位相同期したフリーエフィルタと考えることがで
きる。
波数ｆの参照信号と所定の位相関係にある信号成分、つ
まり参照信号の位相とコヒーレントな信号成分が入力信
号から抽出される。従ってこのアナログ式ロックイン増
幅器は位相同期したフリーエフィルタと考えることがで
きる。
「発明が解決しようとする問題点」 初期のロックイン増幅器の参照信号として方形波を用
いている。このため方形波の奇数次高調波の影響を受け
る問題があった。
いている。このため方形波の奇数次高調波の影響を受け
る問題があった。
しかし最近ではヘテロダイン構成を採ったり、PLL回
路及び高精度の正弦波信号などが用いられるようにな
り、奇数次高調波による問題は解決されてきている。し
かし、まだアナログ式ロックイン増幅器では（１）入力
信号と参照信号との間の位相ジッタ、（２）変調器のダ
イナミックレンジが狭い、（３）直流増幅器のドリフト
などにより性能が制約されていた。また低周波の小信号
を抽出するには非常に長い積分時間を要する問題もあっ
た。アナログ式ロックイン増幅器の構成をデジタル処理
で行うようにしたデジタルロックイン増幅器が発表され
ている。しかしこのデジタルロックイン増幅器はアナロ
グ式ロックイン増幅器の各機能を単純に置き換えただけ
であって性能の大幅な向上は望めない。
路及び高精度の正弦波信号などが用いられるようにな
り、奇数次高調波による問題は解決されてきている。し
かし、まだアナログ式ロックイン増幅器では（１）入力
信号と参照信号との間の位相ジッタ、（２）変調器のダ
イナミックレンジが狭い、（３）直流増幅器のドリフト
などにより性能が制約されていた。また低周波の小信号
を抽出するには非常に長い積分時間を要する問題もあっ
た。アナログ式ロックイン増幅器の構成をデジタル処理
で行うようにしたデジタルロックイン増幅器が発表され
ている。しかしこのデジタルロックイン増幅器はアナロ
グ式ロックイン増幅器の各機能を単純に置き換えただけ
であって性能の大幅な向上は望めない。
「問題点を解決するための手段」 この発明によれば入力信号はAD変換器でデジタル信号
に変換され、そのデジタル信号はリアルメモリに記憶さ
れる。参照信号の特定条件でトリガ信号がトリガ回路で
発生され、そのトリガ信号を基準としてリアルメモリに
対する前記記憶が行われる。リアルメモリから読み出さ
れた信号は余弦波発生器からの余弦波器局部信号により
第１デジタル周波数変換手段で周波数変換され、同時に
このリアルメモリから読み出された信号は正弦波発生器
からの正弦波局部信号により第２デジタル周波数変換手
段で周波数変換される。その際にリアルメモリの読み出
しの開始と、余弦波発生器及び正弦波発生器からの各局
部信号の発生とが同期される。第1,第２デジタル周波数
変換手段の出力はそれぞれ第1,第２低域通過デジタルフ
ィルタで所定の周波数領域が取り出され、第1,第２低域
通過デジタルフィルタの各出力はリサンプリング手段で
リサンプリングされ、これらリサンプリング出力は複素
メモリに記憶される。その複素メモリに記憶された各フ
レームの対応データは平均手段で複素平均される。
に変換され、そのデジタル信号はリアルメモリに記憶さ
れる。参照信号の特定条件でトリガ信号がトリガ回路で
発生され、そのトリガ信号を基準としてリアルメモリに
対する前記記憶が行われる。リアルメモリから読み出さ
れた信号は余弦波発生器からの余弦波器局部信号により
第１デジタル周波数変換手段で周波数変換され、同時に
このリアルメモリから読み出された信号は正弦波発生器
からの正弦波局部信号により第２デジタル周波数変換手
段で周波数変換される。その際にリアルメモリの読み出
しの開始と、余弦波発生器及び正弦波発生器からの各局
部信号の発生とが同期される。第1,第２デジタル周波数
変換手段の出力はそれぞれ第1,第２低域通過デジタルフ
ィルタで所定の周波数領域が取り出され、第1,第２低域
通過デジタルフィルタの各出力はリサンプリング手段で
リサンプリングされ、これらリサンプリング出力は複素
メモリに記憶される。その複素メモリに記憶された各フ
レームの対応データは平均手段で複素平均される。
このようにデジタル信号はトリガ信号を用いてリアル
メモリに記憶され、その読み出しの開始と局部信号の発
生とが同期がとられ、つまり局部信号は常に各フレーム
ごとに一定位相で発生し、従って複素メモリに記憶され
る各フレームの瞬時位相は一定となり各フレーム間では
コヒーレントな関係が得られ、これらが平均化される。
メモリに記憶され、その読み出しの開始と局部信号の発
生とが同期がとられ、つまり局部信号は常に各フレーム
ごとに一定位相で発生し、従って複素メモリに記憶され
る各フレームの瞬時位相は一定となり各フレーム間では
コヒーレントな関係が得られ、これらが平均化される。
「実施例」 入力端子21からの入力信号、つまり実波形は濾波器22
により不要な高域部分が除去され、AD変換器23により一
定周期でサンプリングされ、その各サンプル値はデジタ
ル信号に変換される。そのデジタル信号はリアルメモリ
24に格納される。一方端子25からの参照信号はトリガ回
路26に入力され、参照信号のレベルやスロープなどが所
定のトリガ条件を満すとトリガ回路26からトリガ信号が
発生する。トリガ信号は残留サンプル計数回路27を起動
し、その計数を開始し、残留サンプル計数回路27の計数
値が所定値、例えばゼロになるとリアルメモリ24の書き
込みを停止する。従ってリアルメモリ24には入力信号
（実波形がトリガ信号に発生するごとに、その発生から
所定の時間、１フレーム分として各フレームごとにリア
ルメモリ24の各メモリプレインに記憶され、各フレーム
のトリガ信号が発生した時のデータはメモリプレインの
アドレスの例えば中央に記憶される。
により不要な高域部分が除去され、AD変換器23により一
定周期でサンプリングされ、その各サンプル値はデジタ
ル信号に変換される。そのデジタル信号はリアルメモリ
24に格納される。一方端子25からの参照信号はトリガ回
路26に入力され、参照信号のレベルやスロープなどが所
定のトリガ条件を満すとトリガ回路26からトリガ信号が
発生する。トリガ信号は残留サンプル計数回路27を起動
し、その計数を開始し、残留サンプル計数回路27の計数
値が所定値、例えばゼロになるとリアルメモリ24の書き
込みを停止する。従ってリアルメモリ24には入力信号
（実波形がトリガ信号に発生するごとに、その発生から
所定の時間、１フレーム分として各フレームごとにリア
ルメモリ24の各メモリプレインに記憶され、各フレーム
のトリガ信号が発生した時のデータはメモリプレインの
アドレスの例えば中央に記憶される。
リアルメモリ24の各フレームの波形は読み出され、第
1,第２デジタル周波数変換手段28,29へそれぞれ供給さ
れる。余弦波発生器31からのデジタル余弦波局部信号が
第１デジタル周波数変換手段28へ供給され、正弦波発生
器32からのデジタルの正弦波局部信号が第２デジタル周
波数変換手段29へ供給される。余弦波発生器31、正弦波
発生器32は例えばメモリであり、アドレス発生器33から
のアドレスで余弦波発生器31、正弦波発生器32が読み出
されてそれぞれ余弦波局部信号、正弦波局部信号を発生
する。
1,第２デジタル周波数変換手段28,29へそれぞれ供給さ
れる。余弦波発生器31からのデジタル余弦波局部信号が
第１デジタル周波数変換手段28へ供給され、正弦波発生
器32からのデジタルの正弦波局部信号が第２デジタル周
波数変換手段29へ供給される。余弦波発生器31、正弦波
発生器32は例えばメモリであり、アドレス発生器33から
のアドレスで余弦波発生器31、正弦波発生器32が読み出
されてそれぞれ余弦波局部信号、正弦波局部信号を発生
する。
第1,第２デジタル周波数変換手段28,29の各出力は第
1,第２低域通過デジタルフィルタ34,35で低域成分が取
出され、第1,第２リサンプリング手段36,37でそれぞれ
リサンプリングされて複素メモリ38に記憶される。
1,第２低域通過デジタルフィルタ34,35で低域成分が取
出され、第1,第２リサンプリング手段36,37でそれぞれ
リサンプリングされて複素メモリ38に記憶される。
この発明ではリアルメモリ24の読み出しの開始と、余
弦波発生器31、正弦波発生器32の各局部信号の発生とが
同期される。つまりリアルメモリ24はアドレス発生器39
の発生アドレスにより読み出されるが、その読み出しの
開始ごとにアドレス発生器33のアドレス発生がリセット
され、これらアドレス発生器33,39は同期される。従っ
てリアルメモリ24から読み出される波形のトリガ信号位
置における余弦波局部信号、正弦波局部信号の瞬時位相
は常に一定したものとなる。このため複素メモリの各メ
モリプレインに記憶される各フレームの複素波形の瞬時
位相は一定となり、これら複素波形はコヒーレントな関
係となる。
弦波発生器31、正弦波発生器32の各局部信号の発生とが
同期される。つまりリアルメモリ24はアドレス発生器39
の発生アドレスにより読み出されるが、その読み出しの
開始ごとにアドレス発生器33のアドレス発生がリセット
され、これらアドレス発生器33,39は同期される。従っ
てリアルメモリ24から読み出される波形のトリガ信号位
置における余弦波局部信号、正弦波局部信号の瞬時位相
は常に一定したものとなる。このため複素メモリの各メ
モリプレインに記憶される各フレームの複素波形の瞬時
位相は一定となり、これら複素波形はコヒーレントな関
係となる。
複素メモリ38に記憶された各フレームの複素波形はそ
の各対応番地のものが平均手段41で平均される。平均手
段41ではシフタ42により平均のための割算が予め行われ
た後、加算器43で累算加算が行われ、その加算結果は複
素メモリ44に記憶される。
の各対応番地のものが平均手段41で平均される。平均手
段41ではシフタ42により平均のための割算が予め行われ
た後、加算器43で累算加算が行われ、その加算結果は複
素メモリ44に記憶される。
「発明の効果」 以上述べたようにこの発明のデジタルロックイン増幅
器によればAD変換器23の後はすべてデジタル処理である
ため周波数変換器のダイナミックレンジの制限、直流増
幅器のドリフトの問題は生じない。各フレームを時間領
域でのみ平均（積分）処理しており、各フレームを高速
フーリエ変換などにより周波数領域へ変換する必要がな
いため、高速、低価格でSN比を改善することができ、か
つ周波数領域変換のための処理にともなう雑音や損失に
影響されることがない。
器によればAD変換器23の後はすべてデジタル処理である
ため周波数変換器のダイナミックレンジの制限、直流増
幅器のドリフトの問題は生じない。各フレームを時間領
域でのみ平均（積分）処理しており、各フレームを高速
フーリエ変換などにより周波数領域へ変換する必要がな
いため、高速、低価格でSN比を改善することができ、か
つ周波数領域変換のための処理にともなう雑音や損失に
影響されることがない。
フレーム波形間のコヒーレンスを確保しており、複数
フレームの平均をとることにより雑音を軽減して信号を
正しく取出すことができ、また従来の単一周波数成分で
のロックイン増幅器と異なり、平均されたフレーム波形
を高速フーリエ変換などにより周波数領域へ変換するこ
とにより、複数の周波数成分の評価を同時に行うことが
できる。更に周波数変換、リサンプリングを行なってい
るため高い周波数分解能のスペクトラムを測定できる。
フレームの平均をとることにより雑音を軽減して信号を
正しく取出すことができ、また従来の単一周波数成分で
のロックイン増幅器と異なり、平均されたフレーム波形
を高速フーリエ変換などにより周波数領域へ変換するこ
とにより、複数の周波数成分の評価を同時に行うことが
できる。更に周波数変換、リサンプリングを行なってい
るため高い周波数分解能のスペクトラムを測定できる。
第１図はこの発明によるデジタルロックイン増幅器の一
例を示すブロック図、第２図は従来のアナログ式ロック
イン増幅器を示すブロック図である。
例を示すブロック図、第２図は従来のアナログ式ロック
イン増幅器を示すブロック図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高永 義男 東京都練馬区旭町１丁目32番１号 株式 会社アドバンテスト内 (56)参考文献 特公 昭54−12234（ＪＰ，Ｂ２) 特表 昭62−502439（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力信号をデジタル信号に変換するAD変換
器と、 参照信号の特定条件でトリガ信号を発生するトリガ回路
と、 そのトリガ回路からのトリガ信号が発生するごとに、そ
の発生から所定時間、上記AD変換器からのデジタル信号
を、１フレーム分として取込むリアルメモリと、 波形メモリから読出して余弦波局部信号を発生する余弦
波発生器と、 波形メモリから読出して、上記余弦波局部信号と同一周
波数の正弦波局部信号を発生する正弦波発生器と、 上記リアルメモリから読出された信号を上記余弦波局部
信号で周波数変換する第１デジタル周波数変換手段と、 上記リアルメモリから読出された信号を上記正弦波局部
信号で周波数変換する第２デジタル周波数変換手段と、 これら第1,第２周波数変換手段の出力が供給される第1,
第２低域通過デジタルフィルタと、 これら第1,第２低域通過デジタルフィルタの出力をリサ
ンプリングする第１、第２リサンプリング手段と、 上記第1,第２リサンプリング手段の出力を記憶する複素
メモリと、 上記リアルメモリの読出しの開始と、上記余弦波発生器
及び正弦波発生器の各局部信号の発生とを同期させる手
段と、 上記複素メモリの各フレームの対応データを複素平均す
る平均手段と、 上記複素平均されたデータを周波数領域のデータに変換
する手段と、 を具備するデジタルロックイン増幅器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62263292A JP2651680B2 (ja) | 1987-10-19 | 1987-10-19 | デジタルロックイン増幅器 |
| EP88116186A EP0310960A3 (en) | 1987-10-05 | 1988-09-30 | Digital lock-in amplifier |
| US07/251,795 US4914677A (en) | 1987-10-05 | 1988-10-03 | Digital lock-in amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62263292A JP2651680B2 (ja) | 1987-10-19 | 1987-10-19 | デジタルロックイン増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01106515A JPH01106515A (ja) | 1989-04-24 |
| JP2651680B2 true JP2651680B2 (ja) | 1997-09-10 |
Family
ID=17387446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62263292A Expired - Fee Related JP2651680B2 (ja) | 1987-10-05 | 1987-10-19 | デジタルロックイン増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2651680B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6184141B2 (ja) * | 2013-03-21 | 2017-08-23 | 日本分光株式会社 | 光弾性変調器の変調信号検出装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412234A (en) * | 1977-06-28 | 1979-01-29 | Nec Corp | Control system for buffer registor |
| AU573966B2 (en) * | 1985-04-04 | 1988-06-23 | Motorola, Inc. | Zero-if digital receiver |
-
1987
- 1987-10-19 JP JP62263292A patent/JP2651680B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01106515A (ja) | 1989-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |