JP2646186B2 - トリガ発生回路 - Google Patents
トリガ発生回路Info
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- JP2646186B2 JP2646186B2 JP5255053A JP25505393A JP2646186B2 JP 2646186 B2 JP2646186 B2 JP 2646186B2 JP 5255053 A JP5255053 A JP 5255053A JP 25505393 A JP25505393 A JP 25505393A JP 2646186 B2 JP2646186 B2 JP 2646186B2
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- trigger
- circuit
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
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- G01R13/22—Circuits therefor
- G01R13/32—Circuits for displaying non-recurrent functions such as transients; Circuits for triggering; Circuits for synchronisation; Circuits for time-base expansion
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/19—Monitoring patterns of pulse trains
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- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、トリガ発生回路、特
に、ユーザ・クロック信号及びユーザ・データ信号間の
タイミング関係、即ちセットアップ時間違反又はホール
ド時間違反に応答するオシロスコープ又はロジック・ア
ナライザのトリガ発生回路に関する。
に、ユーザ・クロック信号及びユーザ・データ信号間の
タイミング関係、即ちセットアップ時間違反又はホール
ド時間違反に応答するオシロスコープ又はロジック・ア
ナライザのトリガ発生回路に関する。
【０００２】
【従来の技術】オシロスコープを使用して繰り返し信号
を観察する際、入力信号の振幅が操作者により制御され
るか又は自動的に決まるスレッシホールドを超えるとき
に、トリガ信号が発生されることにより、トリガ信号は
入力信号から得られる。通常、操作者は、トリガ・スレ
ッシホールドを設定するためにレベル制御器を使用し、
正方向遷移又は負方向遷移のいずれでトリガ信号を発生
するかを決めるためにスロープ＋／−制御器を使用す
る。
を観察する際、入力信号の振幅が操作者により制御され
るか又は自動的に決まるスレッシホールドを超えるとき
に、トリガ信号が発生されることにより、トリガ信号は
入力信号から得られる。通常、操作者は、トリガ・スレ
ッシホールドを設定するためにレベル制御器を使用し、
正方向遷移又は負方向遷移のいずれでトリガ信号を発生
するかを決めるためにスロープ＋／−制御器を使用す
る。
【０００３】安定した波形表示を行うためには、一連の
繰り返し波形上の同一のトリガ点でトリガ動作する必要
がある。ブレイアによる「Trigger Holdoff System for
a Digital Oscilloscope」と題する米国特許第４６４
７８６２号は、一連の繰り返し波形上の同一点でトリガ
動作する手段を開示している。ホールドオフ信号は、所
望のトリガ・イベント間に時間遅延を与えて、不所望の
イベントで取込みを行わないようにする。ホールドオフ
信号を使用すると、複雑な繰り返し波形を同期させて、
それらがデジタル蓄積オシロスコープの表示器上に安定
して表示できる。
繰り返し波形上の同一のトリガ点でトリガ動作する必要
がある。ブレイアによる「Trigger Holdoff System for
a Digital Oscilloscope」と題する米国特許第４６４
７８６２号は、一連の繰り返し波形上の同一点でトリガ
動作する手段を開示している。ホールドオフ信号は、所
望のトリガ・イベント間に時間遅延を与えて、不所望の
イベントで取込みを行わないようにする。ホールドオフ
信号を使用すると、複雑な繰り返し波形を同期させて、
それらがデジタル蓄積オシロスコープの表示器上に安定
して表示できる。
【０００４】デジタル蓄積オシロスコープでは、外部非
同期信号が装置の同期内部クロック・システムに関して
到着する時点を予め知ることは不可能である。上述のホ
ールドオフ信号は、非同期信号又は内部クロックと同期
する信号のいずれかであり、到来トリガ・イベントは必
然的にホールドオフ信号と非同期であるので、同じ回路
手段内でこれらの信号を使用すると、結局、２つの信号
が互いにあらゆる可能な不規則なタイミング関係を有す
ることになる。デジタル回路素子に互いに非同期の入力
信号が供給されるとき、「準安定性」として知られる状
態が生じる可能性がある。準安定性とは、非同期信号が
存在する際に起こり得るデジタル信号の予測不可能で、
信頼性のない動きを意味する。例えば、その様な入力信
号が供給されるフリップ・フロップ回路の出力信号は、
予測不可能な量の時間の間、定められたロジック・ステ
ート間をさまよう。準安定性の現象の更に詳しい背景に
ついては、コンピュータに関するＩＥＥＥトランザクシ
ョン、１９８１年２月ＶＯｌ．Ｃ−３０、Ｎｏ．２に掲
載されたレオナード・Ｒ・マイノによる「GeneralTheor
y of Metastable Operation」を参照されたい。
同期信号が装置の同期内部クロック・システムに関して
到着する時点を予め知ることは不可能である。上述のホ
ールドオフ信号は、非同期信号又は内部クロックと同期
する信号のいずれかであり、到来トリガ・イベントは必
然的にホールドオフ信号と非同期であるので、同じ回路
手段内でこれらの信号を使用すると、結局、２つの信号
が互いにあらゆる可能な不規則なタイミング関係を有す
ることになる。デジタル回路素子に互いに非同期の入力
信号が供給されるとき、「準安定性」として知られる状
態が生じる可能性がある。準安定性とは、非同期信号が
存在する際に起こり得るデジタル信号の予測不可能で、
信頼性のない動きを意味する。例えば、その様な入力信
号が供給されるフリップ・フロップ回路の出力信号は、
予測不可能な量の時間の間、定められたロジック・ステ
ート間をさまよう。準安定性の現象の更に詳しい背景に
ついては、コンピュータに関するＩＥＥＥトランザクシ
ョン、１９８１年２月ＶＯｌ．Ｃ−３０、Ｎｏ．２に掲
載されたレオナード・Ｒ・マイノによる「GeneralTheor
y of Metastable Operation」を参照されたい。
【０００５】トリガ回路の準安定動作は、表示にジッタ
や他の不所望の混乱を引き起こす。ブラドフォード他に
よる「Method and Electrical Circuit for Eliminatin
g Time Jitter Caused By Metastable Conditions in A
synchronous Logic Circuit」と題する米国特許第５１
２２６９４号には、入力信号タイミング状態が準安定動
作を引き起こさせるようなときに、警告信号を発生する
ための回路を開示している。警告信号を使用して、準安
定な動きになり易いトリガ信号に基づくトリガ動作を防
止できる。
や他の不所望の混乱を引き起こす。ブラドフォード他に
よる「Method and Electrical Circuit for Eliminatin
g Time Jitter Caused By Metastable Conditions in A
synchronous Logic Circuit」と題する米国特許第５１
２２６９４号には、入力信号タイミング状態が準安定動
作を引き起こさせるようなときに、警告信号を発生する
ための回路を開示している。警告信号を使用して、準安
定な動きになり易いトリガ信号に基づくトリガ動作を防
止できる。
【０００６】デジタル蓄積オシロスコープの役割が広が
るにつれて、これらの装置の機能を利用して、非繰り返
し波形を記録し、後で表示するアプリケーションが出て
きた。これらのアプリケーションでは、繰り返し信号と
違って、まれな又は変則的な発生に焦点を合わせたトリ
ガ機能が必要となる。デジタル回路の動作を解析してい
るとき、通常のデジタル信号の動きからの逸脱すること
が、操作者にとって興味の対象となるイベントとなる。
スチュービング他による「Limited AmplitudeSignal Tr
igger Cicuit」と題する米国特許第５０９７１４７号
は、入力信号を２つの異なるスレッシホールドと比較
し、入力信号の振幅が一方のスレッシホールドと交差せ
ず、他方のスレッシホールドとのみ交差するときに、ト
リガ出力信号を発生するトリガ発生回路を開示してい
る。この種の回路は、ある定義されたロジック・ステー
トを離れて、他の定義されたロジック・ステートに誤っ
て達する欠陥デジタル信号を検出するために使用され
る。
るにつれて、これらの装置の機能を利用して、非繰り返
し波形を記録し、後で表示するアプリケーションが出て
きた。これらのアプリケーションでは、繰り返し信号と
違って、まれな又は変則的な発生に焦点を合わせたトリ
ガ機能が必要となる。デジタル回路の動作を解析してい
るとき、通常のデジタル信号の動きからの逸脱すること
が、操作者にとって興味の対象となるイベントとなる。
スチュービング他による「Limited AmplitudeSignal Tr
igger Cicuit」と題する米国特許第５０９７１４７号
は、入力信号を２つの異なるスレッシホールドと比較
し、入力信号の振幅が一方のスレッシホールドと交差せ
ず、他方のスレッシホールドとのみ交差するときに、ト
リガ出力信号を発生するトリガ発生回路を開示してい
る。この種の回路は、ある定義されたロジック・ステー
トを離れて、他の定義されたロジック・ステートに誤っ
て達する欠陥デジタル信号を検出するために使用され
る。
【０００７】複雑なデジタル環境での信号の動きを観察
するために、デジタル・オシロスコープが益々使用され
るようになったので、デジタル・オシロスコープは、多
数のデジタル信号が存在する環境に更に適するトリガ機
能を備えるようになった。１つのその様な機能は、多数
のデジタル信号のロジック・ステートの論理的結合に基
づいて所望のトリガ時点を設定することである。ウィマ
ーによる「High SpeedBoolean Logic Trigger Oscillos
cope Vertical Amplifier with Edge Sensitivity and
Nested Trigger」と題する米国特許第４５８５９７５号
は、多数のデジタル信号ラインを同時に監視するように
設計され装置であるロジック・アナライザの機能に似た
トリガ機能を有するオシロスコープを開示している。こ
のオシロスコープは、それが監視している信号ラインに
特定の並列ワード（パターン）が現れるとき、トリガす
るようにプログラムされている。あるワードが特定時間
の間持続するまで待ち、又は一連のワードが特定の順番
で現れるとトリガ動作するようにプログラムできる。更
に、他の信号が特定のステートにある間に、特定のエッ
ジ遷移に応答してトリガすることもできる。
するために、デジタル・オシロスコープが益々使用され
るようになったので、デジタル・オシロスコープは、多
数のデジタル信号が存在する環境に更に適するトリガ機
能を備えるようになった。１つのその様な機能は、多数
のデジタル信号のロジック・ステートの論理的結合に基
づいて所望のトリガ時点を設定することである。ウィマ
ーによる「High SpeedBoolean Logic Trigger Oscillos
cope Vertical Amplifier with Edge Sensitivity and
Nested Trigger」と題する米国特許第４５８５９７５号
は、多数のデジタル信号ラインを同時に監視するように
設計され装置であるロジック・アナライザの機能に似た
トリガ機能を有するオシロスコープを開示している。こ
のオシロスコープは、それが監視している信号ラインに
特定の並列ワード（パターン）が現れるとき、トリガす
るようにプログラムされている。あるワードが特定時間
の間持続するまで待ち、又は一連のワードが特定の順番
で現れるとトリガ動作するようにプログラムできる。更
に、他の信号が特定のステートにある間に、特定のエッ
ジ遷移に応答してトリガすることもできる。
【０００８】セットアップ時間とは、データが適切に受
信されることを保証するために、データが存在して安定
すべきクロック信号前の時間を定める仕様であり、ホー
ルド時間とは、同じ保証を与えるためにデータが存在し
続け安定すべきクロック信号後の時間を定める仕様であ
る。これらの期間に安定したデータ供給が行われない
と、準安定状態及び不適切な回路動作を引き起こすおそ
れがあるので、この様な発生を認識できることは、ロジ
ックアナライザ又はオシロスコープで特に望まれる機能
である。
信されることを保証するために、データが存在して安定
すべきクロック信号前の時間を定める仕様であり、ホー
ルド時間とは、同じ保証を与えるためにデータが存在し
続け安定すべきクロック信号後の時間を定める仕様であ
る。これらの期間に安定したデータ供給が行われない
と、準安定状態及び不適切な回路動作を引き起こすおそ
れがあるので、この様な発生を認識できることは、ロジ
ックアナライザ又はオシロスコープで特に望まれる機能
である。
【０００９】ジャクソンによる「Unstable Data Recogn
ition Circuit for Dual ThresholdSynchronous Data」
と題する米国第４９６８９０２号は、データを２つのス
レッシホールドで監視するデジタル・データ取込み装置
を開示している。２つのスレッシホールドは、クリア・
ロジック「１」及びクリア・ロジック「０」を定める電
圧レベルに対応して設定される。これらのクリア・ロジ
ックの間には、未確定のロジック・レベル即ち遷移ステ
ートを決める間隔がある。信号の電圧レベがそれらのレ
ベル間にある間は、「不安定な」信号が発生される。あ
る信号ラインに関する局部的な不安定信号は、データ信
号を収集するための不安定信号を生成するためにオア演
算される。デジタル信号が２つのスレッシホールド間に
ある時間が長すぎる場合は、問題がある。不安定信号の
始まりからアクティブ・クロック・エッジの発生までの
時間を測定することにより、セットアップ時間の違反が
検出される。更に、アクティブ・クロック・エッジから
不安定信号の終わりまでの時間を測定することにより、
ホールド時間の違反が検出される。
ition Circuit for Dual ThresholdSynchronous Data」
と題する米国第４９６８９０２号は、データを２つのス
レッシホールドで監視するデジタル・データ取込み装置
を開示している。２つのスレッシホールドは、クリア・
ロジック「１」及びクリア・ロジック「０」を定める電
圧レベルに対応して設定される。これらのクリア・ロジ
ックの間には、未確定のロジック・レベル即ち遷移ステ
ートを決める間隔がある。信号の電圧レベがそれらのレ
ベル間にある間は、「不安定な」信号が発生される。あ
る信号ラインに関する局部的な不安定信号は、データ信
号を収集するための不安定信号を生成するためにオア演
算される。デジタル信号が２つのスレッシホールド間に
ある時間が長すぎる場合は、問題がある。不安定信号の
始まりからアクティブ・クロック・エッジの発生までの
時間を測定することにより、セットアップ時間の違反が
検出される。更に、アクティブ・クロック・エッジから
不安定信号の終わりまでの時間を測定することにより、
ホールド時間の違反が検出される。
【００１０】ジャクソンの特許に記載された回路は、正
確なトリガの配置が極度には重要ではないロジックアナ
ライザでの使用に適しているが、オシロスコープのため
の有用性は、トリガ配置の正確さが不足するために制限
される。この回路がホールド時間の違反を監視すると
き、生じるトリガは、違反を起こさせたホールド時間の
始まりの能動クロック・エッジではなく斯る違反の終わ
りに関連する。ロジックアナライザでは、トリガは次の
取込みクロック・パルスに関連しているので、このこと
は十分に良好であるが、トリガ位置を正確に位置決めこ
とが望まれる高サンプリング速度のするオシロスコープ
では、この正確性が十分でない。
確なトリガの配置が極度には重要ではないロジックアナ
ライザでの使用に適しているが、オシロスコープのため
の有用性は、トリガ配置の正確さが不足するために制限
される。この回路がホールド時間の違反を監視すると
き、生じるトリガは、違反を起こさせたホールド時間の
始まりの能動クロック・エッジではなく斯る違反の終わ
りに関連する。ロジックアナライザでは、トリガは次の
取込みクロック・パルスに関連しているので、このこと
は十分に良好であるが、トリガ位置を正確に位置決めこ
とが望まれる高サンプリング速度のするオシロスコープ
では、この正確性が十分でない。
【００１１】スチュービングによる「Timer Circuit In
cluding an Analog Ramp Generatorand a CMOS Counte
r」と題する米国特許第５１２４５９７号は、タイマ回
路と、制限内のパルス幅でのトリガ、制限外のパルス幅
でのトリガ及びいずれかの極性のグリッヂでのトリガを
含むタイマ回路用の幾つかのアプリケーションとを開示
している。
cluding an Analog Ramp Generatorand a CMOS Counte
r」と題する米国特許第５１２４５９７号は、タイマ回
路と、制限内のパルス幅でのトリガ、制限外のパルス幅
でのトリガ及びいずれかの極性のグリッヂでのトリガを
含むタイマ回路用の幾つかのアプリケーションとを開示
している。
【００１２】トリガ信号を発生するための更に複雑な装
置は、ヘインズ他による「Metod and Apparatus for Tr
iggering」と題する米国特許第４８２３０７６号に開示
されている。この特許に開示された装置は、ワード・リ
コグナイザと、タイミング手段を有するステート・マシ
ンとを含む。この回路は、クロックに基づくトリガ・モ
ード及び時間に基づくトリガ・モードを生成する。クロ
ックに基づくトリガ・モードには、単一イベント・トリ
ガと、ネスティド・イベント・トリガと、連続及び除外
イベント・トリガとがある。時間に基づくトリガには、
クロックに基づくトリガ・モードで使用できるものと同
一のモードに加えて、セットアップ及びホールド時間ト
リガと、遷移時間トリガと、スライバ・パルス・トリガ
とがある。この特許には、数社の製造者により製造され
る装置により与えられる従来の機能を明瞭で分かりやす
い考察が記載されている。
置は、ヘインズ他による「Metod and Apparatus for Tr
iggering」と題する米国特許第４８２３０７６号に開示
されている。この特許に開示された装置は、ワード・リ
コグナイザと、タイミング手段を有するステート・マシ
ンとを含む。この回路は、クロックに基づくトリガ・モ
ード及び時間に基づくトリガ・モードを生成する。クロ
ックに基づくトリガ・モードには、単一イベント・トリ
ガと、ネスティド・イベント・トリガと、連続及び除外
イベント・トリガとがある。時間に基づくトリガには、
クロックに基づくトリガ・モードで使用できるものと同
一のモードに加えて、セットアップ及びホールド時間ト
リガと、遷移時間トリガと、スライバ・パルス・トリガ
とがある。この特許には、数社の製造者により製造され
る装置により与えられる従来の機能を明瞭で分かりやす
い考察が記載されている。
【００１３】
【発明が解決しようとする課題】ヘインズの特許に開示
された装置は、セットアップ時間違反又はホールド時間
違反のいずれかに応答してトリガを発生することができ
るが、この装置は、多数の回路を必要とし、更に簡単な
手段を見つけることが望まれている。更に、ヘインズの
特許に示された回路は、セットアップ違反に応答してト
リガを発生できるモードと、ホールド違反に応答してト
リガを発生することができる他のモードとを有するが、
この回路には、同一の波形取込みの際にセットアップ時
間違反又はホールド時間違反のいずれかに応答してトリ
ガを発生するモードがない。
された装置は、セットアップ時間違反又はホールド時間
違反のいずれかに応答してトリガを発生することができ
るが、この装置は、多数の回路を必要とし、更に簡単な
手段を見つけることが望まれている。更に、ヘインズの
特許に示された回路は、セットアップ違反に応答してト
リガを発生できるモードと、ホールド違反に応答してト
リガを発生することができる他のモードとを有するが、
この回路には、同一の波形取込みの際にセットアップ時
間違反又はホールド時間違反のいずれかに応答してトリ
ガを発生するモードがない。
【００１４】ヘインズの特許で取られた手段の制限は、
セットアップ時間違反モードで発生するトリガはユーザ
のクロック信号のタイミングにより決まる及びそのタイ
ミングに関連するタイミングを有し、一方、ホールド時
間違反モードで発生するトリガは、ユーザ・データ信号
のタイミングにより決まる及びそのタイミングに関連す
るタイミングを有するということである。しかし、両方
の違反により生じるトリガは、ユーザのクロック信号に
より決まり及びそのクロック信号に関連することが望ま
しい。
セットアップ時間違反モードで発生するトリガはユーザ
のクロック信号のタイミングにより決まる及びそのタイ
ミングに関連するタイミングを有し、一方、ホールド時
間違反モードで発生するトリガは、ユーザ・データ信号
のタイミングにより決まる及びそのタイミングに関連す
るタイミングを有するということである。しかし、両方
の違反により生じるトリガは、ユーザのクロック信号に
より決まり及びそのクロック信号に関連することが望ま
しい。
【００１５】したがって、本発明の目的は、同一の波形
取込みの際にセットアップ時間違反又はホールド時間違
反のいずれかに応答してトリガを発生するトリガ発生回
路の提供にある。
取込みの際にセットアップ時間違反又はホールド時間違
反のいずれかに応答してトリガを発生するトリガ発生回
路の提供にある。
【００１６】本発明の他の目的は、セットアップ時間違
反又はホールド時間違反に応答して生じるトリガ信号
は、ユーザのクロック信号により決まり及びそのクロッ
クに関連するトリガ発生回路の提供にある。
反又はホールド時間違反に応答して生じるトリガ信号
は、ユーザのクロック信号により決まり及びそのクロッ
クに関連するトリガ発生回路の提供にある。
【００１７】
【課題を解決するための手段及び作用】本発明の実施例
によれば、トリガ発生回路は、同一の波形取込みでセッ
トアップ時間違反又はホールド時間違反のいずれかが生
じたときにトリガ信号を発生する。トリガ信号は、入力
クロック信号を基準にしているが、入力信号から時間的
にずらされている。データ信号の遷移は、持続時間がセ
ットアップ時間条件及びホールド時間条件の和に等しい
ウィンドウ・パルスを発生させる。ウィンドウ・パルス
は、フリップ・フロップのＤ入力端に供給される。フリ
ップ・フロップは、ホールド時間条件に相当する期間だ
けアクティブ・エッジが遅延された変形クロック信号に
応じてクロック動作する。フリップ・フロップの出力信
号は、セットアップ時間条件又はホールド時間条件の違
反が起きたときのみに生じるトリガ信号である。トリガ
信号は、その持続時間を制限するために遅延素子を介し
てフリップ・フロップのリセット端に入力される。
によれば、トリガ発生回路は、同一の波形取込みでセッ
トアップ時間違反又はホールド時間違反のいずれかが生
じたときにトリガ信号を発生する。トリガ信号は、入力
クロック信号を基準にしているが、入力信号から時間的
にずらされている。データ信号の遷移は、持続時間がセ
ットアップ時間条件及びホールド時間条件の和に等しい
ウィンドウ・パルスを発生させる。ウィンドウ・パルス
は、フリップ・フロップのＤ入力端に供給される。フリ
ップ・フロップは、ホールド時間条件に相当する期間だ
けアクティブ・エッジが遅延された変形クロック信号に
応じてクロック動作する。フリップ・フロップの出力信
号は、セットアップ時間条件又はホールド時間条件の違
反が起きたときのみに生じるトリガ信号である。トリガ
信号は、その持続時間を制限するために遅延素子を介し
てフリップ・フロップのリセット端に入力される。
【００１８】本発明のトリガ発生回路の他の実施例によ
れば、トリガ・タイミング・ジッタは最小限になるが、
セットアップ時間違反の結果として発生されるトリガ信
号はクロック・エッジを基準とし、一方、ホールド時間
違反の結果として発生されるトリガ信号はデータ信号の
遷移を基準とする。この実施例では、データ遷移は、持
続時間が特定のセットアップ時間に相当するパルスを発
生させ、このパルスは、クロック信号によりクロック動
作するフリップ・フロップのＤ入力端に供給される。第
２のフリップ・フロップは、データ遷移によりクロック
動作され、Ｄ入力端にクロック信号のアクティブ・エッ
ジにより開始され、持続時間が特定のホールド時間であ
るパルスを受け取る。セットアップ時間違反及びホール
ド時間違反を夫々表す第１及び第２フリップ・フロップ
の出力信号は、出力トリガ信号を生成するためにＯＲ演
算される。上述の様に、出力トリガ信号は、その持続時
間を制限するために遅延素子を介してフリップ・フロッ
プのリセット端に入力される。
れば、トリガ・タイミング・ジッタは最小限になるが、
セットアップ時間違反の結果として発生されるトリガ信
号はクロック・エッジを基準とし、一方、ホールド時間
違反の結果として発生されるトリガ信号はデータ信号の
遷移を基準とする。この実施例では、データ遷移は、持
続時間が特定のセットアップ時間に相当するパルスを発
生させ、このパルスは、クロック信号によりクロック動
作するフリップ・フロップのＤ入力端に供給される。第
２のフリップ・フロップは、データ遷移によりクロック
動作され、Ｄ入力端にクロック信号のアクティブ・エッ
ジにより開始され、持続時間が特定のホールド時間であ
るパルスを受け取る。セットアップ時間違反及びホール
ド時間違反を夫々表す第１及び第２フリップ・フロップ
の出力信号は、出力トリガ信号を生成するためにＯＲ演
算される。上述の様に、出力トリガ信号は、その持続時
間を制限するために遅延素子を介してフリップ・フロッ
プのリセット端に入力される。
【００１９】
【実施例】図１は、本発明によるトリガ発生回路を示す
ブロック図である。比較器１０〜１３は、４チャンネル
の入力信号ＣＨ1〜ＣＨ4をスレッシホールドＴｈ1〜Ｔ
ｈ4と夫々比較し、入力信号が各々のスレッシホールド
と交差する時点を表す４つのデジタル信号ＳＩＧ1及び
ＳＩＧ4を生成する。データ・マルチプレクサ２４及び
クロック・マルチプレクサ２５は、ＤＡＴＡ信号及びＣ
ＬＯＣＫ信号を夫々生成するためにＳＩＧ1及びＳＩＧ4
から選択する。
ブロック図である。比較器１０〜１３は、４チャンネル
の入力信号ＣＨ1〜ＣＨ4をスレッシホールドＴｈ1〜Ｔ
ｈ4と夫々比較し、入力信号が各々のスレッシホールド
と交差する時点を表す４つのデジタル信号ＳＩＧ1及び
ＳＩＧ4を生成する。データ・マルチプレクサ２４及び
クロック・マルチプレクサ２５は、ＤＡＴＡ信号及びＣ
ＬＯＣＫ信号を夫々生成するためにＳＩＧ1及びＳＩＧ4
から選択する。
【００２０】ＤＡＴＡ信号は、プログラム可能遅延ワン
ショット回路１４の入力端及び遅延素子１６の入力端に
供給される。遅延素子１６の出力端は、ＡＮＤゲート１
８の一方の入力端に接続され、プログラム可能遅延ワン
ショット回路１４の出力端は、ＡＮＤゲート１８の反転
入力端に接続される。ＣＬＯＣＫ信号は、プログラム可
能ワンショット回路２８の入力端に供給される。プログ
ラム可能遅延ワンショット回路２８の出力信号は、遅延
整合ゲート３０により１個のゲート遅延分だけ遅延され
る。プログラム可能遅延ワンショット回路１４には、所
望のセットアップ時間及び所望のホールド時間の合計に
相当する遅延値ＴSETUP&HOLDが予めロードされる。プロ
グラム可能遅延ワンショット回路２８には、ホールド時
間の仕様のみを表す遅延値ＴHOLDが予めロードされる。
ＡＮＤゲート１８の出力信号は、フリップ・フロップ２
０のＤ入力端に供給されるＷＩＮＤＯＷ信号である。フ
リップ・フロップ２０は、遅延整合ゲート３０の出力信
号であるＣＬＯＣＫHELD信号によりクロック動作する。
フリップ・フロップ２０のＴＲＩＧＧＥＲ出力信号は、
遅延素子２２を介してリセット入力端に供給される。
ショット回路１４の入力端及び遅延素子１６の入力端に
供給される。遅延素子１６の出力端は、ＡＮＤゲート１
８の一方の入力端に接続され、プログラム可能遅延ワン
ショット回路１４の出力端は、ＡＮＤゲート１８の反転
入力端に接続される。ＣＬＯＣＫ信号は、プログラム可
能ワンショット回路２８の入力端に供給される。プログ
ラム可能遅延ワンショット回路２８の出力信号は、遅延
整合ゲート３０により１個のゲート遅延分だけ遅延され
る。プログラム可能遅延ワンショット回路１４には、所
望のセットアップ時間及び所望のホールド時間の合計に
相当する遅延値ＴSETUP&HOLDが予めロードされる。プロ
グラム可能遅延ワンショット回路２８には、ホールド時
間の仕様のみを表す遅延値ＴHOLDが予めロードされる。
ＡＮＤゲート１８の出力信号は、フリップ・フロップ２
０のＤ入力端に供給されるＷＩＮＤＯＷ信号である。フ
リップ・フロップ２０は、遅延整合ゲート３０の出力信
号であるＣＬＯＣＫHELD信号によりクロック動作する。
フリップ・フロップ２０のＴＲＩＧＧＥＲ出力信号は、
遅延素子２２を介してリセット入力端に供給される。
【００２１】図２は、図１に示す回路の動作を説明する
ためのタイミング図である。ＣＬＯＣＫ信号が高レベル
になると、プログラム可能遅延ワンショット２８の出力
信号ＣＬＯＣＫHELDは、遅延ＴHOLD後に高レベルにな
る。ＣＬＯＣＫ信号が低レベルになると、ＣＬＯＣＫHE
LDは実質的に同時に低レベルになる。よって、ＣＬＯＣ
ＫHELDは、後方エッジではなく前方エッジがＴHOLDだけ
遅れたＣＬＯＣＫ信号の変形信号である。スチュービン
グ他による米国特許第５１２４５９７号は、プログラム
可能遅延ワンショット回路１４及び２８としての使用に
適した回路を開示している。この回路の出力信号は、入
力信号が高レベルになった後、プログラム可能な時間
（遅延値）に高レベルになり、入力信号が低レベルにな
ったときに低レベルになる。
ためのタイミング図である。ＣＬＯＣＫ信号が高レベル
になると、プログラム可能遅延ワンショット２８の出力
信号ＣＬＯＣＫHELDは、遅延ＴHOLD後に高レベルにな
る。ＣＬＯＣＫ信号が低レベルになると、ＣＬＯＣＫHE
LDは実質的に同時に低レベルになる。よって、ＣＬＯＣ
ＫHELDは、後方エッジではなく前方エッジがＴHOLDだけ
遅れたＣＬＯＣＫ信号の変形信号である。スチュービン
グ他による米国特許第５１２４５９７号は、プログラム
可能遅延ワンショット回路１４及び２８としての使用に
適した回路を開示している。この回路の出力信号は、入
力信号が高レベルになった後、プログラム可能な時間
（遅延値）に高レベルになり、入力信号が低レベルにな
ったときに低レベルになる。
【００２２】ＤＡＴＡ信号が高レベルになると、遅延素
子１６の出力信号は、プログラム可能な遅延ワンショッ
ト回路１４の挿入遅延に等しい短時間後に高レベルにな
る。ＤＡＴＡ信号及びＣＬＯＣＫ信号の両方の信号路で
遅延を等しく維持することにより伝播遅延は補償される
ので、図２は理想化されて示されており、伝播遅延は示
していない。ＴSETUP&HOLD値は正の数であるので、遅延
素子１６の出力信号が高レベルになるとき、プログラム
可能遅延ワンショット回路１４の遅延時間がまだ経過し
ていないのでＷＩＮＤＯＷ信号は高レベルになり、その
低レベル出力信号が反転されるので、ＷＩＮＤＯＷ信号
はＡＮＤゲート１８を通過する。ＴSETUP&HOLD時間が経
過し、プログラム可能遅延ワンショット回路１４の出力
信号が高レベルになると、ＡＮＤゲート１８は動作不能
にされ、ＷＩＮＤＯＷ信号は低レベルになる。ＷＩＮＤ
ＯＷ信号は、ＤＡＴＡ信号の立ち上がりエッジに応答し
てアクティブな高レベルになり、ＴSETUP&HOLDの期間そ
の状態を維持するパルスである。
子１６の出力信号は、プログラム可能な遅延ワンショッ
ト回路１４の挿入遅延に等しい短時間後に高レベルにな
る。ＤＡＴＡ信号及びＣＬＯＣＫ信号の両方の信号路で
遅延を等しく維持することにより伝播遅延は補償される
ので、図２は理想化されて示されており、伝播遅延は示
していない。ＴSETUP&HOLD値は正の数であるので、遅延
素子１６の出力信号が高レベルになるとき、プログラム
可能遅延ワンショット回路１４の遅延時間がまだ経過し
ていないのでＷＩＮＤＯＷ信号は高レベルになり、その
低レベル出力信号が反転されるので、ＷＩＮＤＯＷ信号
はＡＮＤゲート１８を通過する。ＴSETUP&HOLD時間が経
過し、プログラム可能遅延ワンショット回路１４の出力
信号が高レベルになると、ＡＮＤゲート１８は動作不能
にされ、ＷＩＮＤＯＷ信号は低レベルになる。ＷＩＮＤ
ＯＷ信号は、ＤＡＴＡ信号の立ち上がりエッジに応答し
てアクティブな高レベルになり、ＴSETUP&HOLDの期間そ
の状態を維持するパルスである。
【００２３】遅延素子１６の小さい遅延は、プログラム
可能遅延ワンショット回路１４の挿入遅延に等しい遅延
を与えるとして上述したが、グリッヂの無い動作のため
に、実際上、遅延を挿入遅延より長くならなくするため
に、それよりわずかに小さくする。遅延素子１６を介し
た遅延がプログラム可能遅延ワンショット回路１４の挿
入遅延よりわずかに長ければ、プログラム可能遅延ワン
ショット回路１４の出力が低レベルに戻り、他方の入力
が条件を満たすと同時にＡＮＤゲート１８の反転入力信
号が条件を満足するとき、グリッヂがＡＮＤゲート１８
の出力端で生じる。
可能遅延ワンショット回路１４の挿入遅延に等しい遅延
を与えるとして上述したが、グリッヂの無い動作のため
に、実際上、遅延を挿入遅延より長くならなくするため
に、それよりわずかに小さくする。遅延素子１６を介し
た遅延がプログラム可能遅延ワンショット回路１４の挿
入遅延よりわずかに長ければ、プログラム可能遅延ワン
ショット回路１４の出力が低レベルに戻り、他方の入力
が条件を満たすと同時にＡＮＤゲート１８の反転入力信
号が条件を満足するとき、グリッヂがＡＮＤゲート１８
の出力端で生じる。
【００２４】ＣＬＯＣＫHELD信号がフリップ・フロップ
２０をクロック動作させるとき、そのＤ入力端のＷＩＮ
ＤＯＷ信号は、図２の左に示す様に低レベルになるか、
図２の右に示す様に高レベルになる。フリップ・フロッ
プ回路２０がクロック動作するときにＷＩＮＤＯＷ信号
が低レベルであれば、フリップ・フロップ２０の出力は
低レベルのままであり、有効なトリガ信号は発生しな
い。ＣＬＯＣＫHELDのアクティブ・エッジが発生すると
き、ＷＩＮＤＯＷ信号が高レベルであると、フリップ・
フロップ２０の出力信号は高レベルになり、有効なトリ
ガ・パルスが発生される。このトリガ出力は遅延素子２
２を介してフリップ・フロップ２０のリセット入力端に
戻して供給されるので、トリガ信号は、遅延素子２２で
実質的に決まる時間間隔ＤＥＬＡＹ22の後に非アクティ
ブ・ステートに戻る。
２０をクロック動作させるとき、そのＤ入力端のＷＩＮ
ＤＯＷ信号は、図２の左に示す様に低レベルになるか、
図２の右に示す様に高レベルになる。フリップ・フロッ
プ回路２０がクロック動作するときにＷＩＮＤＯＷ信号
が低レベルであれば、フリップ・フロップ２０の出力は
低レベルのままであり、有効なトリガ信号は発生しな
い。ＣＬＯＣＫHELDのアクティブ・エッジが発生すると
き、ＷＩＮＤＯＷ信号が高レベルであると、フリップ・
フロップ２０の出力信号は高レベルになり、有効なトリ
ガ・パルスが発生される。このトリガ出力は遅延素子２
２を介してフリップ・フロップ２０のリセット入力端に
戻して供給されるので、トリガ信号は、遅延素子２２で
実質的に決まる時間間隔ＤＥＬＡＹ22の後に非アクティ
ブ・ステートに戻る。
【００２５】図１の回路は、プログラム可能ワンショッ
ト回路１４がプログラムされるＴSETUP&HOLDよりも大き
なＴHOLD値を使用して、プログラム可能ワンショット回
路２８をプログラムすることにより、負のセットアップ
時間条件の違反を検出するようにプログラムできること
に留意されたい。
ト回路１４がプログラムされるＴSETUP&HOLDよりも大き
なＴHOLD値を使用して、プログラム可能ワンショット回
路２８をプログラムすることにより、負のセットアップ
時間条件の違反を検出するようにプログラムできること
に留意されたい。
【００２６】図２に動作を示した図１に示す回路は、Ｄ
ＡＴＡ信号の正方向遷移と関係して発生するセットアッ
プ及びホールド時間違反のみを認識する。図３は、ＤＡ
ＴＡ信号のいずれかの遷移に関係して発生するセットア
ップ及びホールド・タイミングの違反を認識する本発明
のトリガ発生回路の他の実施例を示す。この図に示す回
路は、ＤＡＴＡ信号路内にスライバ発生器１３及びＣＬ
ＯＣＫ信号路内に対応する遅延素子２７を加えることに
より、両方のエッジを監視できるように変更されてい
る。遅延素子２７の遅延量は、スライバ・パルス幅及び
スライバ・パルス発生器１３の挿入遅延の和に相当す
る。
ＡＴＡ信号の正方向遷移と関係して発生するセットアッ
プ及びホールド時間違反のみを認識する。図３は、ＤＡ
ＴＡ信号のいずれかの遷移に関係して発生するセットア
ップ及びホールド・タイミングの違反を認識する本発明
のトリガ発生回路の他の実施例を示す。この図に示す回
路は、ＤＡＴＡ信号路内にスライバ発生器１３及びＣＬ
ＯＣＫ信号路内に対応する遅延素子２７を加えることに
より、両方のエッジを監視できるように変更されてい
る。遅延素子２７の遅延量は、スライバ・パルス幅及び
スライバ・パルス発生器１３の挿入遅延の和に相当す
る。
【００２７】プログラム可能遅延ワンショット回路１
４’は、環境の違いにより図１のプログラム可能遅延ワ
ンショット回路１４とは幾分異なる動作をする。特に、
図１に示す遅延素子１６及びＡＮＤゲート１８が無く、
反転入力端及び出力端を有するプログラム可能遅延ワン
ショット回路１４’により生成される遅延は、プログラ
ムされた遅延及び入力信号／ＥＤＧＥの幅の和ＴSLIVER
になる。したがって、プログラム可能遅延ワンショット
回路１４’がＴSETUP&HOLD−ＴSLIVERでプログラムされ
るときに生成される実際の遅延は、ＴSETUP&HOLDにな
る。この実施例では、プログラム可能なワンショット回
路１４’の反転出力は、ＷＩＮＤＯＷ信号である。
４’は、環境の違いにより図１のプログラム可能遅延ワ
ンショット回路１４とは幾分異なる動作をする。特に、
図１に示す遅延素子１６及びＡＮＤゲート１８が無く、
反転入力端及び出力端を有するプログラム可能遅延ワン
ショット回路１４’により生成される遅延は、プログラ
ムされた遅延及び入力信号／ＥＤＧＥの幅の和ＴSLIVER
になる。したがって、プログラム可能遅延ワンショット
回路１４’がＴSETUP&HOLD−ＴSLIVERでプログラムされ
るときに生成される実際の遅延は、ＴSETUP&HOLDにな
る。この実施例では、プログラム可能なワンショット回
路１４’の反転出力は、ＷＩＮＤＯＷ信号である。
【００２８】図３に示す回路は、ＣＬＯＣＫHELD信号の
反転信号でフリップ・フロップ２０をリセットするとい
う点で図１に示す回路と異なる。この手法は、図１に示
す回路でも使用でき、又は、図１の手法、即ち出力ＴＲ
ＩＧＧＥＲ信号を遅延素子２２を介してフリップ・フロ
ップ２０をリセットするために帰還することを、図３で
も使用できる。
反転信号でフリップ・フロップ２０をリセットするとい
う点で図１に示す回路と異なる。この手法は、図１に示
す回路でも使用でき、又は、図１の手法、即ち出力ＴＲ
ＩＧＧＥＲ信号を遅延素子２２を介してフリップ・フロ
ップ２０をリセットするために帰還することを、図３で
も使用できる。
【００２９】図４は図３の回路の動作を示すタイミング
図である。スライバ発生器１３は、入力端のＤＡＴＡ信
号がいずれかの方向にステートを変化させるときに、極
めて期間の短い／ＥＤＧＥパルスを生成する。スライバ
発生器１３は、ＤＡＴＡ信号及びＤＡＴＡ信号をわずか
に遅らせた信号をＸＯＲ（エクスクルーシブＯＲ）ゲー
トに供給することにより生成される。スライバ発生器１
３の出力信号は反転されて、出力信号が通常は高レベル
であり、その入力端の変化に応答して即座に負になる。
図である。スライバ発生器１３は、入力端のＤＡＴＡ信
号がいずれかの方向にステートを変化させるときに、極
めて期間の短い／ＥＤＧＥパルスを生成する。スライバ
発生器１３は、ＤＡＴＡ信号及びＤＡＴＡ信号をわずか
に遅らせた信号をＸＯＲ（エクスクルーシブＯＲ）ゲー
トに供給することにより生成される。スライバ発生器１
３の出力信号は反転されて、出力信号が通常は高レベル
であり、その入力端の変化に応答して即座に負になる。
【００３０】プログラム可能遅延ワンショット回路１
４’への通常高レベルの入力信号は、反転出力ＷＩＮＤ
ＯＷ信号を通常低レベルに維持する。負方向に変化する
／ＥＤＧＥパルスは、プログラム可能遅延ワンショット
回路１４’をリセットし、反転出力ＷＩＮＤＯＷ信号を
高レベルにする。／ＥＤＧＥの直後の正方向に変化する
後方エッジは、プログラム可能な遅延時間ＴSETUP&HOLD
を開始する。ＴSETUP&HOLDの終わりで、プログラム可能
遅延ワンショット回路１４’のＷＩＮＤＯＷ信号は、低
レベルに戻る。よって、ＷＩＮＤＯＷパルスの幅は、プ
ログラムされた時間及び／ＥＤＧＥの前方及び後方エッ
ジ間の時間ＴSLIVERの和即ちＴSETUP＆HOLDである。
４’への通常高レベルの入力信号は、反転出力ＷＩＮＤ
ＯＷ信号を通常低レベルに維持する。負方向に変化する
／ＥＤＧＥパルスは、プログラム可能遅延ワンショット
回路１４’をリセットし、反転出力ＷＩＮＤＯＷ信号を
高レベルにする。／ＥＤＧＥの直後の正方向に変化する
後方エッジは、プログラム可能な遅延時間ＴSETUP&HOLD
を開始する。ＴSETUP&HOLDの終わりで、プログラム可能
遅延ワンショット回路１４’のＷＩＮＤＯＷ信号は、低
レベルに戻る。よって、ＷＩＮＤＯＷパルスの幅は、プ
ログラムされた時間及び／ＥＤＧＥの前方及び後方エッ
ジ間の時間ＴSLIVERの和即ちＴSETUP＆HOLDである。
【００３１】図１及び図２を参照して上述の回路では、
ＣＬＯＣＫHELDの立ち上がり（アクティブ）エッジの発
生は、フリップ・フロップ２０をクロック動作させる。
フリップ・フロップ２０のＤ入力信号は、ＷＩＮＤＯＷ
信号ライン上の正方向に変化するパルスのタイミングに
応じて高レベル又は低レベルになる。上述の様に、ＣＬ
ＯＣＫHELDのアクティブ・エッジが発生したときにＷＩ
ＮＤＯＷ信号が高レベルであれば、ＴＲＩＧＧＥＲパル
スが発生され、ＣＬＯＣＫHELDのアクティブ・エッジの
時点でＷＩＮＤＯＷが低レベルであれば、ＴＲＩＧＧＥ
Ｒパルスは発生されない。
ＣＬＯＣＫHELDの立ち上がり（アクティブ）エッジの発
生は、フリップ・フロップ２０をクロック動作させる。
フリップ・フロップ２０のＤ入力信号は、ＷＩＮＤＯＷ
信号ライン上の正方向に変化するパルスのタイミングに
応じて高レベル又は低レベルになる。上述の様に、ＣＬ
ＯＣＫHELDのアクティブ・エッジが発生したときにＷＩ
ＮＤＯＷ信号が高レベルであれば、ＴＲＩＧＧＥＲパル
スが発生され、ＣＬＯＣＫHELDのアクティブ・エッジの
時点でＷＩＮＤＯＷが低レベルであれば、ＴＲＩＧＧＥ
Ｒパルスは発生されない。
【００３２】上述の方法で発生されたＴＲＩＧＧＥＲ信
号は、ＤＡＴＡ信号に対する適切な関係から１ＴHOLD期
間だけ時間的にずらされるが、一度その調整が行われる
と、ＴＲＩＧＧＥＲ信号は、プログラム可能遅延ワンシ
ョット回路１４（又は１４’）及び２８により生成され
たジッタ以外の信号を生成するユーザ・クロック信号と
正確に一致される。必要な時間調整を行うために適した
１つの方法が、米国特許第５１２４５９７号に示されて
いる。この特許に開示されたプログラム可能遅延ワンシ
ョット回路１４、１４’及び２８により生じたジッタ
は、１μ秒以下であるランプ期間の約１％であり、した
がって、ここでの使用に適している。
号は、ＤＡＴＡ信号に対する適切な関係から１ＴHOLD期
間だけ時間的にずらされるが、一度その調整が行われる
と、ＴＲＩＧＧＥＲ信号は、プログラム可能遅延ワンシ
ョット回路１４（又は１４’）及び２８により生成され
たジッタ以外の信号を生成するユーザ・クロック信号と
正確に一致される。必要な時間調整を行うために適した
１つの方法が、米国特許第５１２４５９７号に示されて
いる。この特許に開示されたプログラム可能遅延ワンシ
ョット回路１４、１４’及び２８により生じたジッタ
は、１μ秒以下であるランプ期間の約１％であり、した
がって、ここでの使用に適している。
【００３３】図５は、本発明のトリガ発生回路の他の実
施例である。この実施例は、タイマで生じるジッタは少
ないが、結果的に生じたトリガ出力信号ＴＲＩＧは、Ｔ
ＲＩＧ信号をホールド時間違反から得たときは、ＤＡＴ
Ａ信号に関係し、ＴＲＩＧ信号をセットアップ時間違反
から得たときは、ユーザＣＬＯＣＫ信号に関係する。
施例である。この実施例は、タイマで生じるジッタは少
ないが、結果的に生じたトリガ出力信号ＴＲＩＧは、Ｔ
ＲＩＧ信号をホールド時間違反から得たときは、ＤＡＴ
Ａ信号に関係し、ＴＲＩＧ信号をセットアップ時間違反
から得たときは、ユーザＣＬＯＣＫ信号に関係する。
【００３４】図５を参照すると、ＤＡＴＡ信号はスライ
バ発生器４０の入力端に供給され、ＣＬＯＣＫ信号はア
クティブ・エッジ・スライバ発生器４０の入力端及び遅
延素子４２の入力端に供給される。スライバ発生器４０
の出力信号ＥＤＧＥは、タイマ４６の入力端及び遅延素
子５０に供給される。アクティブ・エッジ・スライバ発
生器４４の出力信号ＡＣＴは、タイマ４８の入力端に供
給される。タイマ４６及び４８は、入力端の正の信号に
よりリセットされる形式であり、入力信号が負方向に変
化するときに、計数を開始する。タイマ４６には、値Ｔ
SETUPが予めロードされ、タイマ４８には値ＴHOLDが予
めロードされる。
バ発生器４０の入力端に供給され、ＣＬＯＣＫ信号はア
クティブ・エッジ・スライバ発生器４０の入力端及び遅
延素子４２の入力端に供給される。スライバ発生器４０
の出力信号ＥＤＧＥは、タイマ４６の入力端及び遅延素
子５０に供給される。アクティブ・エッジ・スライバ発
生器４４の出力信号ＡＣＴは、タイマ４８の入力端に供
給される。タイマ４６及び４８は、入力端の正の信号に
よりリセットされる形式であり、入力信号が負方向に変
化するときに、計数を開始する。タイマ４６には、値Ｔ
SETUPが予めロードされ、タイマ４８には値ＴHOLDが予
めロードされる。
【００３５】スライバ発生器４０は好適には、その出力
信号が反転されていない以外は、図３を参照して説明し
たスライバ発生器１３と同一である。スライバ発生器４
０の出力信号は、インバータを介した伝播遅延に対応す
る幅を有する正方向に変化するスライバ信号であるＥＤ
ＧＥ信号である。このスライバ信号即ちＥＤＧＥ信号
は、ＤＡＴＡ信号の正方向エッジ及び負方向エッジの遷
移の両方に続いて発生する。
信号が反転されていない以外は、図３を参照して説明し
たスライバ発生器１３と同一である。スライバ発生器４
０の出力信号は、インバータを介した伝播遅延に対応す
る幅を有する正方向に変化するスライバ信号であるＥＤ
ＧＥ信号である。このスライバ信号即ちＥＤＧＥ信号
は、ＤＡＴＡ信号の正方向エッジ及び負方向エッジの遷
移の両方に続いて発生する。
【００３６】アクティブ・エッジ・スライバ発生器４４
は、インバータ及びＡＮＤゲートで構成でき、ＡＮＤゲ
ートはその入力信号として、ＣＬＯＣＫ信号と、インバ
ータを通過したＣＬＯＣＫ信号をわずかに遅延し反転し
た信号とを受け取る。ＡＮＤゲートの出力信号は、次に
ＡＣＴ信号になり、この信号は、インバータを介した伝
播遅延に対応する幅を有する正方向のスライバ信号であ
る。このスライバ信号、即ちＡＣＴ信号は、ＣＬＯＣＫ
信号の正方向遷移に続いて発生する。アクティブ・エッ
ジ・スライバ発生器は、入力端にもう１つのインバータ
を付加することにより、正方向遷移ではなく負方向遷移
に応答するように変更できる。
は、インバータ及びＡＮＤゲートで構成でき、ＡＮＤゲ
ートはその入力信号として、ＣＬＯＣＫ信号と、インバ
ータを通過したＣＬＯＣＫ信号をわずかに遅延し反転し
た信号とを受け取る。ＡＮＤゲートの出力信号は、次に
ＡＣＴ信号になり、この信号は、インバータを介した伝
播遅延に対応する幅を有する正方向のスライバ信号であ
る。このスライバ信号、即ちＡＣＴ信号は、ＣＬＯＣＫ
信号の正方向遷移に続いて発生する。アクティブ・エッ
ジ・スライバ発生器は、入力端にもう１つのインバータ
を付加することにより、正方向遷移ではなく負方向遷移
に応答するように変更できる。
【００３７】タイマ４６の出力信号は、セットアップ時
間条件が満足されないときにアクティブになるＬＯＳＥ
Ｔ信号である。ＬＯＳＥＴ信号は、遅延素子４２からク
ロック入力としてＣＬＯＣＫ’信号を受け取るフリップ
・フロップ５２のＤ入力端に供給される。タイマ４８の
出力信号は、ホールド時間条件が満足されないときにア
クティブになる信号ＬＯＨＯＬＤである。ＬＯＨＯＬＤ
信号は、遅延素子５０からのＥＤＧＥ’信号をクロック
入力として受け取るフリップ・フロップ５４のＤ入力端
に供給される。フリップ・フロップ５２及びフリップ・
フロップ５４の夫々のＱ出力信号ＴＲＩＧSETUP及びＴ
ＲＩＧHOLDは、最終的トリガ出力信号ＴＲＩＧを生成す
るために、ＯＲゲート５６によりオア演算される。フリ
ップ・フロップ５２及び４３は共に、遅延素子５８によ
り遅延されたＴＲＩＧ信号の変形であるＴＲＩＧ’信号
によりリセットされる。
間条件が満足されないときにアクティブになるＬＯＳＥ
Ｔ信号である。ＬＯＳＥＴ信号は、遅延素子４２からク
ロック入力としてＣＬＯＣＫ’信号を受け取るフリップ
・フロップ５２のＤ入力端に供給される。タイマ４８の
出力信号は、ホールド時間条件が満足されないときにア
クティブになる信号ＬＯＨＯＬＤである。ＬＯＨＯＬＤ
信号は、遅延素子５０からのＥＤＧＥ’信号をクロック
入力として受け取るフリップ・フロップ５４のＤ入力端
に供給される。フリップ・フロップ５２及びフリップ・
フロップ５４の夫々のＱ出力信号ＴＲＩＧSETUP及びＴ
ＲＩＧHOLDは、最終的トリガ出力信号ＴＲＩＧを生成す
るために、ＯＲゲート５６によりオア演算される。フリ
ップ・フロップ５２及び４３は共に、遅延素子５８によ
り遅延されたＴＲＩＧ信号の変形であるＴＲＩＧ’信号
によりリセットされる。
【００３８】図６は、図５に示す回路の動作を説明する
ためのタイミング図である。スライバ発生器４０は、Ｄ
ＡＴＡ信号の正又は負方向遷移のいずれかに応答してＥ
ＤＧＥ信号を発生する。ＥＤＧＥ信号の後方エッジによ
り、タイマ４６はＴSETUPの間持続するＬＯＳＥＴ信号
を発生する。ＬＯＳＥＴ信号が高レベル（アクティブ）
のときに、ＣＬＯＣＫ’信号の立ち上がりエッジが発生
すると、ＴＲＩＧSETUPパルスが発生される。これは、
図６に示すアクティブなＬＯＳＥＴ信号の２番目又は３
番目の発生の間は発生しない。ＴＲＩＧSETUPパルス
は、それらが発生されたときに、遅延素子５８により生
成される遅延量であるＤＥＬＡＹSETUPの間持続する。
ためのタイミング図である。スライバ発生器４０は、Ｄ
ＡＴＡ信号の正又は負方向遷移のいずれかに応答してＥ
ＤＧＥ信号を発生する。ＥＤＧＥ信号の後方エッジによ
り、タイマ４６はＴSETUPの間持続するＬＯＳＥＴ信号
を発生する。ＬＯＳＥＴ信号が高レベル（アクティブ）
のときに、ＣＬＯＣＫ’信号の立ち上がりエッジが発生
すると、ＴＲＩＧSETUPパルスが発生される。これは、
図６に示すアクティブなＬＯＳＥＴ信号の２番目又は３
番目の発生の間は発生しない。ＴＲＩＧSETUPパルス
は、それらが発生されたときに、遅延素子５８により生
成される遅延量であるＤＥＬＡＹSETUPの間持続する。
【００３９】図７は、図５に示す回路の動作を説明する
ためのタイミング図である。アクティブ・エッジ・スラ
イバ発生器４４は、ＣＬＯＣＫ信号の正方向遷移に応答
して正方向ＡＣＴスライバ信号を生成する。ＡＣＴ信号
の後方エッジにより、タイマ４８はＴHOLDの間持続する
ＬＯＨＯＬＤパルスを発生する。遅延素子５０は、ＡＣ
Ｔ信号の幅に相当する間隔だけＥＤＧＥ信号を遅延する
ことにより、ＥＤＧＥ’はＬＯＨＯＬＤパルスに対し正
確なタイミングを有する。ＥＤＧＥ’信号の立ち上がり
エッジがＬＯＨＯＬＤ信号が高（アクティブ）レベルの
間に発生すれば、ＴＲＩＧHOLDパルスが発生する。これ
は、図７に示す様にＬＯＨＯＬＤ信号の１番目又は３番
目の発生の間には起こらず、２番目の発生の間に起こ
り、単一のアクティブなＴＲＩＧHOLDパルスを生成す
る。ＴＲＩＧHOLDパルスは、ＴＲＩＧSETUPパルスと同
様に、遅延素子５８により生成される遅延量であるＤＥ
ＬＡＹ58の間持続する。
ためのタイミング図である。アクティブ・エッジ・スラ
イバ発生器４４は、ＣＬＯＣＫ信号の正方向遷移に応答
して正方向ＡＣＴスライバ信号を生成する。ＡＣＴ信号
の後方エッジにより、タイマ４８はＴHOLDの間持続する
ＬＯＨＯＬＤパルスを発生する。遅延素子５０は、ＡＣ
Ｔ信号の幅に相当する間隔だけＥＤＧＥ信号を遅延する
ことにより、ＥＤＧＥ’はＬＯＨＯＬＤパルスに対し正
確なタイミングを有する。ＥＤＧＥ’信号の立ち上がり
エッジがＬＯＨＯＬＤ信号が高（アクティブ）レベルの
間に発生すれば、ＴＲＩＧHOLDパルスが発生する。これ
は、図７に示す様にＬＯＨＯＬＤ信号の１番目又は３番
目の発生の間には起こらず、２番目の発生の間に起こ
り、単一のアクティブなＴＲＩＧHOLDパルスを生成す
る。ＴＲＩＧHOLDパルスは、ＴＲＩＧSETUPパルスと同
様に、遅延素子５８により生成される遅延量であるＤＥ
ＬＡＹ58の間持続する。
【００４０】この実施例では、ＴＲＩＧ信号出力は、そ
れがセットアップ時間違反の結果発生するときは、ＣＬ
ＯＣＫ信号を基準にするが、ホールド時間違反の結果生
じるときは、ＤＡＴＡ信号の遷移を基準とする。このこ
とは、あるアプリケーションでは、図１及び図３に示す
実施例により得られるＣＬＯＣＫ信号を常に基準とする
場合よりは望ましくないが、他のアプリケーションで
は、この回路による得られる優れたジッタ除去作用が重
要となる。
れがセットアップ時間違反の結果発生するときは、ＣＬ
ＯＣＫ信号を基準にするが、ホールド時間違反の結果生
じるときは、ＤＡＴＡ信号の遷移を基準とする。このこ
とは、あるアプリケーションでは、図１及び図３に示す
実施例により得られるＣＬＯＣＫ信号を常に基準とする
場合よりは望ましくないが、他のアプリケーションで
は、この回路による得られる優れたジッタ除去作用が重
要となる。
【００４１】
【発明の効果】本発明のトリガ発生回路では、データ信
号が変化するときに、セットアップ時間及び所定のホー
ルド時間の和に相当するパルス幅を有するパルス信号を
発生し、クロック信号のアクティブ・エッジを所定のホ
ールド時間に相当する時間だけ遅延し、パルス信号が存
在するときに、遅延されたクロック信号のアクティブ・
エッジが生じるときにトリガ信号を発生することによ
り、簡単な構成で、セットアップ時間又はホールド時間
の条件の違反に応答したトリガ信号を発生できる。
号が変化するときに、セットアップ時間及び所定のホー
ルド時間の和に相当するパルス幅を有するパルス信号を
発生し、クロック信号のアクティブ・エッジを所定のホ
ールド時間に相当する時間だけ遅延し、パルス信号が存
在するときに、遅延されたクロック信号のアクティブ・
エッジが生じるときにトリガ信号を発生することによ
り、簡単な構成で、セットアップ時間又はホールド時間
の条件の違反に応答したトリガ信号を発生できる。
【図１】本発明のトリガ発生回路の一実施例を示す回路
図。
図。
【図２】図１の回路の動作を説明するためのタイミング
図。
図。
【図３】本発明のトリガ発生回路の他の実施例を示す回
路図。
路図。
【図４】図３の回路の動作を説明するためのタイミング
図。
図。
【図５】本発明のトリガ発生回路の他の実施例を示す回
路図。
路図。
【図６】図５の回路の動作を説明するためのタイミング
図。
図。
【図７】図５の回路の動作を説明するためのタイミング
図。
図。
１４ パルス発生手段 ２０ トリガ出力手段 ２８ 遅延信号発生手段
フロントページの続き (72)発明者 ジョージ・ジェー・カスペル アメリカ合衆国オレゴン州97124 ヒル ズボロ ノース・イースト リンカー ン・ストリート 1884 (56)参考文献 特開 平４−15563（ＪＰ，Ａ) 特開 平３−162680（ＪＰ，Ａ) 特開 平３−162679（ＪＰ，Ａ) 実開 平３−52682（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】 データ信号のロジック・ステートの変化
が、クロック信号のアクティブ・エッジに対する所定の
セットアップ時間又はホールド時間の条件に違反すると
きに、トリガ信号を発生するトリガ発生回路であり、 上記データ信号のロジック・ステートが変化するとき
に、上記所定のセットアップ時間及び所定のホールド時
間の和に相当するパルス幅を有するパルス信号を発生す
るパルス発生手段と、 上記クロック信号のアクティブ・エッジを上記所定のホ
ールド時間に相当する時間だけ遅延する遅延信号発生手
段と、 上記パルス信号が存在するときに、遅延された上記クロ
ック信号のアクティブ・エッジが生じると、上記トリガ
信号を発生するトリガ出力手段とを具えることを特徴と
するトリガ発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US947205 | 1992-09-18 | ||
| US07/947,205 US5471159A (en) | 1992-09-18 | 1992-09-18 | Setup or hold violation triggering |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06194387A JPH06194387A (ja) | 1994-07-15 |
| JP2646186B2 true JP2646186B2 (ja) | 1997-08-25 |
Family
ID=25485729
Family Applications (1)
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|---|---|---|---|
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| JP (1) | JP2646186B2 (ja) |
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|---|---|---|---|---|
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| US5686846A (en) * | 1996-06-07 | 1997-11-11 | Hewlett-Packard Company | Time duration trigger |
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| US6906555B2 (en) * | 2003-06-10 | 2005-06-14 | James Ma | Prevention of metastability in bistable circuits |
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| US8044612B2 (en) * | 2007-01-30 | 2011-10-25 | Cypress Semiconductor Corporation | Method and apparatus for networked illumination devices |
| US8010935B2 (en) * | 2008-05-07 | 2011-08-30 | Lsi Corporation | Electronic design automation tool and method for optimizing the placement of process monitors in an integrated circuit |
| US7996812B2 (en) * | 2008-08-14 | 2011-08-09 | International Business Machines Corporation | Method of minimizing early-mode violations causing minimum impact to a chip design |
| US9122891B2 (en) * | 2013-08-12 | 2015-09-01 | Microsoft Technology Licensing, Llc | Functional timing sensors |
| CN106771990B (zh) * | 2016-12-07 | 2020-01-24 | 武汉新芯集成电路制造有限公司 | D触发器建立时间的测量电路及测量方法 |
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|---|---|---|---|---|
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| US4585975A (en) * | 1983-04-21 | 1986-04-29 | Tektronix, Inc. | High speed Boolean logic trigger oscilloscope vertical amplifier with edge sensitivity and nested trigger |
| US4647862A (en) * | 1984-09-04 | 1987-03-03 | Tektronix, Inc. | Trigger holdoff system for a digital oscilloscope |
| US4823076A (en) * | 1986-03-17 | 1989-04-18 | Tektronix, Inc. | Method and apparatus for triggering |
| JPH02244842A (ja) * | 1989-03-16 | 1990-09-28 | Fujitsu Ltd | 位相可変回路 |
| US5036221A (en) * | 1989-03-31 | 1991-07-30 | Texas Instruments Incorporated | Circuit for eliminating metastable events associated with a data signal asynchronous to a clock signal |
| IT1231650B (it) * | 1989-07-21 | 1991-12-18 | Selenia Ind Elettroniche | Circuito per la ricostruzione del clock da un messaggio da utilizzare in sistemi di trasmissione dati |
| US4968902A (en) * | 1989-08-02 | 1990-11-06 | Tektronix, Inc. | Unstable data recognition circuit for dual threshold synchronous data |
| US4984255A (en) * | 1989-11-15 | 1991-01-08 | National Semiconductor Corporation | Edge transition insensitive delay line system and method |
| US5122694A (en) * | 1990-12-26 | 1992-06-16 | Tektronix, Inc. | Method and electrical circuit for eliminating time jitter caused by metastable conditions in asynchronous logic circuits |
| US5097147A (en) * | 1991-02-01 | 1992-03-17 | Tektronix, Inc. | Limited amplitude signal trigger circuit |
| US5124597A (en) * | 1991-04-01 | 1992-06-23 | Tektronix, Inc. | Timer circuit including an analog ramp generator and a CMOS counter |
| CA2071264C (en) * | 1991-06-18 | 1999-11-30 | Perry W. Lou | Regulated delay line |
-
1992
- 1992-09-18 US US07/947,205 patent/US5471159A/en not_active Expired - Lifetime
-
1993
- 1993-09-17 JP JP5255053A patent/JP2646186B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5471159A (en) | 1995-11-28 |
| JPH06194387A (ja) | 1994-07-15 |
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