JP2644071B2 - スイッチングノードにおけるリシーケンシングシステム - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はセル・スイッチング・システムのスイッチ
ングノード（switching node）に用いられるリシーケン
シングシステム（resequencing system）に関し、スイ
ッチングネットワークの入力から出力へ転送されるセル
は、様々な第１の遅延時間を受け、前記リシーケンシン
グシステムはセルが前記入力に供給されるシーケンス
を、前記出力において回復することができる。

（従来の技術） 前述のようなリシーケンシングシステムは、マルチス
テージ・パケットスイッチング・ネットワーク（mlti−
stage packet switching network）の一部として、既に
PCT出願No.W087/00373に示されている。その中に示され
るスイッチングノードの各スイッチに関して、入力回路
はノード入力に接続され、ノード出力は出力回路に接続
される。各出力回路は、一対の入力回路が接続される仲
裁回路（arbiter circuit）を有し、入力回路から送信
要求信号を受信し、許可信号をこの入力回路に送信した
後にのみ、この仲裁回路によって、セルは入力回路から
この出力回路に送信される。この仲裁回路は正しいシー
ケンス（sequence）の許可信号を送信によって、セルの
正しいシーケンスを実行する。

（発明が解決しようとする課題、及び課題を解決するた
めの手段と作用） 上述のようなリシーケンシングシステムは比較的複雑
な構造を有する。

この発明の目的は前述のようなリシーケンシングシス
テムを提供することであるが、この発明のシステムは比
較的簡単な構造を有する。

この発明の目的は、前記リシーケンシングシステムが
前記セルに追加的な可変第２遅延時間を前記出力におい
て与えることができるという事実によって達成され、こ
の可変第２遅延時間は各セルについて、二つの遅延時間
の合計が予め決められた総合時間に実質的に等しいよう
に選択される。

各セルに所定の遅延時間を与えることによって、シー
ケンスの考えられる損失は、簡単な方法、及びこの遅延
時間の持続時間に関する選択の関数である蓋然性によっ
て回復される。

ここで、ヨーロッパ特許出願No.0215526（M.De Pryck
er 1）において、スイッチングシステムの入力からその
経路において、セルに所定合計遅延を与えることは既に
開示されている。しかしこれは、それらのセルに与えら
れた遅延ジッタを円滑にするために行われ、ノード入力
の最初のシーケンスを各スイッチングノード出力におい
て、決して回復することはできない。

このリシーケンシングシステムの他の特徴は、 連続的時間スタンプ値を生成する時間スタンプ発生器
と、 前記入力に接続され、供給された各セルに前記発生器
によって提供される第１スタンプ値を結合する手段と、 前記ノード出力に接続され、前記時間スタンプ発生器
が、前記第１時間スタンプ値と前記所定の合計値の加算
値に等しい第２時間スタンプ値を供給したときにのみ、
受信したセルを出力端子に供給する手段を含む点であ
る。

この解決方法の利点は、時間スタンプ発生器を用いる
ことによって、第１及び第２遅延時間を測定する手段を
必要としないことである。

このリシーケンシングシステムの更に他の特徴は、 前記スイッチングネットワークに結合され、各セルの
前記出力で前記第１遅延時間を測定し、第１遅延スタン
プ値としてその値をそれらのセルに結合する手段と、 前記出力に結合され、受信したセルに前記所定の合計
値と前記測定した第１遅延スタンプ値の差に等しい前記
第２遅延時間を与えるリシーケンシングユニットを含む
点である。

この解決方法の利点は、現在の時刻をスイッチングノ
ードの入力と出力に分配する時間スタンプ発生器を使用
する必要がないことである。

この発明の前述した目的、及び他の目的と特徴は、添
付図面に結び付いてなされた以下に示す好適実施例の説
明によって更に明確となり、又、最も良く理解される。

（実施例） ここで、参照される各図面において、単一のリード線
によって示される様々な接続は、実際には複数のリード
線からなる。

第１図において、スイッチングノードSNは、セル通信
スイッチングシステムの一部を形成し、このスイッチン
グシステムにおいて、これらノード外部にリンクによっ
て送信されるセルは、各々固定長または可変長である。
ノード内部でこれらセルは、ノード外部での方法と同一
の方法で転送される。即ち、これらセルは、以後サブセ
ルと呼ばれる等しい長さの小さいセルに分離された後転
送される。同一セルに属するサブセルは同一経路で転送
されるが、異なる経路で転送される場合もある。第１の
ケースにおいて、全てのサブセルを互いにリンクして処
理するための、十分な情報を第１のサブセルのヘッダに
供給する必要がある。第２のケースにおいて、各サブセ
ルのヘッダは分離して処理されるための十分な情報を含
んでいなければならない。

同図に示されるスイッチングノードSNは、入力IN1/IN
Mを有するスイッチングネットワークSNWを含み、複数の
入力リンクIL1/ILMは各入力回路IC1/ICMを介して入力IN
1/INMに接続される。SNWは又複数の出力を有し、これら
出力は各出力回路OC1/OCN、及び各リシーケンシングユ
ニットRSU1/RSUNのカスケード接続を介して、出力リン
クOL1/OLNの中の一つの出力リンクに各々接続される。
スイッチングネットワークSNWは、複数のステージ（ste
ge）（図示されず）を含み、そのステージでは複数の経
路が各入力IN1/INMと各出力OUT1/OUTNの間で複数の経路
が使用されるものとする。

スイッチングノードは又、リシーケンシングユニット
RSU1/RSUNと、時間スタンプ発生器TSGと、入力回路IC1/
ICMによって主に構成されるリシーケンシングシステム
を含む。時間スタンプ発生器TSGは循環的（cyclicall
y）に動作し、持続時間Ｄの各サイクルの間、一連の結
果的異なる時間スタンプ値、例えばＰのような値を発生
する。

一連のセルが入力リンク例えばIL1からスイッチング
ネットワークSNWに供給されるとき、所定初期シーケン
スにおいて、このシーケンスはそのネットワークを介し
たセルの転送の間に消滅することがある。これは例え
ば、各入力IN1/INMと各出力OUT1/OUTNの間の異なる長さ
の経路に沿って進むことによって、異なる遅延時間がセ
ルに与えられるためである。

このリシーケンシングシステムの目的は、例えば入力
リンクIN1に沿ってスイッチングノードSNに供給された
一連のセルＡ、Ｂ、Ｃの初期シーケンスを回復すること
である。

このようなセルＡ、Ｂ、Ｃは各々、時間スタンプ値を
挿入する入力回路によって処理され、このセルのヘッダ
の時間スタンプ領域TSTP内に、時間スタンプ発生器TSG
によって、PCT出願No.W084/00268に説明される方法で、
時間スタンプが供給される。セルＡ、Ｂ、Ｃに挿入され
た時間スタンプ値は例えばTSA、TSB、TSCなどに等し
い。これらのセルＡ、Ｂ、Ｃが、スイッチングネットワ
ークSNWを介して転送された後、それらは例えばその出
力OUT1に入力時とは異なる順序、例えばＣ、Ｂ、Ａのよ
うな順序で発生する。なぜならば、それらはネットワー
ク内で、異なる第１遅延を与えられたからである。この
順番を回復するために、出力OUT1に接続されるリシーケ
ンシングユニットRSU1は、受信された各セルＣ、Ｂ、Ａ
に含まれる時間スタンプ値を読み、それらセルをバッフ
ァし（buffer）、発生器TSGによって供給される現在の
時間スタンプ値が各々値TSC＋Ｄ、TSB＋Ｄ、TSA＋Ｄに
到達したとき、関連する出力回路OC1にそれらを転送す
る。従ってセルＡ、Ｂ、Ｃは、同じ所定の総合遅延Ｄ、
即ちスイッチングネットワークSNWを介した可変遅延
と、リシーケンシングユニットRSU1内の補償遅延を加算
した値の遅延を受けているので、それらの初期の順番
Ａ、Ｂ、Ｃは回復される。

総合遅延時間Ｄを適切に選択することによって、回復
動作が失敗する可能性は極めて少ないことは明らかであ
る。総合遅延時間Ｄが、スイッチングネットワークを介
して起こり得る絶対最大転送遅延時間より長く選択され
た場合、この可能性は零である。

第２図から第４図は第１図のRSU1の様々な実施例を、
時間スタンプ発生器TSGと伴に比較的詳細に示す図であ
る。これらリシーケンシングユニットは、セルが出力回
路OC1/OCNに供給される前に、前述の総合遅延時間Ｄを
与えることを保証する。簡単のため、処理されたセルは
固定長を有すると仮定する。

第２図はRSU1の第１実施例を示す。入力I1はレジスタ
REG1の入力に接続され、レジスタREG1のデータ出力はデ
マルチプレクサ回路DEMUXの入力に接続される。レジス
タREG1は部分的にTSTPを有し、TSTPは各セルの初期時間
スタンプ値を格納し、TSTPはデマルチプレクサ回路DEMU
Xの選択入力SI1に接続される。デマルチプレクサ回路DE
MUXは多数の出力１〜Ｐを有し、出力１〜Ｐは、複数のF
IFOのF1〜FPの一つに各々接続される。これらFIFOの出
力は各々マルチプレクサ回路MUXの入力に接続され、マ
ルチプレクサ回路MUXの選択入力SI2は時間スタンプ発生
器TSGの現在の値によって制御される。マルチプレクサM
UXはRSU1の出力を構成する出力端子01を有する。

時間スタンプ領域TSTPに時間スタンプ値を含むセル
が、レジスタREG1に受信されたとき、この時間スタンプ
値はデマルチプレクサ回路DEMUXの選択入力SI1に供給さ
れる。従って、このデマルチプレクサ回路DEMUXは、１
からＰの出力の内、一つの出力を選択して自身の入力に
接続し、レジスタREG1からのセルをこの出力に接続され
るFIFOに転送する。

このようにして、入力I1に供給された様々なセルは、
１からＰの各時間スタンプ値により、FIFOのF1からFPに
選択的に格納される。マルチプレクサ回路MUXの選択入
力SI2は、現在の時間スタンプ発生器TSGによって制御さ
れているので、FIFOの出力F1〜FPは、時間間隔が時間ス
タンプ値１＋Ｄ、２＋Ｄ、・・・などの間、マルチプレ
クサ回路MUXの出力01に接続される。このような方法に
より処理することによって、各セルは、そのシーケンス
を、所定の蓋然性にについて出力01に格納するのに十分
な総合遅延Ｄを与えられるのは明らかである。

第３図は第１図のRSU1の比較的詳細な第２実施例であ
る。

RSU1の入力I1はレジスタREG2の入力に接続され、RAM
バッファメモリBMのデータ入力にはレジスタREG2のデー
タ出力が接続され、バッファメモリBMはRSU1の出力を構
成するデータ出力01を有する。レジスタREG2は部分的に
TSTPを有し、この部分的TSTPは、各セルの初期時間スタ
ンプ値を格納するように構成され、アドレスメモリAMに
接続されたライトポインタWPに接続される。アドレスメ
モリAMは、時間スタンプ値１〜Ｐ各々一つに割り当てら
れるＰ個のロケーションを有し、又、回転又は循環リー
ドポインタRPが接続され、リードポインタRPは時間スタ
ンプ発生器TSGにより制御され、Ｄに等しいサイクル
（又はＰ時間スタンプ間隔）を有する。

バッファ管理回路BMCはその出力ＦにメモリBMの自由
バッファアドレスを発生することができ、バッファが使
用されていないとき、ここに図示されない方法で毎回更
新される。BMCの出力Ｆは、リード／ライトポインタRWP
のライト入力Ｗに接続されるばかりでなく、アドレスメ
モリAMの入力に接続される。リード／ライトポインタRW
Pはリード入力Ｒを有し、メモリAMの出力がこのリード
入力Ｒに接続される。

初期時間スタンプ値Ｘ（Ｘ＝１、２、・・・）をその
時間スタンプ領域TSTPに含むセルが、レジスタREG2に受
信されたとき、この時間スタンプ値Ｘはライトポインタ
WPが供給される。同時に、回路BMCはバッファメモリBM
内の自由バッファのアドレス、例えばＡをアドレスメモ
リAMに供給し、又、リード／ライトポインタRWPのライ
ト入力Ｗに供給する。その結果、ライトポインタWPの制
御の下に、レジスタREG2の一部分TSTPに格納された時間
スタンプ値Ｘに割り付けられたアドレスメモリAMのロケ
ーションＸに自由バッファのアドレスＡが格納される。
一方、レジスタREG2に格納されたセルは、回路BMCによ
って供給されたアドレスＡを有するバッファメモリBM内
のロケーションに書き込まれる。この動作はリード／ラ
イトポインタRWPの制御の下に行われる。

時間スタンプ値ＸはアドレスメモリAMに割り当てられ
たロケーションＸに書き込まれ、そして回転ポインタRP
は、発生器TSGの制御の下に、１サイクル又は総合遅延
時間Ｄの間、これら全てのロケーションを指示するの
で、この総合遅延Ｄが経過した後、セルがスイッチング
ネットワークにおいて受けた遅延に関係なく、それはこ
のロケーションＸを指示する。実際、TSGが時間スタン
プ値Ｙをその瞬間に発生したとき、アドレスＡはメモリ
AMのロケーションＸに格納される。これは処理されたセ
ルはスイッチングネットワークSNW内で、Ｘ−Ｙに等し
い初期遅延を受けたことを意味し、従ってそれはRSU1内
で付加的第２遅延時間Ｄ−Ｙ＋Ｘを受けなければならな
いことを意味する。この遅延は、ポインタPRが再びロケ
ーションＸを指示したとき正確に到達され、このポジシ
ョンに到達するので、それは最初Ｄ−Ｙステップを介し
て末端のポジションＤにステップしなければならず、そ
してそのポジションからＸ個のステップを介してポジシ
ョンＸにステップする。

以上から、リードポインタRPは、セルがスイッチング
ネットワークSNWに入った後、Ｄに等しい時間間隔で、
上記セルのアドレスＡをメモリBMに接続されるリード／
ライトポインタRWPのリード入力Ｒに供給する。その結
果セルは、この同一時間間隔が経過した後、リシーケン
シングユニットRSU1に出力01に要求通り現れる。

ここで、同一時間スタンプ値TSTPを有する多数のセル
がレジスタREG2の入力I1に受信される場合がある。この
ため、アドレスメモリAMには、これらセルのアドレスを
格納するのに十分な数のロケーションが提供されなけれ
ばならない。又、同一時間スタンプ値を有するセルは、
原則として、同時に出力01に転送されなければならない
が（これは不可能である）、実際はバッファされなけれ
ばならない。このバッファ機能は前述のバッファメモリ
BM又はFIFOにおいて、別々に提供又は総合され、第10図
に関して更に考察される。

第４図は第１図のRUS1の比較的詳細な第３実施例であ
る。

RSU1の入力I1は、RAM又はFIFOによって構成されるバ
ッファメモリBMのデータ入力に接続され、BMには発生器
TSGによって制御されるリードポインタRPが接続され
る。BMのデータ出力はレジスタREG3に接続され、レジス
タREG3の出力は、ゲート回路GC1とGC2を各々介して、出
力01及びリシーケンスユニットの入力I1に接続される。
レジスタREG3は部分的にTSTPを有し、TSTPは各セルの時
間スタンプ値を格納し、又、TSTPは加算回路ADDの第１
入力に接続される。加算回路ADDは前述の総合遅延時間
Ｄが供給される第２入力を有する。値ＤはレジスタREG4
又はその同等回路に格納され、これは単にハードウェア
内の固定コードとなり得る。加算器ADDの出力はコンパ
レータCOMPの第１入力に接続され、コンパレータCOMPの
第２入力にはTSGによって発生した時間スタンプ値が供
給される。コンパレータCOMPは、ゲート回路GC1とGC2を
各々制御する出力Ｙ及びＮを有する。GC2の出力は入力I
1にフィードバックされる。

RSU1の入力I1に供給されるセルは、全てバッファメモ
リBMの自由ロケーションに格納され、発生器TSGによっ
て供給される各時間スタンプ間隔の間、リードポインタ
RPの制御の下に、メモリBMの全てのセルは循環的に読出
される。従って、読出された各セルはレジスタREG3に格
納され、そのセルの領域TSTPに格納された時間スタンプ
値は加算回路ADDに供給される。ここで、総合遅延時間
値Ｄはセルの時間スタンプに加算され、結果的時間スタ
ンプ値を得ることができ、又コンパレータCOMPによっ
て、この結果的時間スタンプ値が現在の時間スタンプ値
に等しいかどうかチェックされる。コンパレータの出力
Ｙが確認のため動作し、総合遅延時間Ｄによってセルが
遅延されたことを示す。この場合、セルはイネーブル
（enable）にされたゲート回路GC1を介してRSU1の出力0
1に供給されるが、他の場合、即ちこのコンパレータCOM
Pの出力Ｎが作動したとき、セルはゲート回路GC2を介し
てBMの入力I1にフィードバックされる。以上説明された
ように、全てのセルは要求された通りに総合遅延時間Ｄ
が与えられる。

第５図は第１図の示されるスイッチングノードSNと同
一のスイッチングノードを示すが、このスイッチングノ
ードは、リシーケンシングユニットRSU1/RSUNとスイッ
チングネットワークSNWに接続される、遅延測定回路DMC
を備えるリシーケンシングシステムに接続される。

この遅延測定回路DMCの詳細は、W.A.Montgomeryによ
る、“パケット・ボイス同期技術（Technique for pack
et voice synchronization）"IEEEジャーナル通信にお
ける選択された領域（Selected Areas in Communicatio
n）Vol.SAC−１、No2、1983年12月pp1022−1028、特にp
p.1025及び1026の“加算された可変遅延（Added Variab
le Delay）”の章に説明された技術に基づいているの
で、ここでは詳細に説明されない。特に、各セルがスイ
ッチングネットワークのステージからステージへ転送さ
れるときに受ける遅延時間が計算され、記録された遅延
時間は、セルの遅延スタンプ領域DSTPに挿入される。こ
れは、スイッチングネットワークの出力OUT1/OUTNに発
生する各セルは、その領域DSTPに第１遅延時間の値を含
み、セルはスイッチングネットワークSNを通過するとき
この遅延を受けたことを意味する。

セルが、SNWの出力に接続されるリシーケンシングユ
ニットに供給されるとき、このユニットは前記最大遅延
時間Ｄと遅延スタンプ値DSTPの間の遅延時間差を計算
し、ユニットの出力01/ONにセルを供給する前に、この
セルを前記遅延時間差を与える。このようにして、第１
図のシステムと同様に、セルは出力回路OC1/OCNに供給
される前に、同じ総合遅延時間Ｄだけ遅延される。この
ため、シーケンスのあらゆる損失は、総合遅延時間の選
択された持続時間の関数である所定の極めて少ない可能
性によって回復される。

第５図のリシーケンスシステムに用いられるRSU1の３
つの実施例が第６、７、８図に示される。説明を簡単に
するため、セルは固定長を有すると仮定する。

第６図に示される第１実施例は第２図の実施例に類似
するが、デマルチプレクサDEMUX及びマルチプレクサMUX
の制御が異なる。この例ではマルチプレクサMUXの選択
入力S12を制御する回転又は循環ポンインタROP、及びデ
マルチプレクサDEMUXの選択入力SI1にその出力が接続さ
れる減算器SUBが使用される。減算器SUBのマイナス入力
にはレジスタREG1の一部分DTSPの出力が接続され、プラ
ス入力にはポインタROPの出力が接続される。ポインタR
OPは循環的に動作し、持続時間Ｄの各サイクルの間、そ
れは一連の遅延スタンプ値１〜Ｐを発生し、遅延スタン
プ値１〜Ｐは第５図の遅延測定回路DMCによって測定す
ることができる。

遅延スタンプ値１〜Ｐの内一つの遅延スタンプ値を、
その領域DSTPを含むセルがレジスタREG1に受信された直
後、この値は現在の遅延スタンプ値から減算され、回転
ポインタROPによって供給される。従って、結果的遅延
値は、セルがスイッチングネットワークSNWの入力に供
給されたときに回転ポインタROPによって供給された遅
延スタンプ値である。

この結果的遅延時間スタンプ値に割り付けられたFIFO
のF1〜FPの内一つに、セルを格納することによって、最
大遅延時間Ｄに等しい追加的遅延が通過するまで、セル
はその中に維持されなければならないことがわかる。こ
のため、FIFOのF1〜FPに格納されたセルは、回転ポイン
タROPが遅延スタンプ値１＋Ｄ、２＋Ｄ、……、Ｐ＋Ｄ
に各々到達したとき、読出される。

第７図は第５図のリシーケンシングシステムに用いら
れる、リシーケンシングユニットRSU1の実施例を示す。
この第２実施例は第３図の実施例に類似するが、第６図
の実施例のように循環又は回転リードポインタROP及び
減算器SUBを使用する点が異なる。回転リードポインタR
OPはリードポインタRPを制御し、減算器SUBのプラス入
力に接続され、減算器SUBのマイナス入力はセジスタREG
2の一部分DSTPに接続される。

領域DSTPに遅延スタンプ値１〜Ｐの内一つを含むセル
がレジスタREG2に受信された直後、その値は回転ポイン
タRPによって供給され、現在の遅延スタンプ値から減算
される。従って結果的遅延スタンプ値は、セルがスイッ
チングネットワークSNWの入力に供給されたときに回転
ポインタROPによって提供された遅延スタンプ値であ
る。結果の遅延スタンプ値Ｘは、ライトポインタRPに供
給される。第３図に関する説明と同様に、バッファ管理
回路BMCによって供給される自由バッファのアドレスＡ
は、アドレスメモリAMのロケーションＸに格納され、ロ
ケーションＸはポインタWPの制御の下に、結果的遅延ス
タンプ値Ｘに割り付けられる。一方、レジスタREG2に格
納されたセルは、回路BMCによって供給されるアドレス
Ａを有するバッファメモリBM内のロケーションに書き込
まれる。これはリード／ライトポインタRWPの制御の下
に行われる。遅延スタンプ値ＸはアドレスメモリAMの割
り付けられたロケーションＸに書込まれ、回転ポインタ
RPは１サイクル又は総合遅延時間Ｄの間にそれら全ての
ロケーションを指示するので、遅延時間Ｄが経過した
後、それはこのロケーションＸを指示する。従ってこの
ロケーションに格納されたセルは、遅延時間Ｄが経過し
た後、要求どうりに出力01に転送される。

第７図において、第３図に関して定められたことは同
様に有効である。即ち、多数のセルは同一の結果的遅延
スタンプ値（ROP−DSTP）を有し、これによって、バッ
ファ機能が提供されなければならない。この機能は第10
図に関して説明される。

第８図は、第５図のリシーケンシングシステムに用い
られるリシーケンシングユニットRSU1の第３実施例であ
る。この第３実施例は第４図の実施例に類似するが、コ
ンパレータCOMPの入力は、総合遅延値Ｄを格納するレジ
スタREG4の出力に接続され、加算回路ADDは使用され
ず、ゲート回路GC2の出力をRSU1の入力I1にリンクする
フィードバック回路内に、１は加算する回路ADD1が使用
されるところが異なる。又、総合遅延時間Ｄは単純にハ
ードウェア内の固定コードとなり得る。

第４図に関して既に説明したように、バッファメモリ
BMは、各セルの周期、及び各セルがレジスタREG3に格納
されるとき、完全に読出される。レジスタREG3の領域DS
TPに格納された遅延スタンプ値は、コンパレータCOMPに
供給され、そしてレジスタREG4に記憶された総合遅延時
間Ｄと比較される。この比較の結果が、セルに格納され
た遅延時間が総合遅延時間Ｄに到達したことを示すと
き、ゲート回路GC1はイネーブルになり、セルはRSU1の
出力01に転送される。反対に、総合遅延時間Ｄに到達し
ていない場合、セルはゲート回路GC2を介して加算回路A
DD1に転送され、そこでセルの領域DSTPの遅延スタンプ
値に１が加算される。このセルは再びバッファメモリBM
に格納される。

この場合でも、スイッチングネットワーク及びリシー
ケンシングユニットRSU1において、要求された通りの総
合遅延時間Ｄを受けた後にのみ、セルはRSU1の出力01に
供給されるのは明らかである。

第10図は第３図における原則に従って主に動作するリ
シーケンシングユニットRSU1の比較的詳細な実施例であ
るが、特に可変長セルを処理するように構成されてい
る。このようなセルは一連の要素的サブセルとして構成
され、それらはスイッチングネットワークSNW内で流れ
の連続性を維持し、即ちサブセルの空白部を挿入しない
ことによって、同一経路についての連結されたストリン
グとしてスイッチされる。そのようなセルの例が第９図
に示される。これはサブセル制御ヘッダSCHを有するサ
ブセルとDBsに対するデータ領域DB1を具備する。更に第
１サブセルは、時間スタンプ領域TSTPと他のヘッダ情報
HIを具備するセル制御ヘッダCCHを含む。サブセル制御
ヘッダSCHは、セルの第１、中間及び最終サブセルを各
々定義する値11、00、01の内一つを有する。

第10図に示されるリシーケンシングユニットRSU1は時
間スタンプ発生器TSGが組み合わされ、 バッファメモリBM、 アドレスメモリAM、 リンクメモリLM、 レジスタREG1及びREG5、 バッファ管理回路BMC、 クロック回路CLC、 リードポインタRP、RP1〜RP2、 ライトポインタWP、WP1、WP2及びWP3、待ち行列のスタ
ート・リードポインタ（start−of−queue read pointe
r）SOQ、 待ち行列のエンド・ライトポインタ（end−of−queue r
ead pointer）EOQ、 検出回路DET1及びDET2、 ANDゲート回路G1〜G2、 ORゲート回路H1〜H9、 を主に具備する。

これら全ての回路は図示されるように相互接続され、
その動作説明より明らかとなる。ここで再び、単一リー
ド線によって示される様々は接続は、複数のリード線を
含む。ポインタによるメモリのライト及びリード動作に
関する制御及びゲート回路は、当業者が容易に理解でき
る方法で、概略的に示される。

リシーケンシングユニットRSU1の動作は時間スタンプ
発生器TSGによって制御され、スタンプ発生器TSGはその
出力Ｐに持続時間Ｄのサイクル毎に時間スタンプ値TS1
〜TSPを発生する。各サブセル周期の間に、クロック回
路CLGは一連の重ならない（non−overlapping）ゲート
パルスT1〜T5を発生する。一連のゲートパルスT1、T2;T
3、T4、及びT5は、BMライト間隔WP、遅延の終り（end o
f delay）間隔EP、及びBM読出し間隔RPを各々定義す
る。

RAMバッファメモリBMは、セルの単一サブセルを各々
格納できる複数のバッファを有する。

アドレスメモリAMは、出力レジスタOR1/OR2、及びＰ
個の時間スタンプ値TS1〜TSP中の各々異なる一つのスタ
ンプ値に割り付けられたＰ個のロケーションを有する。
このようなセルは、同一時間スタンプ値を有する各セ
ル、即ちバッファセルのリストに関して、リストのスタ
ートポインタ及びリストのエンドポインタを各々格納す
る。これらポインタはこのリストの最後のサブセルのバ
ッファメモリアドレスEOLばかりでなく、リストの第１
のサブセルのバッファメモリアドレスSOLを格納する。

AMのリスト内のスタート及びエンド・バッファメモリ
アドレスの各一対に関して、リンクメモリLMは、このア
ドレス対をリンクする中間メモリアドレスを格納する。
又、連続する時間スタンプ値に関する異なるリストを、
同一の待ち行列においてリンクすることが行われる。こ
れは待ち行列のスタートポインタSOQ及び待ち行列のエ
ンドポインタEOQの制御の下に実行され、これによっ
て、サブセルがバッファメモリBMから正しい順序で確実
に読出される。

自由バッファ管理回路BMCは、我々の同時継続PCT特許
出願“通信スイッチング要素（communication switchin
g element）”に開示された回路の一つである。それは
バッファメモリBMのバッファのフリー（free）／ビジー
（busy）状態を管理する。即ちBMCはこのメモリの次の
自由バッファのアドレスを提供し、バッファが使用され
るときバッファをビジーとし、バッファが使用されなく
なったとき、それをフリーとする。

前記３つの時間は、これより適切なゲートパルスの期
間に考察される。

ライト期間WP この時間に行われる動作の目的は、受信した可変長セ
ルの各サブセルをバッファメモリBMに書き込み、アドレ
スメモリAMにおいて、同一の時間スタンプ値を有するセ
ルに属するサブセルのリストの最初と最後のサブセルの
バッファメモリアドレスをリンクし、リンクメモリLMに
おいて、同一TSTP値を有するサブセルの各リスト中間バ
ッファメモリアドレスをリンクすることである。

二つの主要な場合は次のように考えられる。

第１は、第１可変長セルの第１サブセルの書き込み動
作であり、所定時間スタンプ値を有し、リシーケンシン
グユニットRSU1に供給される。

第２は、他のサブセル、即ち最初のセルの第２、第３
などのサブセル、及びこの時間所定スタンプ値を有する
他のセルの全てのサブセルの書き込み動作である。

与えられた時間スタンプ値を有する第１可変長セルの
第１サブセルの最初の書き込み動作が考えられる。

時間間隔T1 この第１サブセル、例えば第９図の第１サブセルは、
RSU1の入力I1に供給され、それはイネーブルにされたゲ
ート回路G1を介してそのレジスタREG2に格納される。

レジスタREG5の一部分SCHに接続される検出器DET1
は、処理されたサブセルのサブセル制御ヘッダSCHが、
このサブセルが第１のサブセル（SCHは11に等しい）
か、否か（SCHは00又は01に等しい）を示すのをチェッ
クし、従ってその出力Ａを第１サブセルに関して動作
し、又はそのサブセルが第１のサブセルではない場合は
出力Ｂを動作する。処理されたサブセルは第１のサブセ
ルと考えられるので、DET1の出力Ａが動作する。その結
果、サブセルに含まれる時間スタンプ値、例えばTS1を
格納するレジスタREG2の一部分TSTPに接続されるゲート
回路G2はイネーブルされる。従ってこの時間スタンプ値
TS1は、ゲート回路G2を介してレジスタREG5に入力され
るばかりでなく、ゲート回路G2及びH1を介して、リード
及びライドポインタRP2及びWPに入力される。時間間隔T
1の間、ORゲート回路H2を介してメモリAMに接続される
ゲート回路G2も又イネーブルされるので、メモリAMは、
リードポインタRP2に格納されたアドレスTS1において読
出される。その結果、アドレスTS1を有するポインタ値S
OL1及びEOL1は、AMの出力レジスタOR1及びOR2に各々転
送される。

レジスタOR1の出力は、イネーブルにされたゲート回
路G6を介して検出回路DET2に供給され、それによってこ
の検出回路DET2が動作する。従って検出回路DET2は各ゲ
ート回路G7又はG8を介して、レジスタOR1に格納された
コードが零か又は零ではないことに依存して、及び入力
Ａが動作しているので、その出力X1又はC2を作動する。
例えば、零SOLコードは、この時間スタンプ値TS1を有す
る第１サブセルはまだ受信されておらず、又、これは値
TS1について処理される最初のサブセルであことを示
し、一方、他のSOLコードは、時間スタンプ値TS1に関し
て、受信したサブセルは第１セルの第１サブセルではな
いことを示す。

サブセルは時間スタンプ値TS1を有する第１可変長セ
ルの第１サブセルと考えられるので、出力C1が作動す
る。

バッファ管理回路BMCは、メモリBM内の次の自由バッ
ファのアドレス、例えばA1を発生し、これをイネーブル
にされたゲート回路G24を介して、バッファメモリBMに
接続されるライトポインタWP1に供給する。ここで、ラ
イトポインタWP1及びリードポインタRP1は、第３図のリ
ード／ライトポインタRWPを構成する。

信号Ｂ及びC2のどちらも第１セルの第１サブセルに対
して作動していないので、ゲート回路G17及びG20は両方
とも禁止（inhibite）されている。

時間間隔T2 自由バッファの前記アドレスA1は、イネーブルにされ
たゲート回路G23、G10、H3及びG3、H4を介して、アドレ
スメモリAMの左及び右側部分に供給される。ライトポイ
ンタWPに接続されるゲート回路G5がイネーブルにされる
ので、BMの自由バッファのアドレスA1は、アドレスTS1
を有するAMのロケーションSOL1及びEOL1に書込まれる。
従って時間スタンプ値TS1に対する新たにリンクされた
スタート及びエンドポインタはイニシャライズされる。

更に、レジスタREG2に格納されたサブセルは、イネー
ブルにされたゲート回路G13を介してバッファメモリBM
に格納され、それはライトポインタWP1に記憶されたア
ドレスA1を有するバッファ内に格納される。これはゲー
ト回路G27及びH7を介して、このアドレスがバッファメ
モリに供給されたときに発生する。

時間間隔T2の間、回路BMCは又次の書き込み期間WPの
ためのメモリBM内の次の自由バッファを選択する。

処理されるサブセルが最初のものでない場合（従って
検出器DET1の出力Ｂは動作する）又は時間スタンプ値TS
1に関して、第１セルに属さない場合（従って検出器DET
2の出力が作動する）、第１セルの第１サブセルに対し
て、前述と同様な動作が実行されるが、付加的動作が伴
う。

しかしここで、これら類似した動作の間、例えば第９
図の第２サブセルの間、レジスタREG5に記憶された時間
スタンプ値TS1は、ゲート回路G3及びH1を介して、現在
リード及びライトポインタRP2及びWPに供給され、自由
バッファのアドレス、例えばA2は信号C1がこのセルに関
して動作していないので、AMの左側部分に格納されな
い。

前記付加的動作は次に示される。

時間間隔T1 メモリAMの出力レジスタOR2に現在格納されているア
ドレスEOL＝A1は、イネーブルにされたゲート回路G17を
介して、ライトポインタWP2に記録される。

時間間隔T2 BMCによって供給されるアドレスA2は、ゲート回路H6
を制御する信号C2が動作していないので、ゲート回路G2
0を介して、メモリLMに格納される。この格納は、ライ
トポインタWP2に格納されたアドレスA2において、及び
ゲートG18とH8を介して行われる。従って第１サブセル
を格納するために用いられたメモリBMのバッファのアド
レスA2は、WP2に格納された以前のリストのエンドアド
レスEOL1＝A1にリンクされる。

以上から、第２サブセルを格納するのに使用されるバ
ッファのアドレスA2は、時間スタンプ値TS1に割り付け
られたリストに追加されている。なぜならば、それはメ
モリAMの対応するEOL1内に書込まれ、メモリＬ内の以前
のEOL1＝A1にリンクされているからである。

前述の時間スタンプ値TS1を有する可変長セルはｓ個
のサブセルを具備するので、それら全てのサブセルはバ
ッファメモリBMの異なるバッファ内に格納される。それ
によって、メモリAMに格納され、この時間スタンプ値TS
1に割り付けられたポインタSOL11及びEOL1は、メモリLM
に同時に書込まれるリンクされたアドレスの第１リスト
を示す次の表に示されるように展開する。

前述の時間スタンプTS1を有する可変長セルの次に、
例えば、同一の時間スタンプ値TS2を有し、ｐ個及びｑ
個のサブセルを各々具備する二つの可変長セルが続く場
合、メモリAMに格納され、TS2に割り付けられたポイン
タSOL2及びEOL2は、以下に示す表のように展開する。こ
の表は又、メモリLM内同時に書込まれるリンクされたア
ドレスの第２リストを示す。

同一時間スタンプ値TS2を有するこれら二つの可変長
セルが受信された後、対応するサブセルの全てのバッフ
ァアドレスB1〜Ｂ（ｐ＋ｑ）は、メモリLM内の単一リン
クされたリストとして連結される、スタート及びエンド
のリストポインタSOL2及びEOL2はメモリAMの行TS2に格
納される。

遅延のエンド周期EP これら期間の時間間隔T3及びT4の間に実行される動作
の目的は、補償の第２遅延時間が尽きるとき、完全なリ
スト（このリストは、前述の方法により生成され、前記
スタンプ値の異なる一つに割り付けられる）を単一読出
し待ち行列にリンクすることである。これは、そのよう
なリストに含まれる全てのサブセルが前記総合遅延時間
Ｄより遅延したとき、及びそれらサブセルが出力01に転
送される準備が整ったときに起こる。

第３図に関して説明されたように、これは、メモリAM
の各ロケーションについて、そのアドレスが時間スタン
プ発生器TSGによって制御されるサイクルリードポイン
タRP内に格納されたとき発生する。これは、ポインタRP
が、ポインタSOL1＝A1及びEOL1＝Ａ（ｓ）を格納するロ
ケーションのアドレス、即ち時間スタンプ値TS1を含む
とき、この最初にリンクされたリストのｓ個のサブセル
は、メモリLMに格納されたA1、A2、・・・Ａ（ｓ）の順
序で読出される状態にあることを意味し、一方ポインタ
RPがSOL1＝B1及びEOL2＝Ｂ（ｐ＋ｑ）を格納するロケー
ションのアドレス、即ち時間スタンプ値TS2を含むと
き、第２のリンクされたリストのｐ＋ｑサブセルはメモ
リLMに格納されたB1、B2、・・・Ｂ（ｐ＋ｑ）の順序で
読出される状態にある。以前のリスト及び次のリストに
続けて、これら第１及び第２リストのサブセルのこの読
出し動作を達成するために、それらは連続的出力待ち行
列に置かれなければならない。

この待ち行列動作の準備の説明を容易にするために、
前記二つの表に先行する既に必要なリストがあればそれ
は待ち行列しており、この待ち行列の現在のスタートア
ドレスはSCQ＝Ｘであり、一方現代のエンドアドレスはE
OQ＝Ｙであると仮定する。

時間スタンプ発生器TSGによって供給される時間スタ
ンプ間隔TS1の時間間隔T3及びT4の間、次の動作が実行
される。

時間間隔T3 リードポインタRPはアドレスTS1を含み、ゲート回路G
12はイネーブルされるので、リストのエンドアドレスEO
L1＝Ａ（ｓ）ばかりでなく、リストのスタートアドレス
はメモリAMから読出され、各出力レジスタOR1及びOR2に
格納される。

リストのスタートアドレスSOL1＝A1は、イネーブルさ
れたゲート回路G14及びH5を介して、メモリLMに供給さ
れ、ゲート回路G16はイネーブルされているので、この
スタートアドレスは待ち行列のエンドポインタEOQ内に
格納されたこのメモリの待ち行列のエンドアドレスＹの
待ち行列のエンドアドレスＹに書込まれる。前記最初に
リンクされたリストのSOL1＝A1及びEOL1＝Ａ（ｓ）を有
するスタートアドレスは、そのときまでに設定されてい
る出力待ち行列のエンドアドレスEOQ＝Ｙにリンクされ
る。従って前記最初にリンクされたリストは出力待ち行
列の以前にリンクされたリストにリンクされる。

時間間隔T4 AMの出力レジスタOR2に格納されたリストのエンドア
ドレスEOL1＝Ａ（ｓ）は、イネーブルされたゲート回路
G15を介して、待ち行列のエンドライトポインタEOQに転
送され、そこで値Ｙと置き代わる。従って前記第１リス
トのエンドアドレスEOL1＝Ａ（ｓ）は、出力待ち行列の
新たなエンドアドレスEOQとなる。

待ち行列のスタートリードSOQ内に格納されたアドレ
スA1はイネーブルされたゲート回路G25を介してリード
ポインタRP1に供給される。それはゲート回路G26を介し
て解放されるためにバッファ管理回路に供給される。

アドレスA1に格納され、アドレスS2にイネーブルにさ
れたゲート回路G21はメモイLMから読出され、出力レジ
スタOR3に格納される。

リセット信号RSが発生し、ゲート回路G9がイネーブル
された場合、ゲート回路G11及びH9がイネーブルとなる
ので、時間スタンプTSGによってライトポインタWP3に供
給されたアドレスTS1を有するロケーションストリングS
OL1及びEOL1には値零が書込まれる。

同様に、前記第２リストのSOL2及びEO2が時間スタン
プ間隔TS2の間に読出されたとき、 第２リストのスタートアドレスSOL2＝B1はメモリLM内
で待ち行列のエンドアドレスEOQ＝Ａ（ｓ）にリンクさ
れ、 第２リストのエンドアドレスEOL2＝Ｂ（ｐ＋ｑ）は新
たな待ち行列のエンドアドレスとなる。第２リストは第
１リストにリンクされ、出力待ち行列に含まれる。

同様な方法で、他のリストは、その最終エンドアドレ
ス、例えばＺがポインタEOQに格納される待ち行列にリ
ンクされる。

読出し期間PR このような期間、即ち時間間隔T5の間に実行される動
作の目的は、形成された前記出力待ち行列部を形成する
サブセルをメモリBMから首尾よく読出すことである。

簡単のため、前記第１及び第２リストに先行するリス
トにリンクされたリスト部を形成するサブセルがあれ
ば、それは既に読出されていると仮定する。これは、第
１リストの待ち行列のスタートアドレスA1はSOQに格納
され、一方WOQに格納された待ち行列のエンドアドレス
は前述されたようにＺであることを意味する。

ゲート回路G19はイネーブルとなるので、リードポイ
ンタRP1はバッファメモリBMの待ち行列のスタートアド
レスA1からサブセルを読出し、それをRSU1の出力01に供
給する。

回路BMXは効果的に読出されたサブセルが格納された
バッファを解放する。

出力レジスタOR3に格納され、アドレスA2にイネーブ
ルされたゲート回路G22は待ち行列のスタートポインタS
OQに転送される。

このようにして、バッファメモリBMに格納されたサブ
セルは正しい順序で読出される。

第７図の原則に基づくリシーケンシングシステムは、
第10図のリシーケンシングシステムから容易に得ること
ができ、第10図のシステムは第３図の原則に従って動作
する。

第10図のリシーケンシングシステムは、固定した数、
例えばｎ個のサブセルを具備するセルを処理できるよう
に適合させることができる。事実この場合、 サブセル制御ヘッダSCHをサブセルを定義するのに使
用する代わりに、ｎ個のサブセルがｎ計数値の各々一つ
によって定義される。

バッファ管理回路BMCは、それらがクリアされたと
き、サブセルバッファの代わりに自由セルのアドレスを
供給する。

メモリAM及びLMはサブセルの代わりにセルを管理す
る。

メモリBMはさらにサブセルのライト及びリードに関す
る動作を実行すべきであるが、カウンタが各メモリアク
セスに対して提供されるべきであり、関連するセルバッ
ファエリア内の特定なサブセルロケーション・アドレス
におけるセルあたりのｎ個のサブセルに１をカウントす
る。

第10図のリシーケンシングシステムは、固定長セルを
分離処理するの使用することができ、サブセルには分離
されない。この場合、 システムはサブセルの代りにセルを扱うべきであり、 第１セルと、与えられたTSTP値（前記C1及びC2を含
む）に関する次のセルの間の区別のみがなされる。

レジスタREG5は削除される。

第10図のリシーケンシングシステムにおいて、供給さ
れた各サブセルは、ライト時間間隔、遅延時間間隔、リ
ード時間間隔の間に更に分離される。なぜならば、RSU1
のような各リシーケンシングユニットは同一のビットレ
ート（bitrate）で動作する一つの入力及び一つの出力
を有するからである。リシーケンシングRSU1ユニットが
ｕ個の入力と同じ出力回路OC1に接続されるｖ個の出力
を有し、同一ビットレートで動作する場合、遅延間隔の
単一エンド及びｖリード間隔が続くｕライト間隔の間に
各サブセルを更に分割しなければならない。

これは特に非同期転送モード用語（Asynchronous Tra
nsfer Mode terminology）であるが、ここではワードセ
ルが用いられる。しかし、ワードパケットを使用するこ
ともできる。

以上、この発明の原則が特定の装置を参照して説明さ
れたが、この説明は例示的なものであり、この発明の範
囲を限定するものではない。

（発明の効果） この発明のリシーケンシングシステムは従来のシステ
ムに比べ、比較的簡単な構造を有する。即ち、この発明
の時間スタンプ発生器を用いることによって、従来のよ
うな第１及び第２遅延時間を測定する手段を必要としな
い。更にこの発明の効果は、現在の時刻をスイッチング
ノードの入力と出力に分配する従来のような時間スタン
プ発生器を使用する必要がないことである。

【図面の簡単な説明】

第１図はこの発明のリシーケンシングシステムの第１形
式を有するセル通信スイッチングシステムのスイッチン
グノードを示す略図、 第２、３、４図は、第１図のリシーケンシングシステム
の一部を形成するリシーケンシングユニットRSU1の第
１、第２、第３実施例を各々示す略図、 第５図はこの発明によるリシーケンシングシステムの第
２形式を有するセル通信スイッチングシステムのスイッ
チングノードを示す略図、 第６、７、８図は第５図のリシーケンシングシステムに
含まれるリシーケンシングユニットRSU1の第１、２、３
実施例を各々示す略図、 第９図は可変長さセルを示し、 第10図は第３図の原則に基づき、第９図のセルを用いる
リシーケンシングシステムの実施例の詳細を示す。 IL1・ILM……入力リンク、IC1・ICM……入力回路、SNW
……スイッチングネットワーク、OUT1・OUTN……出力、
TSG……時間スタンプ発生器、RSU1・RSUN……リシーケ
ンシングユニット、MUX……マルチプレクサ、DEMUX……
デマルチプレクサ、BMC……バッファメモリ管理回路、W
P……ライトポインタ、RWP……リードライトポインタ、
BM……バッファメモリ、RP……リードポインタ、COMP…
…コンパレータ、CG1・CG2……ゲート回路、DMC……遅
延測定回路、SUB……減算器、

フロントページの続き (56)参考文献 特開 昭62−241454（ＪＰ，Ａ) 特開 昭55−140347（ＪＰ，Ａ) 特開 昭62−503205（ＪＰ，Ａ) 電子情報通信学会論文誌 Ｂ−Ｉ Ｖ ｏｌ．Ｊ72−Ｂ−Ｉ Ｎｏ．９ ＰＰ. 698−709

Claims (21)

(57)【特許請求の範囲】
1. 【請求項１】セル・スイッチングシステム（cell switc
   hing system）のスイッチングノード（switching node:
   SN）に用いられるシステムであって、スイッチングネッ
   トワーク（SNW）の入力（IN1/INM）から出力（OUT1/OUT
   N）に転送されるセルは、可変第１遅延時間を受け、前
   記セルが前記入力に供給されたときのシーケンスを前記
   出力において回復することができるリシーケンシングシ
   ステムにおいて、付加的可変第２遅延時間を前記出力に
   おいて前記セルに与えることができ、前記第２遅延時間
   は各セルについて、前記２つの遅延時間の合計が実質的
   に所定総合値に等しいように選択されることを特徴とす
   るリシーケンシングシステム。
2. 【請求項２】連続的時間スタンプ値（TSTP）を発生する
   時間スタンプ発生器（TSG）と、 前記入力に接続され、前記発生器（TSG）によって供給
   される第１時間スタンプ値を、供給される前記セルに各
   々関連させる手段（IC1/ICM）と、 前記出力に接続され、前記時間スタンプ発生器（TSG）
   が、前記第１時間スタンプ値と前記所定総合値の加算値
   に等しい第２時間スタンプ値を発生するときにのみ、受
   信したセルを出力端子（01/0N）に供給するリシーケン
   シングユニット（RSU1/RSUN）と、 を具備することを特徴とする請求項１記載のリシーケン
   シングシステム（第１図）。
3. 【請求項３】前記スイッチングネットワーク（SNW）に
   接続され、前記出力において前記各セルの前記第１遅延
   時間を測定し、前記第１遅延時間を第１遅延スタンプ値
   （DSTP）として、それらセルに関連させる手段（DMC）
   と、 前記出力に接続され、前記所定総合値と前記測定した第
   １遅延スタンプ値の差に等しい前記第２遅延時間を、受
   信したセルに与えるリシーケンシングユニット（RSU1/R
   SUN）と、 を更に具備することを特徴とする請求項１記載のリシー
   ケンシングシステム（第５図）。
4. 【請求項４】前記第１時間スタンプ値は前記セルの時間
   スタンプ領域（TSTP）を形成することを特徴とする請求
   項２記載のリシーケンシングシステム。
5. 【請求項５】前記リシーケンシングユニット（RSU1）
   は、 前記出力（OUT1/OUTN）において受信したセルを格納す
   る入力レジスタ（REG1）と、 前記時間スタンプ発生器（TSG）によって、循環的に発
   生する前記第１時間スタンプ値（１〜Ｐ）の異なる値に
   各々割り付けられた複数のファストイン・ファストアウ
   ト格納レジスタ（F1〜FP）と、 前記入力レジスタ（REG1）を前記格納レジスタ（F1〜F
   P）に接続し、前記セルに関連する前記第１時間スタン
   プ値によって制御され、前記セルを前記入力レジスタ
   （REG1）から、この時間スタンプ値（TSTP）に割り付け
   られた前記格納レジスタに転送する手段（DEMUX）と、 前記格納レジスタ（F1〜FP）を前記リシーケンシングユ
   ニット（RSU1）に出力端子（01）に接続し、前記時間ス
   タンプ発生器（TSG）によって制御され、前記時間スタ
   ンプ発生器（TSG）が、前記格納レジスタの割り付けら
   れた前記時間スタンプ値と、前記発生器の１サイクルの
   継続時間に等しい前記所定の総合値（Ｄ）との加算値に
   等しい時間スタンプ値を発生したときにのみ、前記セル
   を前記格納レジスタから前記出力端子（01）に転送する
   手段（MUX）と、 を更に具備することを特徴とする請求項２記載のリシー
   ケンシングシステム（第２図）。
6. 【請求項６】前記出力に受信されたセルを格納する入力
   レジスタ（REG2）と、 前記入力レジスタ（REG2）の出力に接続される入力
   （Ｄ）、及び前記リシーケンシングユニットの出力を構
   成する出力（01）を有するバッファメモリ（BM）と、 前記バッファメモリ（BM）のバッファのフリー／ビジー
   状態を管理し、自由バッファのアドレスを前記セルに割
   り付けるバッファ管理回路（BMC）と、 前記バッファメモリに接続されるリード／ライトポイン
   タ（RWP）と、 前記時間スタンプ値の各々異なる一つに割り付けられる
   複数組のロケーションを有するアドレスメモリ（AM）
   と、ここで前記時間スタンプ値（１〜Ｐ）は循環する方
   法で前記発生器（TSG）によって発生し、１サイクルの
   時間は前記総合遅延値に等しく、 前記アドレスメモリに接続され、前記複数組のロケーシ
   ョンの内容を循環的に読出す循環リードポインタ（RP）
   と、 前記入力レジスタと前記アドレスメモリに接続され、前
   記セルに関する前記時間スタンプ値を格納できるライト
   ポインタ（WP）であって、前記セルは関連する時間スタ
   ンプ値（TSTP）及び前記セルに対する割り付けを有する
   セルの前記入力レジスタ（REG1）における受信の結果得
   られ、自由バッファメモリアドレス（Ａ）の前記バッフ
   ァ管理回路（BMC）の管理の下に、前記自由バッファア
   ドレス（Ａ）は、前記ライトポインタによって前記時間
   スタンプ値（TSTP）に割り付けられた前記アドレスバッ
   ファ（AM）の複数組のロケーションの中の一つのロケー
   ションに書込まれ、前記セルは前記リード／ライトポイ
   ンタ（RWP）によって前記バッファメモリ（BM）の前記
   バッファメモリアドレスに書込まれ、前記循環リードポ
   インタが前記アドレスメモリ（AM）から前記アドレス
   （Ａ）を読出すとき、前記リード／ライトポインタ（RW
   P）に対してそのアドレスが供給され、前記リード／ラ
   イトポインタは前記バッファメモリ（BM）から前記セル
   を読出すことを特徴とする請求項２記載のリシーケンシ
   ングシステム（第３図）。
7. 【請求項７】前記リシーケンシングユニット（RSU1）
   は、 前記出力に受信されたセルを格納するバッファメモリ
   （BM）と、 前記バッファメモリ（BM）の出力に接続されるレジスタ
   （REG3）と、 前記バッファメモリに格納された全てのセルを、セル時
   間間隔の間に、前記入力レジスタに転送する手段と、 前記入力レジスタ（REG3）に接続され、前記入力レジス
   タ（REG3）に格納されたセルに関連する第１遅延スタン
   プ値を前記所定の総合値（Ｄ）に加算する加算回路（AD
   D）と、 前記加算動作の結果と前記発生器（TSG）によって供給
   される前記時間スタンプ値を比較するコンパレータ（CO
   MP）と、 前記入力レジスタ（REG3）に格納されたセルを、前記比
   較の結果に応じて、前記リシーケンシングユニットの出
   力端子（O1）、又は前記バッファメモリに供給するゲー
   ト手段（GC1、GC2）と、 を更に具備することを特徴とする請求項２記載のリシー
   ケンシングシステム（第４図）。
8. 【請求項８】前記リシーケンシングユニット（RSU1）
   は、 前記出力（OUT1、OUTN）に受信されたセルを格納する入
   力レジスタ（REG1）と、 循環する方法で連続的に遅延スタンプ値を発生する遅延
   時間発生器手段（ROP）であって、１サイクルの継続時
   間は前記総合遅延値に等しく、 前記遅延時間発生器（ROP）によって供給される前記遅
   延時間から、前記セルに関連する第１遅延スタンプ値を
   減算し、それによって結果的遅延スタンプ値を供給する
   減算回路（SUB）と、 前記結果的遅延スタンプ値（１〜Ｐ）の各々一つに割り
   付けられた複数のファストイン・ファストアウト格納レ
   ジスタ（F1〜FP）と、 前記入力レジスタ（REG1）を前記格納レジスタ（F1〜F
   P）に接続し、前記結果的遅延スタンプ値によって制御
   され、前記セルを前記入力レジスタ（REG1）から前記減
   算器によって供給される前記結果的遅延スタンプ値に割
   り付けられた前記格納レジスタに転送する手段（DEMU
   X）と、 前記遅延時間発生器手段（ROP）が、前記格納レジスタ
   が割り付けられた前記結果的遅延スタンプ値と前記所定
   総合値（Ｄ）の合計値に等しい遅延スタンプ値を発生し
   たときに、前記格納レジスタ（F1〜FP）を前記リシーケ
   ンシングユニット（RSU1）に接続し、前記セルを前記格
   納レジスタから前記出力端子（01）に転送する手段（MU
   X）と、 を更に具備することを特徴とする請求項３記載のリシー
   ケンシングシステム（第６図）。
9. 【請求項９】前記リシーケンシングユニットは、 前記入力レジスタ（REG2）の出力に接続される入力
   （Ｄ）、及び前記シシーケンシングユニットの出力を構
   成する出力（01）を有するバッファメモリ（BM）と、 前記バッファメモリ（BM）のバッファのフリー／ビジー
   状態を管理し、前記自由バッファのアドレスを前記セル
   に割り付けるバッファメモリ管理回路（BMC）と、 前記アドレスメモリ（AM）に接続されるリード／ライト
   ポインタ（RWP）と、 連続する遅延スタンプ値を循環する方法で発生し、その
   １サイクルの継続時間は前記総合遅延値に等しい遅延ス
   タンプ値発生手段（ROP）と、 前記遅延スタンプ発生器手段（ROP）によって供給され
   る前記遅延スタンプ値から、前記セルに関連する前記第
   １遅延スタンプを減算し、それによって結果的遅延遅延
   スタンプ値を供給する減算回路手段（SUB）と、 前記減算回路（SUB）によって供給される前記結果的遅
   延スタンプ値の各々に割り付けられた複数組のローケシ
   ョンを有するアドレスメモリ（AM）と、 前記アドレスメモリ（AM）に接続され、前記減算回路
   （SUB）によって供給される前記結果的遅延スタンプ値
   を格納するライトポインタ（WP）と、 前記発生器（ROP）によって制御され、前記アドレスメ
   モリ（AM）に接続され、前記複数のロケーションの内容
   を循環的に読出す循環リードポインタ（RP）とを具備
   し、 関連する第１遅延スタンプ値（DSTP）、及び前記セルに
   対する割り付けを有するセルの前記入力レジスタ（REG
   2）における受信の結果得られ、前記自由バッファメモ
   リアドレス（Ａ）の前記バッファ管理回路（BMC）の管
   理の下に、前記自由バッファアドレス（Ａ）は、前記ラ
   イトポインタ（WP）によって、前記結果的遅延スタンプ
   値（ROP−DSTP）に割り付けられた前記アドレスバッフ
   ァ（AM）の複数組のロケーションの中の一つに書込ま
   れ、前記リードポインタ（RP）が前記アドレス（Ａ）を
   前記アドレスメモリ（AM）から読出すとき、それは前記
   セルを前記バッファメモリから読出す前記リード／ライ
   トポインタ（RWP）にそれを供給することを特徴とする
   請求項３記載のリシーケンシングシステム（第７図）。
10. 【請求項１０】前記出力手段（RSU1）は、 前記出力に受信されたセルを格納するバッファメモリ
    （BM）と、 前記バッファメモリ（BM）の出力に接続されるレジスタ
    （REG3）と、 前記バッファメモリ（BM）に格納された全てのセルを、
    セル時間間隔の間に前記入力レジスタ（REG3）へ転送す
    る手段と、 前記入力レジスタ（REG3）に格納されたセルに関連する
    第１遅延スタンプ値と、前記所定の総合値（Ｄ）を比較
    するコンパレータ（COMP）と、 前記比較の結果に応じて、前記入力レジスタ（REG3）に
    格納されたセルを前記出力手段、又は前記バッファメモ
    リに供給するゲート手段（GC1、GC2）と、ここで、フィ
    ードバックセルの前記時間値は１加算回路（ADD1）内で
    １を加算され、 を更に具備することを特徴とする請求項３記載のリシー
    ケンシングシステム（第８図）。
11. 【請求項１１】前記第１遅延時間は、前記セルの遅延時
    間領域（DSTP）に含まれることを特徴とする請求項３記
    載のリシーケンシングシステム。
12. 【請求項１２】一連のサブセルによって各々構成され、
    前記リシーケンシングユニット（RSU1）の入力に接続さ
    れるセルのリシーケンシングを実行するために、前記リ
    シーケンシングユニットは書き込み動作の間（WP）に、
    前記サブセルが書込まれる前記バッファメモリ（BM）の
    前記バッファメモリアドレスのリストを設定し、各リス
    トの前記アドレスは、前記ライトポインタ（WP）によっ
    て供給される同一のスタンプ値（TSTP、ROP−DSTP）を
    有するセルのサブセルに属し、遅延の終り動作（ED）の
    間に、出力待ち行列に前記リストを前記読出しポインタ
    （RP）によって供給された順序に配列し、読出し動作
    （RP）の間に前記サブセルを前記バッファメモリから、
    それらのアドレスが前記待ち行列に格納されたときの順
    序で前記サブセルを読出し、それらサブセルを前記リシ
    ーケンシングユニットの出力に供給することを特徴とす
    る請求項６又は９記載のリシーケンシングシステム。
13. 【請求項１３】前記リシーケンシングユニット（RSU1）
    は、 同一スタンプ値（TSTP、ROP−DSTP）を有する全てのセ
    ルの連続するサブセルのバッファメモリアドレスを連結
    するのに用いられるリンクメモリ（LM）であって、前記
    アドレスメモリの前記ライトポインタ（WP）によって供
    給されるアドレスに、前記リストの前記第１及び最後の
    サブセルのリストのスタート（SOL1）及びリストのエン
    ド（EOL1）バッファメモリアドレスを格納することによ
    って、及び前記リンクメモリ（LM）に前記リストのスタ
    ートおよびエンドアドレス（SOL1、EOL1）をリンクする
    中間サブセルアドレスを格納することによって前記リス
    トを設定するリンクメモリ（LM）を更に具備することを
    特徴とする請求項12記載のリシーケンシングシステム。
14. 【請求項１４】前記入力レジスタ（REG2）にサブセルが
    受信された後、前記リシーケンシングユニット（RSU1）
    は、前記サブセルが同一の時間スタンプ値又は結果的遅
    延スタンプ値を有し、リスト又は一組のセルの最初のセ
    ルの第１サブセルかどうか検査し、その結果、前記ライ
    トポインタ（WP）によって供給される前記アドレスメモ
    リ内のアドレスの不在リストをイニシャライズし、又は
    前記アドレスメモリ（AM）及び前記リンクメモリ（LM）
    内の存在リストを更新することを特徴とする請求項13記
    載のリシーケンシングシステム。
15. 【請求項１５】前記イニシャライズ動作は、前記リスト
    のスタート及びリストのエンドアドレス（SOL1、EOL1）
    を設定することによって実行され、前記リストのスター
    ト及びエンドアドレスは、前記バッファ管理回路（BM
    C）によって最初に受信された前記サブセルに割り付け
    られたバッファメモリアドレス（A1）に等しいことを特
    徴とする請求項14記載のリシーケンシングシステム。
16. 【請求項１６】前記アドレスメモリ（AM）の前記更新動
    作は、前記受信したサブセルのバッファメモリアドレス
    （A2）に等しい前記リストのエンドアドレス（EOL1）を
    設定することによって実行され、一方、前記リンクメモ
    リ（LM）の更新は前記リンクメモリ（LM）内の前記リス
    トのエンドアドレス（EOL1＝A1）に受信した前記サブセ
    ルのバッファメモリアドレス（A2）に格納することによ
    って実行されることを特徴とする請求項14記載のリシー
    ケンシングシステム。
17. 【請求項１７】前記リシーケンシングユニット（RSU1）
    は、前記リンクメモリ（LM）に各々接続される待ち行列
    のスタートポインタ（SOQ）および待ち行列のエンドラ
    イトポインタ（EOQ）を有し、前記二つのポインタは、
    前記アドレスメモリ（AM）から得られるリストのスター
    トアドレス（SOL1）及びリストのエンドアドレス（EOL
    1）を読出すことによって得られ、前記リードポインタ
    は、前記リストのスタートアドレス（SOL1）を前記待ち
    行列のエンド・ライトポインタ（EOQ）によって供給さ
    れる前記リンクメモリ（LM）のアドレスに格納すること
    によって、及びその結果前記リストのエンドアドレス
    （EOL1）を前記待ち表列のエンドポインタ（EOQ）に格
    納することによって、前記リストを前記待ち行列内に有
    することを特徴とする請求項13記載のリシーケンシング
    システム。
18. 【請求項１８】バッファメモリ読出し動作の間、前記待
    ち行列のスタートポインタ（SOQ）はバッファメモリア
    ドレス（BM）を前記バッファメモリ（BM）供給し、前記
    リンクメモリ（LM）のこのアドレスを読出し、その結果
    得られたアドレスは前記待ち行列のスタートポインタ
    （SOQ）にフィードバックされることを特徴とする請求
    項17記載のリシーケンシングシステム。
19. 【請求項１９】前記リシーケンシングユニット（RSU1）
    は、前記アドレスメモリ（AM）をリセットし、バッファ
    メモリ読出し動作の間にリストの不在を示すリセット手
    段（G9）を含むことを特徴とする請求項12及び14記載の
    リシーケンシングシステム。
20. 【請求項２０】前記セルは前記スタンプ値（TSTP、DST
    P）を含み、前記サブセルは、前記サブセルがセルの第
    １サブセルかどうかを示すコード（SCH）を各々有し、
    及び前記入力レジスタ（REG2）に格納されたサブセルが
    第１セルの第１サブセルかどうかを検出する手段を含
    み、これら手段は、 前記入力レジスタ（REG2）に接続され、前記コード（SC
    H）を読むことができ、前記サブセルが第１のサブセル
    かどうかを示す出力信号（Ａ、Ｂ）を供給する第１検出
    手段（DET1）と、 前記アドレスメモリに接続され、前記サブセルの前記ス
    タンプ値（TSTP、DSTP）から得られるこのメモリのアド
    レスを読出す第２リードポインタ（RP2）と、 前記アドレスメモリに接続され、前記指示信号（Ａ、
    Ｂ）を用いて、前記第２リードポインタによって読出さ
    れたリストのスタートアドレスが、前記第１サブセルは
    第１セル（C1）に属するか、又は属さないか（C2）どち
    らを示しているかを検査する第２検出回路（DET2）を有
    することを特徴とする請求項14、及び４又は11記載のリ
    シーケンシングシステム。
21. 【請求項２１】前記リシーケンシングユニトはｕ個の入
    力、及び同一出力回路に接続されるｖ個の同等な出力を
    有し、前記各ｖ個の出力に関する前記セルのビットレー
    トは前記各ｕ個の出力のｗ倍であり、及び前記リシーケ
    ンシングユニットはサブセル時間間隔の間、連続的に書
    き込み動作をｕ回、遅延のエンド動作を１回、読出し動
    作をｖ×ｘ回実行することを特徴とする請求項12記載の
    リシーケンシングシステム。