JP2002509655A - 非同期転送モード（ａｔｍ）ネットワークのための方法及び装置 - Google Patents

Abstract

(57)【要約】 非同期転送モード（ＡＴＭ）ネットワークにおける反動的渋滞制御であって、このネットワークはノードを相互接続することによって形成され、各ノードは、ソース(4-(S))からこのネットワークを経て行き先(4-(D))へ情報を転送するための順方向経路(8-OF,8-2F,8-(C)F)と、渋滞制御信号を返送するための返送経路(8-(C)R,8-(C-1)R,8-1R,8-OR)とを備え、各ソースは、返送経路に受け取られる渋滞信号の有無に応答して仮想チャンネルに対し異なるレートで順方向情報信号を発信する変更可能な発信レートユニットを備え、更に、セグメント化通信ユニットは、パケットを、ＡＴＭネットワークを経て送信するために複数のチャンネルに対して同時に複数のセルにセグメント化し、更に、再構成通信ユニットは、ＡＴＭネットワークから受け取ったセルを複数のチャンネルに対し同時に再構成し、このようなセグメント化及び再構成にパイプライン処理ユニットが使用された渋滞制御方法及び装置。

Description

【発明の詳細な説明】 非同期転送モード（ＡＴＭ）ネットワーク のための方法及び装置先行技術 本特許文書の開示の一部分は版権保護を受ける資料を含んでいる。版権の所有 者は、何人かが特許文書又は特許開示を特許商標庁の特許ファイル又は記録に現 れるようにファクシミリ再現することに異議を唱えるものでないが、全ての版権 権利は完全に保留されるものとする。 本発明は、通信システムに係り、より詳細には、非同期転送モード（ＡＴＭ） 通信ネットワークに係る。 通信ネットワークは、多数のネットワークユーザを相互接続するように働く。 各ユーザはネットワークのポートに接続される。一般に、ネットワークは多数の 相互接続されたノードによって形成され、情報（発信源のユーザからの）は入力 ポートに入力され、その入力ポートによりネットワークを介してノードからノー ドへ送られ、そして出力ポートから出力される（着信点のユーザへ）。 情報は通信ネットワークを経て種々の形態で通信することができる。例えば、 時間感知音声、映像及び回路エミュレーション情報は、通常、一定ビットレート （ＣＢＲ）形態で送信されるが、コンピュータ及び他の非時間感知情報は、通常 は、可変ビットレート（ＶＢＲ）形態でパケット化され通信される。 通信ネットワークにおいて、各ノードは、入力ポートに入ってくる情報を出力 ポートから出ていく情報に切り換える。時間感知情報の場合は、ＡＴＭネットワ ークを通る通信がＣＢＲ（一定ビットレート）形態であり、そしてパケット情報 の場合は、ＡＴＭネットワークを通る通信がＶＢＲ（可変ビットレート）形態で ある。 高速パケットスイッチは、通常、通信ネットワーク内の各スイッチポートにお いて１秒当たり数百又は数千のパケットを転送することができる。各スイッチポ ートは、一般に、広帯域のサービス総合デジタル網（ＩＳＤＮ）の場合に、５０ Ｍビット／ｓないし６００Ｍビット／ｓのレートで情報を転送するように設計さ れている。スイッチのサイズは、数ポートから数千ポートまである。 「高速パケットスイッチ」という用語は、可変長さの情報パケット及び固定長 さの情報パケットの両方を取り扱うことのできるスイッチを含む。スイッチ設計 を簡単にすることから、固定長さの情報パケットが望ましい。短い固定長さのパ ケット（「セル」と称する）を用いた高速パケットスイッチを非同期転送モード （ＡＴＭ）スイッチと称する。ＡＴＭスイッチは一緒に接続されてＡＴＭネット ワークを形成する。 ＡＴＭネットワーク及びスイッチの場合に、「パケット」という用語は、可変 長さ情報を指す。典型的に、１パケットは、８ビットバイトが数百又は数千個分 の長さである。ＡＴＭネットワーク及びスイッチの場合に、「セル」という用語 は、短い（最大長さのパケットに対して）固定長さの情報を指す。典型的に、１ セルは、８ビットバイトが５３個分の長さである。 高速パケットスイッチは、一定ビットレート（ＣＢＲ）形態の時間感知音声、 映像及び回路エミュレーション情報と、可変ビットレート（ＶＢＲ）形態のコン ピュータ及び他の非時間感知情報とを含む単一の総合通信ネットワークにおいて 種々の形式の通信サービスを取り扱うことができる。音声及び映像サービスは、 通信ネットワークを通る限定された量の遅延及び遅延変化しか許容できないが、 ＡＴＭスイッチは、遅延及び遅延変化を最小とするので、このようなサービスに 適している。ＡＴＭネットワークは、ＣＢＲ時間感知情報及びＶＢＲ非時間感知 情報の両方を、多数の異なるユーザを有するＡＴＭネットワークを介して、それ らの発信源から着信点へと同時に送信するのに適している。 広帯域ＩＳＤＮネットワークのＡＴＭ規格は、ヘッダが５バイトでデータが４ ８バイトの５３バイト長さのセルを規定している。広帯域ＩＳＤＮは、１５５Ｍ ビット／ｓ及び６２２Ｍビット／ｓの２つの送信ビットレート標準を規定してお り、セルクロック周期は、各々、２．７マイクロ秒及び０．６８マイクロ秒であ り、そしてセルクロックレートは、各々、０．３６Ｍセル／秒及び１．４７Ｍセ ル／秒となっている。 典型的なＡＴＭスイッチにおいては、セル処理機能は、ネットワークのノード 内で実行される。各ノードは、入力コントローラ（ＩＣ）、スイッチファブリッ ク（ＳＦ）、出力コントローラ（ＯＣ）及びノードコントロール（Ｃ）を備えた ＡＴＭスイッチである。ノードコントロールは、接続の確立及び解除、帯域巾の 指定、渋滞の制御、保守及びネットワーク管理を含む機能に使用される。 各スイッチにおいて、入力コントローラは通常は同期がとられ、入力コントロ ーラからの全てのセルがスイッチファブリックに同時に到達すると共に、セルを それらの優先順位に基づいて受け入れたり拒絶したりできるようにされる。スイ ッチファブリックを通るトラヒィックはスロット化され、スイッチファブリック の遅延は、タイムスロット巾、パイプライン遅延及び待ち行列遅延の和に等しく なる。 ノードコントロールは、スイッチファブリックをバイパスする直接通信経路に よるか、或いはスイッチファブリックを経て送られるコントロールセルにより、 入力コントローラ及び出力コントローラと通信する。 スイッチへの外部接続は、一般に、両方向性である。この両方向接続は、入力 コントローラ（ＩＣ）及び出力コントローラ（ＯＣ）をグループ編成にしてポー トコントローラ（ＰＣ）を形成することにより作られる。 仮想チャンネルにおけるセルの入力シーケンスがスイッチファブリックにわた って保持されて、各仮想チャンネルにおけるセルの出力シーケンスが入力シーケ ンスと同じになるようにされる。セルは、セルがどの接続に属するかを識別する 仮想チャンネル識別子ＶＣＩをセルヘッダに含んでいる。各セルのヘッダに入っ てくる各ＶＣＩ識別子は、入力コントローラにおいて、出ていくＶＣＩ識別子を 指定するように変換される。この変換は、通常、入力コントローラにおいて、そ の入ってくるＶＣＩ識別子を用いてテーブルルックアップにより行われ、接続テ ーブルがアドレスされる。この接続テーブルは、その接続が引き回されるスイッ チファブリックの出力ポートを指定するためのルートフィールドも含んでいる。 この接続テーブルには、優先順位、サービスの種類及び接続のトラヒック形式の ような他の情報が接続ごとに含まれてもよい。 ＡＴＭスイッチにおいては、セルの到着のスケジュールが形成されない。典型 的な動作では、同じ出力ポートを各々要求している多数のセルが異なる入力ポー トに同時に到着することがある。要求が出力ポートの出力容量を越えるような動 作を、出力競合（競争）と称する。出力ポートは、一度に一定の数（例えば、１ つ）のセルしか送信できないので、その一定数のセルしか送信が許されず、その ポートにルート指定された他のセルは捨てられるか又は待ち行列にバッファされ ねばならない。 スイッチモジュールを経てセルをルート指定するために、例えば、自己ルート 指定及びラベルルート指定といった種々の方法が使用されている。 自己ルート指定ネットワークは、入力コントローラが各セルにルートタグを前 付けするようにして動作する。典型的に、入力コントローラは、ルートテーブル からのテーブルルックアップを用いてそのルートタグを得る。ルートタグは、セ ルを供給すべき出力ポートを指定する。各スイッチエレメントは、ルートタグを 検査することにより速やかにルートを判断することができる。自己ルート指定ネ ットワークは、各セルが入るスイッチポートに係わりなく各セルが要求された行 き先に到着するよう確保する。 ラベルルート指定ネットワークは、各セルのラベルが各スイッチエレメントの 変換テーブルを参照するようにして動作する。ラベルは各スイッチエレメントに おいて変換され、従って、スイッチエレメントの任意のネットワークが使用され る。 スイッチは、時分割及び空間分割の２つの主たる設計である。時分割スイッチ ファブリックにおいては、全ての入力及び出力ポートによって共通に分担された 単一の通信チャンネルに全てのセルが流れるようにされる。空間分割スイッチの 場合には、入力ポートと出力ポートとの間に複数の経路が設けられる。これらの 経路は同時に動作し、スイッチファブリックを横切って多数のセルを同時に送信 することができる。従って、スイッチファブリックの全容量は、各経路の帯域巾 と、セルを同時に送信できる平均経路数との積となる。 トラヒック負荷がネットワーク内の使用可能なシステムリソースを越えると、 渋滞が生じ、性能が低下する。セルの数がネットワークの搬送容量内であるとき には、全てのセルを供給することができ、供給されるセルの数が、渋滞なく送ら れるセルの数に等しくなる。しかしながら、セルのトラヒックがそれをノードで 処理できないレベルまで増加した場合には、渋滞が生じる。 渋滞は多数の要因によって生じる。ネットワークのノードが、要求された種々 のタスク（バッファに待ち行列処理したり、テーブルを更新したり等々）を実行 するのにあまりに低速であると、たとえ大きなライン容量があっても、待ち行列 がいっぱいになる。一方、たとえノードが無限に高速であったとしても、入力ト ラヒックレートが特定の出力グループに対し出力トラヒックレートの容量を越え たときには、待ち行列がいっぱいになる。 ノードは、セルを待ち行列に入れるための空きバッファがない場合には、新た に到着するセルを放棄しなければならないことになる。パケットデータトラヒッ クの場合に、セルが放棄されたときには、その放棄されたセルが送られたところ のパケットが、おそらくは何回も、再送信され、渋滞をいっそう悪化する。 渋滞の制御と、流れの制御との間には、相違が存在する。渋滞の制御は、ネッ トワークの各部分がその与えられたトラヒックを搬送できるように確保すること に関連している。渋滞の制御は、ネットワークの各部分にトラヒックが与えられ た時点でネットワークの各部分の特性及び搬送容量を加味してネットワークとい う大きさで考えるものである。 これに対して、流れ制御は、所与の発信源と所与の着信点との間のポイント− ポイントのトラヒックに関連したものである。流れ制御は、着信点がデータを受 け取れる以上の速度で発信源がデータを連続的に送信しないように確保する。流 れ制御は、一般に、着信点が発信源からの送信を受け取ることができるかどうか について発信源に知らせるための着信点から発信源への直接的なフィードバック を伴うものである。パケット渋滞制御アルゴリズム パケットスイッチのための渋滞制御アルゴリズムは、予めのリソース指定、パ ケットの放棄、パケットの制限、流れ制御、及び入力チョーク動作を含む。 予めのリソース指定は、仮想チャンネルに対する渋滞の問題を回避する。仮想 チャンネルが設定されると、ネットワークを経てコール要求が送られ、その後の トラヒックがたどるべきルートを制御するテーブル入力が各ノードになされる。 この予めの指定では、各コール要求は、全てのバッファが予約されてしまうまで 各ノードの１つ以上のデータバッファを予約する。全てのバッファが予約された 場合には、別のルートが見つけられるか、又は「ビジー信号」が発信源へ返送さ れる。各ノードの各仮想チャンネルにバッファが予約された場合には、そのノー ドに入ってくるパケットを記憶する場所が常にある。この予めの指定に伴う問題 は、仮想チャンネルにトラヒックが存在するかどうかに係わりなく実質的なバッ ファリソースが特定の仮想チャンネル接続に指定されることである。指定された 接続によって使用されないリソースであっても他の仮想チャンネルには使用でき ないので、リソースの使用効率は悪い。 パケットの放棄では、パケットがノードに到着しそしてそれを記憶する場所が ない場合に、ノードはそのパケットを放棄する。パケットを意図的に放棄するこ とにより渋滞は解消される。パケットのコピーがどこかに保持されていて、後で 再送信される。パケットの意図的な放棄は、あまり過度に行われると、動作効率 を悪化する。というのは、再送信は、既に渋滞したネットワークにおいてトラヒ ックを増大する傾向があるからである。 パケット制限は、渋滞を回避するためにネットワーク内の任意の位置において パケットの数を制限するものである。というのは、渋滞が生じるのは、ネットワ ーク内の特定の位置に過剰な数のパケットが存在するときだけだからである。パ ケット制限は、１つの方法においては、許可を発することによって実行される。 ノードは、パケットの送信を要求するときには、先ず、許可を得なければならな い。着信点がそのパケットを最終的に受け取ると、再使用のために再び許可が得 られるようになる。この許可方法は、ネットワーク全体が渋滞しないように保証 するが、所与のノードがパケットが溢れた状態にならかいよう保証するものでは ない。又、この許可分配メカニズムは、長い遅延を受けずに実施することが困難 である。 流れ制御は、分離渋滞を排除する試みとしてあるネットワーク（例えば、ＡＲ ＰＡＮＥＴ）に使用されている。例えば、流れ制御は、あるホストが別のホスト を飽和させないようにするために搬送層によって使用されると共に、あるノード がその隣接ノードを飽和させないようにするためにそのノードによって使用され ている。しかしながら、流れ制御は、ネットワーク規模の渋滞を解消するには有 効でない。 入力チョーク動作は、渋滞を制御するために使用されている。渋滞が検出され たときに、チョークパケットが発信源へ返送され、入力パケットを遮断する。渋 滞を決定するために、ノードに新たに到着する各パケットがチェックされ、その 出力ラインが渋滞しているかどうか調べられる。ノードにおいて渋滞が検出され ると、そのノードは、着信点が渋滞していることを示すチョークパケットを発信 源に返送する。発信源は、チョークパケットを受け取ると、指定の着信点へ送ら れるトラヒックをある係数だけ減少する。既に進行している同じ行き先の他のパ ケットは、追加のチョークパケットを発生するが、これらは最初の時間周期中に は発信源により無視される。その最初の時間周期が経過した後に、発信源は第２ の時間周期中に更に多くのチョークパケットを探す。この第２の時間周期中に、 ラインが既に渋滞であることを指示するチョークパケットが到着すると、発信源 は流れを更に減少し、そしてこのプロセスを繰り返す。その後の第２の時間周期 中にチョークパケットが到着しない場合に、発信源は流れを再び増加する。この プロトコルのフィードバックは渋滞を防止するが、渋滞が検出されるまで流れを 絞らない。 パケットスイッチに対し、入力チョークアルゴリズムの多数の変更が提案され ている。１つの変更においては、ノードが２つの渋滞スレッシュホールドを維持 する。第１のスレッシュホールドより高いが第２のスレッシュホールドよりは低 い場合には、チョークパケットが返送される。第２のスレッシュホールドを越え た場合には、入ってくるトラヒックが放棄され、第２のスレッシュホールドは、 ホストが渋滞の指示を受け取ることであると仮定される。 入力チョーク動作の別の変更は、ラインの使用状態ではなくて待ち行列の長さ を渋滞のトリガー信号として使用することである。チョーク動作の別の変更は、 ノードが渋滞情報をルート情報と共に伝播し、渋滞のトリガーが１つのノードの みからの情報に基づくのではなく、経路に沿ったどこに渋滞があるかの情報に基 づくようにするものである。ネットワークに渋滞情報を伝播することにより、あ まりに多くのパケットが進行中になるまえに早い時期にチョークパケットを送信 することができ、これにより、渋滞の発生を防止することができる。 「非同期転送モード（ＡＴＭ）ネットワークにおける反動的な渋滞制御の方法 及び装置(METHOD AND APPARATUS FOR REACTIVE CONGESTION CONTROL IN AN ASYN CHRONOUS TRANSFER MODE（ATM）NETWORK)」と題する特許出願は、ノードの相互 接続によって形成された非同期転送モード（ＡＴＭ）ネットワークにおける反動 的渋滞制御の方法及び装置を開示している。各ノードは、ネットワークを経て発 信源から着信点へ情報を転送するための順方向経路と、明確な渋滞制御信号を返 送するための返送路とを備えている。各発信源（ソース）は、返送路を経て受け 取られる渋滞信号の有無に応答して仮想チャンネルに対し異なったレートで順方 向情報信号を発信する変更可能な発信レートユニットを備えている。可変発信レ ートユニットは、渋滞信号の受信に応答して発信レートを減少するための指数関 数的なレートを有している。この可変レートソースは、発信レートが減少された 後に渋滞制御信号が存在しない場合に発信レートを指数関数的に増加させる。 複数の仮想チャンネルに対しセルを処理することのできるＡＴＭネットワーク に使用するための実用的な構成要素が更に要望されている。発明の要旨 本発明は、非同期転送モード（ＡＴＭ）ネットワークにおいてパケットを同時 に処理する方法及び装置に係る。送信されるべきパケットは、複数のチャンネル に対し同時に複数のセルにセグメント化され、これらのセルが非同期転送モード （ＡＴＭ）チャンネルを経て送信される。この非同期転送モード（ＡＴＭ）チャ ンネルから受け取ったセルは、複数のチャンネルに対し同時にパケットに再構成 される。 本発明は、セグメント化及び再構成にパイプライン処理ユニットを使用し、こ れら処理ユニットは複数のチャンネルに対しパケットのセルを同時に処理する。 パイプライン式のセグメントユニットは、パイプライン式のセグメントプロセッ サと、制御メモリと、データメモリとを備えており、セグメントユニットは、２ つ以上のチャンネルに対してパケット入力を受け取りそして２つ以上のチャンネ ルに対してＡＴＭセル出力を同時に発生する。パイプライン式の再構成ユニット は、パイプライン式の再構成プロセッサと、制御メモリと、データメモリとを備 え、再構成ユニットは、２つ以上のチャンネルに対してＡＴＭセル入力を受け取 りそして２つ以上のチャンネルに対してパケット出力を同時に発生する。 パイプライン式のセグメントユニットは、記述子の二次元待ち行列を記憶する 制御メモリを備えている。各記述子は、セグメント化及び再構成に使用する単一 のパケットに対する情報を記憶する。同じピークレートで送信されるべきセルを 有する種々のチャンネルのパケットに対する記述子を待ち行列に入れるために第 １次元レート待ち行列が設けられる。レート待ち行列に記述子を有する各チャン ネルごとに１つのチャンネル待ち行列というように第２次元チャンネル待ち行列 が設けられる。各チャンネル待ち行列は、同じチャンネルのパケットに対する記 述子を待ち行列に入れる。各チャンネル待ち行列には１つのチャンネルが組み合 わされる。 各送信レートごとに１つづつ、複数のレート待ち行列が設けられる。各レート 待ち行列は、記述子のリンクされたリストであり、レート待ち行列内の各記述子 は、その特定のレート待ち行列のレートで送信されるべきセルを有するチャンネ ルの別々の１つからのパケットを識別する。レート待ち行列に対する記述子のリ ンクされたリストは、特定のレート待ち行列のレートで送信されるべきセルを有 する各チャンネルごとに異なるパケットを識別する。 レート待ち行列に記述子を有する各チャンネルごとに１つづつ、複数のチャン ネル待ち行列が設けられる。各チャンネル待ち行列は、記述子のリンクされたリ ストであり、各記述子は、チャンネルの関連する１つに対し、送信されるべきパ ケットを識別し、チャンネル待ち行列に対する記述子のリンクされたリストは、 チャンネルの関連する１つに対し、送信されるべき全てのパケットを識別する。 本発明は、平均レート計測を反動的レート制御と組み合わせて使用する。 本発明の上記及び他の目的、特徴、並びに効果は、添付図面を参照した以下の 詳細な説明から明らかとなろう。図面の簡単な説明 図１は、発信源（ソース）通信ユニットがＡＴＭネットワークによって着信点 （行き先）通信ユニットに接続された通信システムのブロック図である。 図２は、ソースがセグメント化ユニットを備えそして行き先が再構成ユニット を備えた図１のシステムのブロック図である。 図３は、マルチノードＡＴＭネットワークを経て接続された複数のソース／行 き先（Ｓ／Ｄ）ユーザの概略ブロック図である。 図４は、図３のネットワークの一連のノードを経てあるＳ／Ｄユーザが別のＳ ／Ｄユーザに接続された回路を示す概略図である。 図５は、ソース（Ｓ）が情報を順方向（Ｆ）に行き先（Ｄ）へ送信しそして逆 方向（Ｒ）に制御信号がソース（Ｓ）へ送信される仮想チャンネル接続を有する 図４の回路を示す図である。 図６は、図３のネットワークのノード（Ｎ）の典型的な１つを示す回路図であ る。 図７は、図５の典型的なノードの１つの実施例を更に詳細に示す図である。 図８は、複数のローカルネットワークで形成された広域マルチノードネットワ ークを経て接続された複数のソース／行き先（Ｓ／Ｄ）ユーザを示す概略ブロッ ク図である。 図９は、渋滞に応答したソースの動作を示すタイミング図である。 図１０は、図１のソースの概略ブロック図である。 図１１は、図１の行き先の概略ブロック図である。 図１２は、図１０のソースのセグメントユニットに使用される二次元レート待 ち行列を示す図である。 図１３は、図１０のソースのセグメントニットのパイプライン動作を示すタイ ミング図である。 図１４は、図１１の行き先の再構成ユニットのパイプライン動作を示すタイミ ング図である。 図１５は、図９のソースのセグメントニット及び図１１の行き先の再構成ユニ ットをもつネットワークの動作を示すタイミング図である。 図１６は、図１０のセグメント化ユニットのセルクロックを示したタイミング 図である。 図１７は、図１０のセグメント処理ユニットのＤａｔａ＿Ｒｅｑｕｅｓｔ＿Ｔ ｒａｎｓｍｉｔ（ＤＴＲ）待ち行列を示すタイミング図である。 図１８は、ＴＩカウンタからのＴＩＱ信号を表すタイミング図である。 図１９は、図１０のセグメントユニットのＣｅｌｌ＿Ｃｔｒ信号を示すタイミ ング図である。 図２０は、図１０のセグメント処理ユニットのＤａｔａ＿Ｔｒａｎｓｍｉｔ信 号を示すタイミングである。好ましい実施例の説明 ソース／行き先ＡＴＭシステム−図１及び２ 図１において、ソース通信ユニット４−Ｓは、非同期転送モード（ＡＴＭ）ネ ットワーク１を経て行き先通信ユニット４−Ｄにセルを通信する。ＡＴＭネット ワーク１の地域は、ローカルホスト（バックプレーン接続）間で拡張することが でき、ローカルエリアネットワーク（ＬＡＮ）でもよいし、ワイドエリアネット ワーク（ＷＡＮ）でもよく、そして一般に、いかなるサイズのＡＴＭネットワー クにも拡張できる。図１において、ソース通信ユニット４−Ｓ及び行き先通信ユ ニット４−Ｄは、ＡＴＭネットワーク１を経て通信する多数のソース及び行き先 の典型である。図１において、ソース及び行き先は、通常、対として編成され、 このようなＳ個の対がソース／行き先（Ｓ／Ｄ）４−１、・・・４−（Ｓ−１） として示されている。 図２には、図１のソース／行き先（Ｓ／Ｄ）４−１、・・・４−（Ｓ−１）の 典型であるソース４−Ｓ及び行き先４−Ｄが更に詳細に示されている。図２にお いて、ソース及び行き先通信ユニットの各々は、ホストユニット（１０１及び１ ０１’）と、セルユニット（１０３及び１０３’）と、共通メモリ（１０２及び １０２’）を備えている。ソース４−Ｓにおいて、セルユニット（１０３）は、 ＡＴＭ経路１０８を経、非同期転送モード（ＡＴＭ）ネットワーク１を経そして ＡＴＭ経路１０９を経て、行き先４−Ｄへ送信するためにパケットをセグメント 化するセグメント処理ユニットである。ホストから送信されるべきパケットは、 複数のチャンネルに対して同時に複数のセルにセグメント化され、これらのセル は非同期転送モード（ＡＴＭ）ネットワーク１を経て送信される。非同期転送モ ード（ＡＴＭ）ネットワーク１から受け取られたセルは、行き先４−Ｄにおいて セルユニット１０３’により複数のチャンネルに対して同時に再構成される。行 き先のセルユニット１０３’は、複数のチャンネルに対して同時にパケットを再 構成する再構成処理ユニットである。 セルユニット１０３及び１０３’は、各々、パケットをセグメント化及び再構 成するためのパイプライン式の処理ユニットである。 図２において、ソース４−Ｓは、ホストユニット１０１と、共通メモリ１０２ と、セルユニット１０３とを備えている。共通メモリ１０２は、好ましい実施例 では、ホストユニット１０１のためのポートと、セルユニット１０３のためのポ ートとを有するデュアルポートメモリである。ホストユニット１０１は、メモリ １０２のポートの一方にインターフェイスするためのホストメモリインターフェ イス１０６を備えている。同様に、セルユニット１０３は、デュアルポートメモ リ１０２の２つのポートの他方にインターフェイスするためのセルユニットメモ リインターフェイス１０７を備えている。図１のソース４−Ｓのデュアルポート メモリ１０２は、ホストユニット１０１からのパケット情報を、この共通メモリ １０２に記憶できるようにする。セルユニット１０３は、共通メモリ１０２から パケット情報を検索し、パケットをセルにセグメント化し、そしてセルをＡＴＭ 経路１０８を経てＡＴＭネットワーク１へそしてＡＴＭ経路１０９を経て行き先 ４−Ｄへ送信する。 図２において、行き先４−Ｄは、ホストユニット１０１’と、共通メモリ１０ ２’と、セルユニット１０３’とを備えている。好ましい実施例において、共通 メモリ１０２’は、１つのポートを経てホストユニット１０１’へそして他方の ポートを経てセルユニット１０３’へ接続するデュアルポートメモリである。ホ ストユニット１０１’はホストメモリインターフェイス１０６’を備え、そして セルユニット１０３’はセルユニットメモリインターフェイス１０７’を備えて いる。セルユニット１０３’は、ＡＴＭ経路１０９のセグメント化されたパケッ トからセルを受け取り、これらのセルを複数のチャンネルに対してパケットへと 再構成する。セルユニット１０３’は、セルを共通メモリ１０２’へ蓄積し、こ れらセルは複数のチャンネルに対しパケットとしてホストユニット１０１’に使 用できるようになる。 図２において、共通メモリ１０２は、制御メモリ８１と、パケットメモリ８３ に仕切られる。同様に、共通メモリ１０２’は、制御メモリ８１’と、パケット メモリ８３’に仕切られる。好ましい実施例において、これらの制御メモリ８１ 及び８１’の各々は個別のデュアルポートメモリであり、そしてパケットメモリ ８３及び８３’の各々も個別のデュアルポートメモリである。 それ故、セルユニットメモリインターフェイス１０７は、セルユニットを制御 メモリ８１に接続するセルユニット制御メモリインターフェイス８２と、セルユ ニット１０３をパケットメモリ８３に接続するセルユニットパケットメモリイン ターフェイス８４とを備えている。セルユニット１０３は、このセルユニットを ＡＴＭ経路１０８に接続するセルインターフェイス１２６も備えている。 行き先ユニット４−Ｄにおいて、セルユニット１０３’は、ソース４−Ｓから ＡＴＭ経路１０９を経てセルデータを受け取るためのセルインターフェイス１２ ６’を備えている。セルユニット１０３’は、このセルユニットを共通メモリ１ ０２’の制御メモリ８１’に接続するセルユニット制御メモリインターフェイス ８２’を備えている。又、セルユニット１０３’は、このセルユニットを共通メ モリ１０２’のパケットメモリ８３’に接続するためのセルユニットパケットメ モリインターフェイス８４’も備えている。 図２において、セル処理ユニット１０３及び１０３’の各々は、４つのインタ ーフェイスを備えている。即ち、処理ユニット１０３は、ホストインターフェイ ス１２７と、制御メモリインターフェイス８２と、パケットメモリインターフェ イス８４と、セルインターフェイス１２６とを備えている。同様に、制御ユニッ ト１０３’は、４つのインターフェイス、即ちホストインターフェイス１２７’ と、制御メモリインターフェイス８２’と、パケットメモリインターフェイス８ ４’と、セルインターフェイス１２６’とを備えている。 本発明の１つの好ましい実施例によれば、セルユニット１０３及び１０３’の 各々は、４つのインターフェイス（ホストインターフェイス１２７及び１２７’ と、制御メモリインターフェイス８２及び８２’と、パケットメモリインターフ ェイス８４及び８４’と、セルインターフェイス１２６及び１２６’）の各々に 同時に情報を与えるように動作するパイプライン式の処理ユニットである。 図２のセルユニットのセグメント化及び再構成処理に加え、ソース４−Ｓは、 典型的に、ＡＴＭネットワーク１にセルを発信するレートを変える可変発信レー ト手段を備えている。 １つの実施例においては、「非同期転送モード（ＡＴＭ）ネットワークにおけ る反動的な渋滞制御の方法及び装置(METHOD AND APPARATUS FOR REACTIVE CONGE STION CONTROL IN AN ASYNCHRONOUS TRANSFER MODE（ATM）NETWORK）」と題する 上記特許出願に関連して述べたように、ＡＴＭネットワーク１から受け取った反 動的渋滞信号に従ってソース４−Ｓ内で発信レートが制御される。 全ネットワーク−図３ 図３において、複数のネットワークユーザがソース／行き先（Ｓ／Ｄ）４で示 されている。各ユーザは、典型的に、情報をソース（Ｓ）として送信し、そして 情報を行き先（Ｄ）として受信する。Ｓ／Ｄユニット４のソースＳは、ある他の Ｓ／Ｄユニット４の行き先（Ｄ）に情報を送信する。情報をソースから行き先へ 転送するために、各Ｓ／Ｄユニット４はマルチノードネットワーク１を経て接続 する。このネットワーク１は多数のノード（Ｎ）５を備えている。これらのノー ドは、一般に、ネットワーク１内のノード５のチェーンを横切る仮想チャンネル 接続を形成することによりＳ／Ｄユニット４の特定の１つを他のＳ／Ｄユニット ４のいずれか１つに接続できるようにノードからノードへと接続される。一般的 に、Ｓ／Ｄユニット４とノード５との間のリンクと、ノード５間のリンクは、情 報を両方向に転送できる両方向性リンク８である。 図３に示されたノード（Ｎ）５の数は、明瞭化のため比較的少数であるが、ネ ットワークは数百又はそれ以上のノードを含むことができる。又、Ｓ／Ｄユニッ ト４は、Ｓ個のユーザ４−０、４−１、４−２、４−３、４−４、・・・、４− （Ｓ−２）、４−（Ｓ−１）を備えている。Ｓの値は任意の整数であるが、通常 は数百又はそれ以上である。 典型的な実施例において、図３の通信システムは、情報転送の単位がセルであ るようなＡＴＭネットワークである。複数のセルが情報パケットを形成する。ネ ットワーク１は、像、音声及びデータを含む種々の形式の情報をサポートするよ うにセル及びパケットを通信する。 仮想チャンネル−図４ 図４において、Ｓ／Ｄユニット４−ｘは、複数のＣ個のノード（Ｎ）５−０、 ５−１、・・・、５−（Ｃ−１）を経てＳ／Ｄユニット４−ｙに接続される。 図４において、Ｓ／Ｄユニット４−ｘは、図３のＳ／Ｄユニット４のいずれか を代表するものである。例えば、Ｓ／Ｄユニット４−ｘは、図３のＳ／Ｄユニッ ト４−２を表す。同様に、図４のＳ／Ｄユニット４−ｙは、図３のＳ／Ｄユニッ ト４のいずれかを表している。例えば、Ｓ／Ｄユニット４−ｙは、図４のＳ／Ｄ ユニット４−４を表している。このような例において、ノード５−０、５−１、 ・・・５−（Ｃ−１）は、Ｓ／Ｄユニット４−２をＳ／Ｄユニット４−４に接続 するのに使用される図３のネットワーク１のＣ個のノードを表している。 図４において、両方向性リンク８−０、８−１、・・・８−（Ｃ−１）、８− （Ｃ）は、Ｓ／Ｄユニット４−ｘからノード５−０、５−１、・・・５−（Ｃ− １）を経てＳ／Ｄユニット４−ｙに接続される。 図４において、情報は、Ｓ／Ｄユニット４−ｘのソース（Ｓ）からＳ／Ｄユニ ット４−ｙの行き先（Ｄ）へ転送される。同様に、Ｓ／Ｄユニット４−ｙのソー ス（Ｓ）からの情報は、Ｓ／Ｄユニット４−ｘの行き先（Ｄ）に転送される。図 ４において情報はいずれの方向にも転送できるが、説明上、Ｓ／Ｄユニット４− ｘからＳ／Ｄユニット４−ｙへであろうと又はＳ／Ｄユニット４−ｙからＳ／Ｄ ユニット４−ｘへであろうと、ソース（Ｓ）と行き先（Ｄ）との間の転送につい て考えるのが便利である。方向に係わりなく、各々の転送は、ソース（Ｓ）から 行き先（Ｄ）へである。 ＳからＤへの転送−図５ 図５には、図４の仮想チャンネルにおけるソース（Ｓ）から行き先（Ｄ）への 転送が概略的に示されている。図５において、図４のＳ／Ｄユニット４−ｘのソ ースユニット４−（Ｓ）は、図４のＳ／Ｄユニット４−ｙの行き先ユニット４− （Ｄ）に接続される。 図５において、リンク８−０、８−１、・・・８−（Ｃ−１）、８−（Ｃ）の 各々は、情報を順方向に転送する順方向（Ｆ）チャンネルと、情報を逆方向に転 送する逆方向（Ｒ）チャンネルとを備えている。図５の逆方向チャンネルには、 ソースユニット４−（Ｓ）から行き先ユニット４−（Ｄ）への情報の転送が組み 合わされる。図５の逆方向チャンネルは、図４のネットワーク内の渋滞制御に関 連して使用される制御情報を送信するためのものである。この逆方向チャンネル （Ｒ）は、図４について述べたようにＳ／Ｄユニット４−ｙからＳ／Ｄユニット ４−ｘへ順方向に情報を転送するのに用いられる順方向チャンネル（Ｆ）とは区 別される。順方向（Ｆ）及び逆方向（Ｒ）の両方のチャンネルには、ソースユニ ット４−（Ｓ）から行き先ユニット４−（Ｄ）への転送が関連される。図５のノ ードの各々は、順方向（Ｆ）回路６と、逆方向（Ｒ）回路７とを備えている。図 ５において、順方向チャンネル８−０Ｆ、８−ＩＦ、・・・、８−（Ｃ−１）Ｆ は、各々順方向回路６−０、６−１、・・・６−（Ｃ−１）へ入力として接続さ れる。順方向チャンネル８−（Ｃ−１）Ｆは、順方向回路６−（Ｃ−１）からＤ ユニット４−（Ｄ）へ接続される。同様に、逆方向チャンネル８−ＯＲ、８−１ Ｒ）・・・８−（Ｃ−１）Ｒは、逆方向回路７−０、７−１、・・・７−（Ｃ− １）から接続される。逆方向チャンネル８−（Ｃ）Ｒは、Ｄユニット４−（Ｄ） から逆方向回路７−（Ｃ−１）に接続される。 図５において、ノード５の各々は、順方向（Ｆ）回路６から逆方向（Ｒ）回路 ７へ接続されるフィードバック接続部９を有している。より詳細には、ノード５ −０、５−１、・・・５−（Ｃ−１）の各々において、フィードバックチャンネ ル９−０、９−１、・・・９−（Ｃ−１）は、順方向（Ｆ）回路６から、逆方向 （Ｒ）回路７へ接続される。図５の回路では、順方向チャンネルに沿って仮想チ ャンネル接続がなされ、Ｓユニット４−（Ｓ）とＤユニット４−（Ｄ）との間に 順方向に通信路が設定される。図３のネットワーク１には他の仮想チャンネルも 確立されるので、いずれかのノード又は図５のノードを含む行き先には渋滞が生 じ得る。フィードバックチャンネル９は、逆方向（Ｒ）チャンネル８−０Ｒ、８ −１Ｒ、・・・８−（Ｃ−１）Ｒ）８−（Ｃ）Ｒ及び逆方向回路７を用いて明確 な渋滞信号を返送するのに用いられる。ソース（Ｓ）ユニット４−（Ｓ）が逆方 向チャンネル８−０Ｒを経て明確な渋滞信号を受信すると、ソースユニット４− （Ｓ）は、ネットワーク内の渋滞を減少するように修正処置をとる。より詳細に は、本発明によれば、ソースユニット４−（Ｓ）は、データが順方向チャンネル を通りチャンネル８−０Ｆを経て挿入されるレートを、指定されたレート（最大 チャンネルピークセルレート）からある低いレート（現在チャンネルピークセル レート）に減少する。渋滞が解消されたであろう時間の後、ソースユニットは、 リンク８−０Ｆを経て順方向チャンネルに情報を挿入するレートをその元の最大 レートに回復する。 図５の仮想チャンネルは、図３のネットワークに確立される全ての仮想チャン ネルの典型であるから、ＡＴＭシステムの全ての仮想チャンネルの合成動作は、 入力情報の挿入レートを動的に制御することであり、より詳細には、ネットワー クに渋滞が存在する際に挿入レートを減少しそしてネットワークに渋滞が存在し ない場合に挿入レートを回復することである。 各仮想チャンネルは、図４の仮想チャンネルと同様に、ネットワークへの情報 の挿入レートを制御するためのフィードバック制御を行うように機能する。図５ のフィードバック制御が良好な応答時間をもつためには、渋滞を検出してから、 ソースユニットが修正処置をとるまでの時間遅延が小さくなければならない。フ ィードバック遅延の値は、一般に、２つの基本的な成分を有する。第１の遅延成 分は、渋滞点からソースへ戻るのに必要とされる各ノード−ノード転送のための 回路遅延である。第２の遅延成分は、ノードを経て明確な渋滞信号を送信するた めに各ノードの各逆方向回路７に渋滞信号を発生することを含む各ノードに必要 な信号処理時間である。それ故、全フィードバック遅延は、ノードからノードへ の逆方向信号転送時間の和及び逆方向信号処理時間の和である。所与のシステム の場合に、ノードからノードへの逆方向信号転送時間は、容易に変更されず、い かなる特定のシステムに対しても実質的に固定である。本発明は、逆方向信号処 理時間を、逆方向信号転送時間よりも相当に短くする。それ故、実質的に全ての フィードバック遅延は、逆方向信号転送時間によるものとなり、フィードバック 処理時間は小さく又は無視できるものとなる。 単一ノードの実施例−図６ 図６には、図５のフィードバック制御逆方向信号路を有するノードの１つの典 型的な実施例が示されている。図６において、ノード５は、Ｎ個のリンク１８− ０、１８−１、・・・１８−ｎ、・・・１８−（Ｎ−１）を備えている。図６の リンク１８の各々は、図４の両方向性リンク８と同様である。 図６において、これらリンク１８−０、１８−１、・・・１８−ｎ、・・・１ ８−（Ｎ−１）は、ポートコントローラ１１−０、１１−１、・・・１１−ｎ、 ・・・１１−（Ｎ−１）に接続されている。図６のノードは、図４の情報転送に 関連して使用され、例えば、リンク１８の１つ、例えば、図６の入力リンク１８ −０を、スイッチファブリック１０を経て、リンク１８の別の１つ、例えば、リ ンク１８−ｎに接続することにより使用される。ここに述べる例では、スイッチ ファブリック１０は、リンク１８−０をリンク１８−ｎに接続するように機能す る。 図６のノードが図４のノード５−１を表すような例では、図４のリンク８−１ は図６のリンク１８−０であり、そして図４のリンク８−２は図６のリンク１８ −ｎである。 このような接続では、図６のノードは、情報を一方向に、例えば、リンク１８ −０からリンク１８−ｎへ接続すると共に、情報を逆方向にリンク１８−ｎから リンク１８−０へ接続する。リンク１８−０及び１８−ｎは、説明上任意に選択 されたものである。図４に回路では、Ｎ本のリンク１８のいずれが、他のリンク ２８への接続に選択されてもよい。 図６のノードが、図４の仮想チャンネル接続において、左側のソース（Ｓ）と 右側の行き先（Ｄ）と共に使用される場合には、説明上、リンク１８−０が順方 向においてノード５への入力となりそしてリンク１８−ｎが順方向においてノー ドからの出力となると仮定される。 図６において、ポートコントローラ（ＰＣ）１１−０、１１−１、・・・１１ −ｎ、・・・１１−（Ｎ−１）は、各々入力コントローラ１４−０、１４−１、 ・・・１４−ｎ）・・・１４−（Ｎ−１）を有し、そして出力コントローラ（Ｏ Ｃ）１５−０、１５−１、・・・１５−ｎ、・・・１５−（Ｎ−１）を各々有す る。図６において、図５のソース４−（Ｓ）から図５の行き先４−（Ｄ）へ送ら れる順方向情報セルは、バス１８−０Ｉから入力コントローラ１４−０を経てバ ス２０−０Ｉへそしてスイッチファブリック１０を経てバス２０−ｎ０へそして 出力コントローラ１５−ｎを経てバス１８−ｎ０へ接続される。ノード５におい て渋滞が検出された場合には、明確な渋滞信号が、例えば、出力コントローラ１ ５−ｎから入力コントローラ１４−ｎへそしてバス２０−ｎＩを経てスイッチフ ァブリック１０を経てバス２０−０Ｏへそして更に出力コントローラ１５−０を 経て出力バス１８−０Ｏへ接続される。ノード−図７ 図７には、図６のノードの詳細な実施例が示されている。図７には、図６の全 てのポートコントローラの典型であるポートコントローラ１１−０が示されてい る。同様に、図６の全てのポートコントローラ１１の典型であるポートコントロ ーラ１１−ｎが示されている。図７において、ポートコントローラ１１−ｎは、 ポートコントローラ１１−０と同一であるが、ポートコントローラ１１−ｎの像 は図面中に対称性を与えるために約１８０°フリップされている。図６について 述べたように、図４の仮想チャンネルでは、図７のコントローラ１１−０は、順 方向に送られるセルに対する入力として働き、一方、コントローラ１１−ｎは、 順方向に送られるセルに対する出力として働く。 図７において、ポートコントローラ１１−０及び１１−ｎは、入力コントロー ラ（ＩＣ）１４−０及び１４−ｎを備え、その各々は、セレクタ５０、トランス レータ５１及び逆方向信号待ち行列５２を有している。又、ポートコントローラ １１−０及び１１−ｎは、出力コントローラ（ＯＣ）１５−０及び１５−ｎを備 え、その各々は、セレクタ（ＳＥＬ）５３と、待ち行列（Ｑ）５４と、逆方向マ ーカ（ＲＭ）４９とを有している。 図４の仮想チャンネルに関連した図７のノードの動作は、次の通りである。順 方向に送信されるセルは、バス１８−０１に現れ、入力コントローラ１４−０の セレクタ５０に入力される。セレクタ５０は、通常、逆方向待ち行列５２が他の 仮想チャンネルの動作に関連して返送しなければならない渋滞制御情報を有して いない限りは、入力バス１８−０Ｉを選択するようにセットされる。渋滞情報が 待ち行列５２に記憶されたことを示す非空き（Ｎ−ＥＭＴ）信号がアサートされ た場合は、セレクタ５０が待ち行列５２からの出力を選択するが、さもなくば、 バス１８−０Ｉの順方向セルを選択する。 トランスレータ５１は、各セルに対し、セルの入来仮想チャンネル識別子（Ｖ ＣＩ）をセルの送出ＶＣＩに変換し、セルを送出リンクに案内し、そしてセルの 優先順位をマークする。例えば、トランスレータは、値を記憶するテーブルとし て実施され、テーブルは入来ＶＣＩによってアドレスされる。 セル情報は、変換されたＶＣＩと共に、バス２０−ｎＯに現れ、出力コントロ ーラ１５−ｎのセレクタ５３に送られる。セレクタ５３は、通常、待ち行列５４ に接続するものとしてバス２０−ｎＯを選択する。待ち行列５４がスレッシュホ ールドを越えていっぱいになったことがＱ１信号により示された場合は、セレク タ５３がＶＣＩ及び制御情報を逆方向マーカユニット４９を経て待ち行列５２へ コピーする。逆方向マーカユニット４９は、逆方向信号を順方向信号と区別でき るように、ＶＣＩラベルに逆方向信号指示をマークする。 待ち行列５４の満杯度を表すスレッシュホールド信号Ｑ１は、図５のソース４ −（Ｓ）へ返送される渋滞信号である。待ち行列５２は、情報が記憶された場合 に、非空き状態を示すＮ−ＥＭＴ信号を入力コントローラ１４−ｎのセレクタ５ ０に発生する。セレクタ５０は、その出力をトランスレータ５１に接続する。ト ランスレータ５１は、返送信号ＶＣＩを元の値（入力バス１８−０Ｉに現れた） に変換し、スイッチファブリック１０が、セレクタ５３への入力であるバス２０ −０Ｏに返送路渋滞信号を受け取るようにする。セレクタ５３は、待ち行列５４ が満杯でないと仮定すると、返送信号を待ち行列５４に接続し、返送バス１８− ０Ｏに出力する。従って、入力コントローラ１４−ｎのトランスレータ５１は、 入力コントローラ１４−０のトランスレータ５１で行われた変換を逆転する。複数のローカルネットワークで形成された広域ネットワーク−図８ 図８には、図３の形式のネットワークを用いた広域通信システムが示されてい る。図８のシステムは、ネットワーク１−０、１−１、・・・１−（Ｌ−１）を 含む一般的にローカルな通信システムのグループで構成される。図７のローカル ネットワークの各々は、図３のネットワークに関連して既に述べた形式のソース 及び行き先ユニットを備えている。特に、ローカル通信ネットワークは、ローカ ルネットワーク１−０及びローカルソース／行き先（Ｓ／Ｄ）ユニット４（０， ０）、・・・４（０，Ｓ₀−１）；ローカルネットワーク１−１及びローカルＳ ／Ｄユニット４（１，０）、・・・４（１，Ｓ₁−１）；ローカルネットワーク １−２及びローカルＳ／Ｄユニット４（２，０）、・・・４（２，Ｓ₂−１）； 及びローカルネットワーク１−（Ｌ−１）及びローカルＳ／Ｄユニット４（Ｌ− １，０）、・・・４（Ｌ−１，Ｓ_L-1−１）で構成される。 図８において、広域システムは、ローカルネットワーク１−０に接続された広 域ソース４−０と、ローカルネットワーク１−（Ｌ−１）に接続された広域行き 先４’−（Ｌ−１）とを備えている。 図８において、ローカルネットワーク１はリンク８によって互いに接続され、 より詳細には、リンク８（０，１）はネットワーク１−０と１−１を接続し、リ ンク８（１，２）はネットワーク１−１と１−２を接続し、というようにして、 ローカルネットワーク１−（Ｌ−１）がリンク８及びローカルネットワークを経 てローカルネットワーク１−０に接続される。このように、広域ソース４−０は 広域行き先４’−（Ｌ−１）に接続される。広域Ｓ／Ｄユニット４−０及び４’ −（Ｌ−１）は、明瞭化のために図８には示さない多数のこのようなユニットの 典型である。 図８において、ローカルネットワーク間のリンク８（０，１）、８（１，２） 、８（２，＿）、・・・８（＿，Ｌ−１）は、典型的に長さが長いこと以外は、 ローカルＳ／Ｄユニット間のリンク８と同じである。 図８において、広域Ｓ／ＤユニットとローカルＳ／Ｄユニットとの間には複数 の仮想チャンネルが確立される。従って、例えば、Ｓ／Ｄユニット４−０とＳ／ Ｄユニット４’−（Ｌ−１）との間に仮想チャンネルが確立される。 図８のネットワークの動作は、図９に関連して説明するが、この場合にセルの 送信インターバル（ＣＴＩ）が短いと仮定する。この短いセル移行インターバル は、ＸＲ₁３に送信されたセルが、そのセル送信の短時間後の時間ＸＲ₁３＋に渋 滞信号Ｃｏｎｇ＿Ｓｉｇｎａｌ₁を生じることから明らかである。従って、ソー ス４−（Ｓ）で発信された（図５を参照）ＸＲ₁３におけるセルの順方向送信は 、仮想チャンネル（図４）に沿ってネットワークに向かいおそらくはノード５− （Ｃ−１）又は行き先４（Ｄ）まで送られる。渋滞に遭遇したときには、戻りセ ルが返送路８−Ｒ（図５）に沿って送信されて、チャンネルセルインターバル（ ＣＣＩ）の一部分においてソース４−（Ｓ）に到着する。図９において、仮想チ ャンネル１の場合に、ＣＣＩインターバルは、各Ｘｍｉｔ＿Ｒａｔｅ₁時間の間 のインターバルであり、例えば、ＸＲ₁０とＸＲ₁１との間のインターバルである 。従って、図９の例において送信レートを減少する反動的制御動作は、非常に迅 速である。 図９において、渋滞したノードからソースへ返送される渋滞信号の戻り送信イ ンターバルは、短いものであり、特に、元のセルがソースから順方向に送信され た時間から測定して単一のＣＣＩより短いものである。それ故、戻り送信インタ ーバルは、順方向経路遅延（ソースから渋滞したノードへ）及び返送路遅延（渋 滞したノードからソースへ戻る）の両方を含む。戻り送信インターバルには、順 方向セルを戻りセルに変換しそしてその戻りセルを処理するのに要する戻りセル 処理時間から生じる遅延も含まれる。 図９の例は、１つのＣＣＩよりも短い戻り送信インターバルを有するものであ るが、約１０のＣＣＩより短い戻り送信インターバルでも短いと考えられ、従っ て、発信レートユニットは送信レートを反動的に変更し、ひいては、渋滞を減少 することができる。 戻り送信インターバルを短く保持するためには、返送セルの処理時間も短く保 持しなければならず、戻り送信インターバルよりも相当に短いのが望ましい。 図８のシステムでは、例えば、ローカルネットワーク１−０と、ローカルネッ トワーク１−（Ｌ−１）との間の距離が非常に離れており、従って、ネットワー ク１−０に関連したソース４−０が、ネットワーク１−（Ｌ−１）に関連した行 き先、例えば、４’−（Ｌ−１）へセルを送信することにより遭遇する遅延時間 は、チャンネルセルインターバルよりも相当に長くなる。ソースから行き先への 送信時間と、行き先からソースへの返送時間とが長いほど、反動的制御機構の有 用性が低下する。非常に長いネットワークにおける全ての通信がネットワークの 一端のソースからネットワークの遠方端の行き先へのものである場合には、非常 に長距離のネットワークに対する反動的制御の有用性が低下される。しかしなが ら、大型のネットワークにおけるデータトラヒックの大部分（例えば、８０％） は、ローカルなものであり、ネットワークの長い距離全体にわたるものではない ことが経験的に示されている。例えば、ネットワーク１−０のＳ／Ｄユニット４ （０，０）、・・・４（０，Ｓ₀−１）間のトラヒックが主としてローカルなも のである場合には、ネットワーク１−０に対するローカルソースの送信発信レー トを制御することにより渋滞を制御するための反動的制御機構は有用である。同 様に、図８のネットワーク１−１及び１−２のような他のローカルネットワーク の各々に対しては、これらネットワーク各々のローカルトラヒックは、これらの ネットワークにおけるローカルトラヒックに対する発信レート及びソースを制御 することによって制御される。図８の全ネットワークはローカルネットワークの グループで構成されそして各ローカルネットワークはローカルトラヒックの発信 レートを制御することにより渋滞を有効に制御するので、図８のネットワーク全 体に対して渋滞が有効に制御される。ソースの発信レートは、各ソースにおける 可変レートユニットによって制御される。 図８において、Ｓ／Ｄユニット４の各ソース（図２のソース４−Ｓと同様）歯 典型的に可変レートユニットを備えている。典型的な可変レートユニット（ＶＲ Ｕ）は、「非同期転送モード（ＡＴＭ）ネットワークにおける反動的渋滞制御の 方法及び装置」と題する前記の特許出願に詳細に説明されている。本発明におい ては、可変レートユニットは図２のセグメントユニット１０３内に含まれ、これ は図１０を参照して詳細に説明する。 図８のネットワークに渋滞が存在する場合には、渋滞信号（例えば、典型的な 仮想チャンネルに対する図５の逆方向路８−０Ｒ上の）が、再構成ユニット（図 ２及び１１の再構成ユニット１０３’と同様の）によって戻りセルに受け取られ る。戻りセルは、仮想チャンネル上の渋滞を指示する戻り指示子を有している。 再構成ユニットは渋滞を検出し、そしてその渋滞の存在を戻りセルにおいて指示 する。戻りセルは、再構成ユニット（図１１）のレート制御出力８７’にレート 制御信号を出力させる。次いで、このレート制御出力８７’は、対応するセグメ ントユニット（図１０）のレート制御入力ユニット８７へレート制御入力を生じ させる。このレート制御入力（図１０のユニット８７）は、セグメントユニット の制御ユニット（図１０の制御ユニット１１６）へレート制御入力信号を供給す る。このレート制御信号は、渋滞に遭遇した仮想チャンネルを識別する仮想チャ ンネル識別子Ｃｏｎ＿Ｓｉｇｎａｌ＿ＶＣＩを指すポインタを含んでいる。 図２のセグメントユニット１０３の一部である可変レートユニットは、パケッ トメモリ８３と、直接メモリアクセス（ＤＭＡ）コントロール８４とを備えてい る。通常の動作中に、ＤＭＡコントロール８４は、パケットメモリ８３のパケッ トからセルを得て、これらのセルをセルバッファ８６に出力し、該バッファ８６ から順方向リンクを経て順方向に送信する（順方向リンクは図５のリンク８−０ Ｆに対応する）。順方向リンクの出力レートは、ＤＭＡコントローラ８４からの レートであり、このレートは、通常、返送リンクを経て受け取られる渋滞を指示 する戻りセルが存在しない場合に各仮想チャンネルの最大セルレートとなる（返 送リンクは図５のリンク８−０Ｒに対応する）。 又、可変レートユニットは、図２の制御メモリ８１及び制御メモリインターフ ェイス８２も使用する。制御メモリ８１は、パケットメモリ８３から出力チャン ネル（例えば、図５のリンク８−０Ｆ）へ情報を送信するために確立された各仮 想チャンネルに関する制御情報を記憶する。各チャンネルに対して記憶される制 御情報は、仮想チャンネル上の渋滞により減少される送信レートのレベルを指示 する渋滞レベル値Ｃｏｎｇ＿Ｌｅｖｅｌを含んでいる。又、各チャンネルに対し て記憶される制御情報は、仮想チャンネル上の渋滞によりレートが減少された後 に送信レートの回復の割合を指示する回復割合値ＲＣ＿Ｍｏｄｅを含んでいる。 又、各チャンネルに対して記憶される制御情報は、渋滞周期中のセルをカウント するためのカウンタフィールドＲｅｃｏｖｅｒｙ＿Ｃｏｕｎｔと、渋滞周期中の レートの変更を制御するためのコントロールフィールドＲＣ＿Ｉｎｈｉｂｉｔと を含んでいる。 渋滞信号を受信すると、仮想チャンネルの制御レートが、その特定のチャンネ ルに使用される送信レートと共に変更される。特定の仮想チャンネルに対し渋滞 信号がもはや存在しなくなった後に、以前に渋滞に遭遇していた仮想チャンネル に対する情報送信レートが変更される。 パケットメモリ及びＤＭＡコントローラを有するソースユニットを操作する装 置及び方法は、「非同期転送モード（ＡＴＭ）ネットワークにおける反動的渋滞 制御の方法及び装置」と題する前記の特許出願に詳細に説明されている。このよ うなソースの操作は、多数の用語を参照して説明する。 自動レート制御アルゴリズムに対する用語 ”Ｖｉｒｔ＿Ｃｈａｎ”は、多数の仮想チャンネルの１つを識別するもので、 各仮想チャンネルは、多数のＸｍｉｔ＿Ｒａｔｅレートのうちの選択されたレー トでＡＴＭセルを送信する。但し、その仮想チャンネルの明確な渋滞信号に応答 して、送信レートが渋滞レート変更値Ｃｏｎｇ＿Ｌｅｖｅｌだけ変更される場合 には、この限りでない。 ”Ｒａｔｅ＿Ｑｕｅｕｅ”は、特定のレートで送信されるべき仮想チャンネル を識別する仮想チャンネル識別子のリストである。 ”Ｘｍｉｔ＿Ｒａｔｅ”は、多数の送信レートを定めるもので、各Ｘｍｉｔ＿ Ｒａｔｅは、Ｒａｔｅ＿Ｑｕｅｕｅ内の全ての仮想チャンネルによって使用され るセルを送信するためのレートである。 ”Ｘｃｏｕｎｔ”は、各Ｒａｔｅ＿Ｑｕｅｕｅに対して１つづつの多数の４ビ ットカウントを定めるもので、対応するＲａｔｅ＿Ｑｕｅｕｅに対する各Ｘｃｏ ｕｎｔは、その対応するＲａｔｅ＿Ｑｕｅｕｅに対する全Ｘｍｉｔ＿Ｒａｔｅで のセル送信機会の数をカウントするように増加される。 ”Ｘｍｉｔ＿Ｔｉｍｅ”は、各Ｒａｔｅ＿Ｑｕｅｕｅに対して１つづつの多数 の状態ビットを定めるもので、各Ｘｍｉｔ＿Ｔｉｍｅ状態ビットは、対応するＲ ａｔｅ＿Ｑｕｅｕｅに応対するときを指示する。各Ｘｍｉｔ＿Ｔｉｍｅ状態ビッ トは、対応するＲａｔｅ＿Ｑｕｅｕｅに対してＸｃｏｕｎｔが増加されるたびに アクティブな状態にセットされる。 ”Ｃｏｎｇ＿Ｌｅｖｅｌ”は、各仮想チャンネルごとに１つづつの多数の３ビ ット渋滞レベル値を定めるもので、対応する仮想チャンネルに対する各値は、そ の対応する仮想チャンネルの送信レートを通常の非減少Ｒａｔｅ＿Ｑｕｅｕｅレ ート以下に減少するのに用いられる。 ”ＲＣ＿Ｍｏｄｅ”は、各仮想チャンネルごとに１つづつの多数の３ビット指 数値を定めるもので、対応する仮想チャンネルに対する各指数値は、その仮想チ ャンネルの送信レートが渋滞のために減少された後に、その対応する仮想チャン ネルの送信レートを通常のＲａｔｅ＿Ｑｕｅｕｅレートに戻すよう回復する割合 を制御するのに使用される。この回復割合は、Ｒｅｃｏｖｅｒｙ＿Ｖａｌｕｅ＝ ２^RC-Modeによって決定される。 ”ＲＣ＿Ｉｎｈｉｂｉｔ”は、各仮想チャンネルごとに１つづつの多数の状態 ビットを定めるもので、対応する仮想チャンネルに対する各ＲＣ＿Ｉｎｈｉｂｉ ｔ状態ビットは、その対応する仮想チャンネルに対してＣｏｎｇ＿Ｌｅｖｅｌが 変化した後であって且つその対応する仮想チャンネルを経てセルが送信される前 に存在する時間中にＣｏｎｇ＿Ｌｅｖｅｌの変化を禁止するのに使用される。 ”Ｒｅｃｏｖｅｒｙ＿Ｃｏｕｎｔ”は、各仮想チャンネルごとに１つづつの多 数の４ビットカウント値を定めるもので、対応する仮想チャンネルに対する各Ｒ ｅｃｏｖｅｒｙ＿Ｃｏｕｎｔ値は、その仮想チャンネルに対し最後のＣｏｎｇ＿ Ｓｉｇｎａｌが検出された時間から測定してその対応する仮想チャンネルに対す る送信セルをカウントするのに使用される。Ｒｅｃｏｖｅｒｙ＿Ｃｏｕｎｔは、 対応する仮想チャンネルに対するＲｅｃｏｖｅｒｙ＿Ｖａｌｕｅと比較され、そ の対応する仮想チャンネルに対するセルの送信レートの回復が制御される。Ｒｅ ｃｏｖｅｒｙ＿Ｃｏｕｎｔが、対応する仮想チャンネルに対するＲｅｃｏｖｅｒ ｙ＿Ｖａｌｕｅと等しい場合には、Ｃｏｎｇ＿Ｌｅｖｅｌが減少され、その対応 する仮想チャンネルに対する送信レートが増加される。 ”Ｃｏｎｇ＿Ｓｉｇｎａｌ”は、処理のために待ち行列に記憶される１つ以上 のＣｏｎｇ＿Ｓｉｇｎａｌ＿ＶＣＩ識別子の存在を指示するもので、Ｃｏｎｇ＿ Ｓｉｇｎａｌの存在は、待ち行列のＣｏｎｇ＿Ｓｉｇｎａｌ＿ＶＣＩ識別子によ って識別された仮想チャンネルに対するセルの送信レートの減少をトリガーする のに使用される。 ”Ｃｏｎｇ＿Ｓｉｇｎａｌ＿ＶＣＩ”は、渋滞を指示するためにセルが返送さ れる各仮想チャンネルごとに１つづつある仮想チャンネル識別子である。 ”Ｐｋｔ＿Ｌｏｓｓ＿Ｓｉｇｎａｌ”は、処理のために待ち行列に記憶される １つ以上のＰｋｔ＿Ｌｏｓｓ＿ＶＣＩ識別子の存在を示すもので、Ｐｋｔ＿Ｌｏ ｓｓ＿Ｓｉｇｎａｌの存在は、待ち行列のＰｋｔ＿Ｌｏｓｓ＿ＶＣＩ識別子によ って識別された仮想チャンネルに対するセルの送信レートの減少をトリガーする のに使用される。 ”Ｐｋｔ＿Ｌｏｓｓ＿ＶＣＩ”は、セルの欠落が生じて渋滞の指示として解釈 される各仮想チャンネルに対して１つづつある仮想チャンネル識別子である。 図２のソース４−Ｓと同様の各ソース内の可変レートユニット（図１０に関連 して以下に詳細に述べる）は、タイミングを与えるようにクロック調時されるカ ウンタを使用している。クロック信号は、Ｒａｔｅ＿Ｑｕｅｕｅ内の仮想チャン ネルを経てセルを送信するために各Ｒａｔｅ＿Ｑｕｅｕｅごとに１つづつ種々の 送信レートＸｍｉｔ＿Ｒａｔｅを確立する。多数の種々のレートを確立すること ができ、１つの実施例においては、Ｑ個のレートＸｍｉｔ＿Ｒａｔｅ₀、Ｘｍｉ ｔ＿Ｒａｔｅ₁、・・・、Ｘｍｉｔ＿Ｒａｔｅ_Q-1がカウンタ８８から確立される 。Ｑ個のＸｍｉｔ＿Ｒａｔｅの各々には４ビットのＸｃｏｕｎｔが組み合わされ 、これは、対応するＸｍｉｔ＿Ｒａｔｅによりカウンタとして増加される。従っ て、Ｘｃｏｕｎｔ₀、Ｘｃｏｕｎｔ₁、・・・Ｘｃｏｕｎｔ_Q-1カウントが、Ｘｍ ｉｔ＿Ｒａｔｅ₀、Ｘｍｉｔ＿Ｒａｔｅ₁、・・・Ｘｍｉｔ＿Ｒａｔｅ_Q-1のレー トによって各々増加される。 Ｑ個のＸｍｉｔ＿Ｒａｔｅの各々には、それに対応するＲａｔｅ＿Ｑｕｅｕｅ のＸｍｉｔ＿Ｒａｔｅでセルを送信すべき仮想チャンネルを識別する仮想チャン ネル識別子を記憶するための対応待ち行列Ｒａｔｅ＿Ｑｕｅｕｅが組み合わされ る。従って、渋滞のない通常の動作の場合に、Ｒａｔｅ＿Ｑｕｅｕｅ₀、Ｒａｔ ｅ＿Ｑｕｅｕｅ₁、・・・Ｒａｔｅ＿Ｑｕｅｕｅ_Q-1の待ち行列に記憶された識別 子を有する仮想チャンネルは、各々、Ｘｍｉｔ＿Ｒａｔｅ₀、Ｘｍｉｔ＿ Ｒａ ｔｅ₁、・・・Ｘｍｉｔ＿Ｒａｔｅ_Q-1のレートで仮想チャンネルを経てセルを送 信するように応対される。 Ｑ個のＸｍｉｔ＿Ｒａｔｅ及びそれに対応するＱ個のＲａｔｅ＿Ｑｕｅｕｅに は、Ｒａｔｅ＿Ｑｕｅｕｅに応対すべきときを指示するために状態ビットＸｍｉ ｔ＿Ｔｍｅが組み合わされる。従って、渋滞のない通常の動作の場合に、Ｒａｔ ｅ＿Ｑｕｅｕｅ₀、Ｒａｔｅ＿Ｑｕｅｕｅ₁、・・・Ｒａｔｅ＿Ｑｕｅｕｅ_Q-1の 待ち行列は、それに対応するＸｍｉｔ＿Ｔｉｍｅ₀、Ｘｍｉｔ＿Ｔｉｍｅ₁、・・ ・Ｘｍｉｔ＿Ｔｉｍｅ_Q-1の状態ビットが各々セットされたときに応対される。 各々のＸｍｉｔ＿Ｔｉｍｅ状態ビットは、対応するＲａｔｅ＿Ｑｕｅｕｅに対し てＸｃｏｕｎｔが増加されるたびにアクティブな状態にセットされる。 可変レートユニットは、自動レート制御アルゴリズムを実行する従来のロジッ ク回路で構成される。論理機能はプログラムされたプロセッサによって実行する こともできるが、このようなプログラムされたプロセッサは、ＡＴＭシステムに 必要な高速動作に対しては一般に遅過ぎる。可変レートユニットのロジックは、 以下のテーブル１−１及びテーブル１−２内に含まれている。 テーブル１−１は、自動レート制御アルゴリズムに対するパラメータ値を定め るものである。テーブル１−２は、擬似コードを用いた自動レート制御アルゴリ ズムを定めるものである。 可変レートユニットの動作は、図９を参照して詳細に述べる。Ｘｍｉｔ＿Ｒａ ｔｅ₁に対してＸｍｉｔ＿Ｔｉｍｅ₁がアクティブとなるときが、図９に、時間Ｘ Ｒ₁０、ＸＲ₁１、ＸＲ₁２、ＸＲ₁３、等々で示されている。説明上、時間ＸＲ₁ ０、ＸＲ₁１、ＸＲ₁２、ＸＲ₁３においてＸｍｉｔ＿Ｃｅｌｌ₁で仮想チャンネル １によりセルを送信した後に、明確な渋滞信号Ｃｏｎｇ＿Ｓｉｇｎａｌ₁がＸＲ₁ ３＋に返送され、従って、送信レートの減少によりＸＲ₁４にはセルが送信され なかったと仮定する。その後は図９において動作が続いて、送信レートを更に減 少し、そしてその後、ＸＲ₁９＋の後に渋滞が止まったときにレートを回復する 。 又、図９は、Ｘｍｉｔ＿Ｒａｔｅ₁のレートの半分である別のレートＸｍｉｔ ＿Ｒａｔｅ₂で送信する別の仮想チャンネルも示している。１つの渋滞信号Ｃｏ ｎｇ＿Ｓｉｇｎａｌ₂がＸＲ₁１＋に受け取られ、Ｘｍｉｔ＿Ｃｅｌｌ₂のセル送 信をＸｍｉｔ＿Ｒａｔｅ₂の半分で行わせる。明瞭化のために、この仮想チャン ネルでは回復がディスエイブルされたと仮定する（ＲＣ＿Ｍｏｄｅ＝１０１−Ｄ ｉｓａｂｌｅ＿Ｒｅｃｏｖｅｒｙ）。 図９において、ＡＴＭ＿Ｏｕｔラインは、Ｘｍｉｔ＿Ｃｅｌｌ₁及びＸｍｉｔ ＿Ｃｅｌｌ₂ラインの和を表し、可変レートジェネレータの出力である。 図９から明らかなように、可変レートユニットは、渋滞信号に応答して、発信 レート（例えば、Ｘｍｉｔ＿Ｃｅｌｌ₁レート）を指数関数的に減少する。ＰＲ ＯＣＥＤＵＲＥ Ｒａｔｅ Ａｄｊｕｓｔは、発信レートを指数関数的に減少す る手段である。同様に、Ｘｍｉｔ Ｒａｔｅ Ｒｅｃｏｖｅｒｙ Ｒｏｕｔｉｎ ｅは、渋滞信号の不存在に応答して発信レートを指数関数的に増加する手段であ る。渋滞に応答して減少した後に送信レートを増加する割合は、渋滞に応答して 送信レートを減少するのに用いられた元の割合よりも低いものである。増加の割 合と減少の割合を異ならせることにより、送信レートの振動が回避され、反動的 制御が改善される傾向となる。 ここに述べる形式の可変レートソースを用いるＡＴＭネットワークの全体的な 動作は、次の用語を用いて特徴付けられる。 「ビット」は、情報の２進単位である。 「バイト」は、一定数のビット、典型的には、８ビットである。 「パケット」は、バイトで形成された通信メッセージで、典型的に４０ないし １０，０００バイトの可変長さのメッセージである。 「セル」は、典型的に５３バイト（ヘッダに５バイト／データに４８バイト） のバイトで形成された固定長さの通信メッセージである。 「ビットレート」（”ＢｉＲ”）は、通信システムがビットを送信するレート である。 「バイトレート」（”ＢｙＲ”）は、通信システムがバイトを送信するレート である。 「セルレート」（ＣＲ）は、通信システムがセルを送信するレートである。 「セルインターバル」（ＣＩ）は、あるセルから次のセルまでの周期である。 「チャンネルセルインターバル」（ＣＣＩ）は、仮想チャンネルがチャンネル ピークセルレートで送信するセルインターバルである。 「最大チャンネルピークセルレート」（ＭＣＰＣＲ）は、渋滞が存在しない場 合に特定のチャンネルに指定されるセルレートである。 「現在チャンネルピークセルレート」（ＣＣＰＣＲ）は、仮想チャンネルに対 する特定の時間の現在セルレートであって、渋滞が存在しない場合には最大チャ ンネルピークセルレートに等しく、渋滞が存在するときには最大チャンネルピー クセルレートより小さい。 「通信インターバル」（ＣＩ）は、典型的にセルインターバルの数で測定した ネットワークの時間周期である。 「平均セルレート」（ＡＣＲ）は、仮想チャンネルにおいて通信インターバル にわたって送信されるセルの平均個数である。 「セル送信インターバル」（ＣＴＩ）は、セルがネットワーク内のある位置か らネットワーク内の別の位置へ移動するための平均時間周期である。 「変更インターバル」（ＭＩ）は、通信パラメータを変更するのに必要な時間 周期である。 セグメントユニット−図１０ 図１０において、セグメントユニット１０３、メモリユニット１０２及びホス ト１０１は、図１及び２の通信システムのソース４−Ｓのようなソースに対して 典型的なものである。 図１０において、共通メモリユニット１０２は、制御メモリ８１と、パケット メモリ８３を備えている。セグメントユニット１０３は、制御メモリインターフ ェイス（ＣＭ ＩＦ）８２と、パケットメモリインターフェイス（ＰＭ ＩＦ） ８４と、ホストインターフェイス１２７と、セルインターフェイス１２６とを備 えている。セルインターフェイスは、出力セルバッファ８６と、レート制御バッ ファ８７とを備えている。セグメントユニット１０３は、コアプロセッサ１２８ を備え、このコアプロセッサは、ロジック制御回路１１７と、レジスタアレイ１ １４と、カウンタ８８とを含んでいる。カウンタ８８は、外部クロック８９によ って歩進される。制御メモリインターフェイス８２は、コアプロセッサ１２８を 制御メモリ８１に接続する。制御メモリインターフェイスは、アドレスジェネレ ータ１１３と、アドレスレジスタ１１０と、制御ユニット１１１と、データレジ スタ１１２とを備えている。アドレスジェネレータ１１３は、レジスタアレイ１ １４からの情報の制御のもとでアドレスレジスタ１１０にアドレスを与える。ア ドレスレジスタ１１０からのアドレスは、制御メモリ８１をアドレスし、メモリ ８１からデータレジスタ１１２にデータを供給するか、又は制御メモリ８１に記 憶するためにデータレジスタ１１２からのデータを受け取る。制御ユニット１１ １は、制御メモリ８１と制御信号をやり取りするためにロジック制御ユニット１ １７に接続される。制御ユニット１１１は、ロジック制御ユニット１１７の制御 のもとで通常の読み取り及び書き込み信号を制御メモリへ供給する。 図１０において、パケットメモリインターフェイスは、アドレスレジスタ１２ ０へアドレスを供給するためにレジスタアレイ１１４からアドレスデータを受け 取るように接続されたアドレスジェネレータ１２３を備えている。アドレスレジ スタ１２０は、制御ユニット１２１の制御のもとでパケットメモリ８３に対して 情報を読み取ったり書き込んだりするためにパケットメモリ８３をアドレスする アドレスを供給する。制御ユニット１２１は、ロジック制御ユニット１１７の制 御のもとでパケットメモリ８３に通常の読み取り及び書き込み信号を供給する。 データレジスタ１２２は、繰り返し冗長性のコードユニット（ＣＲＣ）１１５に よって処理するために入力セルバッファ８６へデータを供給する。出力セルのデ ータは、パケットメモリ８３又は一定ビットレート（ＣＢＲ）入力１３４からデ ータレジスタ１２２に記憶される。 図１０のソースの動作は、パケット化されたセル又はＣＢＲ情報を、出力セル バッファ８６への出力としてＡＴＭリンクに供給することである。バッファ８６ における各セルのヘッダ情報は、データレジスタ１１２から受け取られる。ロジ ック制御ユニット１１７は、パケットメモリ８３内のパケットをバッファ８６へ 出力するためのセルにセグメント化するか、或いはＣＢＲ入力からの情報を出力 するために必要な論理動作を制御する。コアプロセッサ１２８のロジック制御ユ ニット１１７は、以下のテーブル１−１及びテーブル１−２に詳細に示されてい る。テーブル１−２は、半導体チップ技術において回路を従来のやり方で定義す る擬似コードを表す。この擬似コードは、ＩＥＥＥによって規格化されたＶＨＤ Ｌ回路仕様に直接変換することができる。 テーブル１−１ セグメントプロセッサの用語 テーブル１−１ セグメントプロセッサの用語 テーブル１−１ セグメントプロセッサの用語 テーブル１−１ セグメントプロセッサの用語 テーブル１−２ セグメントプロセッサのロジック テーブル１−２ セグメントプロセッサのロジック テーブル１−２ セグメントプロセッサのロジック テーブル１−２ セグメントプロセッサのロジック テーブル１−２ セグメントプロセッサのロジック 再構成ユニット−図１１ 図１１において、再構成ユニット１０３’、メモリユニット１０２’及びホス ト１０１’は、図２の通信システムにおける行き先４−Ｄのような行き先にとっ て典型的なものである。 図１１において、共通メモリユニット１０２’は、制御メモリ８１’と、パケ ットメモリ８３’とを備えている。再構成ユニット１０３’は、制御メモリイン ターフェイス（ＣＭ ＩＦ）８２’と、パケットメモリインターフェイス（ＰＭ ＩＦ）８４’と、ホストインターフェイス１２７’と、セルインターフェイス １２６’とを備えている。セルインターフェイスは、入力セルバッファ８６’及 びレート制御出力８７’を備えている。再構成ユニット１０３’は、コアプロセ ッサ１２８’を備え、該コアプロセッサは、ロジック制御ユニット１１７と、レ ジスタアレイ１１４’と、カウンタ８８’とを含む。カウンタ８８’は外部クロ ック８９’によって歩進される。制御メモリインターフェイス８２’は、コアプ ロセッサ１２８’を制御メモリ８１’に接続する。制御メモリインターフェイス は、アドレスジェネレータ１１３’と、アドレスレジスタ１１０’と、制御ユニ ット１１１’と、データレジスタ１１２’とを備えている。アドレスジェネレー タ１１３’は、レジスタアレイ１１４’からの情報の制御のもとでアドレスレジ スタ１１０’にアドレスを供給する。アドレスレジスタ１１０’からのアドレス は、制御メモリ８１’をアドレスし、このメモリ８１’からデータレジスタ１１ ２’へデータを供給するか、又はこの制御メモリ８１’に記憶するようにデータ レジスタ１１２’からのデータを受け取る。制御ユニット１１１’は、制御メモ リ８１’に対して制御信号をやり取りするためにロジック制御ユニット１１７に 接続される。制御ユニット１１１’は、ロジック制御ユニット１１７の制御のも とで制御メモリ８１’へ通常の読み取り及び書き込み信号を供給する。 図１１において、パケットメモリインターフェイスは、アドレスレジスタ１２ ０’にアドレスを供給するためにレジスタアレイ１１４’からアドレスデータを 受け取るように接続されたアドレスジェネレータ１２３’を備えている。アドレ スレジスタ１２０’は、制御ユニット１２１’の制御のもとでパケットメモリ８ ３’から情報を読み取ったり書き込んだするためにパケットメモリ８３’をアド レスするアドレスを与える。制御ユニット１２１’は、ロジック制御ユニット１ １７の制御のもとでパケットメモリ８３’に通常の読み取り及び書き込み信号を 送る。データレジスタ１２２’は、繰り返し冗長性のコードユニット（ＣＲＣ） １１８により処理された後に入力セルバッファ８６’からのデータを受け取る。 入力セルからのデータは、パケットメモリ８３’に入力するか又は一定ビットレ ート（ＣＢＲ）出力１３４’へ出力するためにデータレジスタ１２２’に記憶さ れる。 図１１の行き先の動作は、パケット化されたセル又はＣＢＲ情報をＡＴＭリン クから入力セルバッファ８６’への入力として受け取ることである。バッファ８ ６’の各セルからのヘッダ情報はロジック制御ユニット１１７へ入力される。こ のロジック制御ユニット１１７は、バッファ８６’からのセルをパケットメモリ ８３’のパケットに再構成するか或いはセル情報をＣＢＲ出力に出力するために 必要な論理動作を制御する。コアプロセッサ１２８’のロジック制御ユニット１ １７は、以下のテーブル２−１及びテーブル２−２に詳細に示されている。テー ブル２−２は、半導体チップ技術において回路を従来のやり方で定義する擬似コ ードを表している。この擬似コードは、ＩＥＥＥによって規格化されたＶＨＤＬ 回路仕様に直接的に変換することができる。 テーブル２−１ 再構成プロセッサの用語 テーブル２−１ 再構成プロセッサの用語 テーブル２−２ 再構成プロセッサのロジック テーブル２−２ 再構成プロセッサのロジック テーブル２−２ 再構成プロセッサのロジック テーブル２−２ 再構成プロセッサのロジック コアプロセッサユニットの動作 テーブル１−２により定義された図１０のコアプロセッサ１２８は、１つ以上 の仮想チャンネルの各々に対してセルの処理を制御するための処理ユニットであ る。 コアプロセッサユニット１２８は、テーブル１−２によって定義される。テー ブル１−２は、「非同期転送モード（ＡＴＭ）ネットワークにおいて反動的渋滞 制御を行う方法及び装置」と題する前記特許出願に詳細に示された可変発信レー トユニットを備えている。この可変発信レートユニットに加えて、本発明では、 ２次元待ち行列構成、パイプライン構成、パケットエージング及び一定ビットレ ート送信に関連した付加的な機能及びユニットが追加される。 全体的に、コアプロセッサユニット１２８は、テーブル１−２の１行目ないし １２行目によって定義されたスケジューラ回路の制御のもとにある。コアプロセ ッサユニット１２８の基本的なタイミングは、図１０のセグメントユニットに現 れるように、テーブル１−２の３行目のＸｍｉｔ＿Ｔｉｍｅ〔Ｒａｔｅ＿Ｑｕｅ ｕｅ〕によって制御される。特定のＲａｔｅ＿Ｑｕｅｕｅ（例えば、図１２のレ ート待ち行列）に対して送信時間がアクティブな場合には、テーブル１−２の４ ６行目のＳｅｒｖｉｃｅ＿Ｒａｔｅ＿Ｑｕｅｕｅ手順に入る。このサービスレー ト待ち行列手順は、レート待ち行列において各仮想チャンネルに応対し、６１な いし７１行目の平均計測ルーチン、７４ないし１００行目及び１２４ないし１２ ６行目の送信（Ｘｍｉｔ）セルルーチン、１０２ないし１２０行目の送信レート 回復ルーチンを含む多数のルーチンを実行する。この手順が終わると、スケジュ ーラへの復帰がなされ、６行目において、ＣＢＲ送信信号がアクティブであるか どうかのチェックがなされ、もしそうであれば、ＣＢＲチャンネルを経てＣＢＲ セルが送信される。 セルを送信する手順は、１３４ないし１４５行目に示されている。その後、復 帰がなされた場合には、スケジューラの９行目において渋滞信号に対するチェッ クが行われ、これは１６ないし２７行目の手順である。その後、スケジューラの １０行目に復帰がなされ、１４８ないし１７１行目に現れるＬｉｎｋ＿Ｎｅｗ＿ Ｄｅｓｃｒｉｐｔｏｒ手順が呼び出される。 テーブル１−２のコアプロセッサ１２８は、１つ以上の仮想チャンネルの各々 に対してセルの処理を制御するための処理ユニットである。コアプロセッサは、 制御情報の処理を制御するための制御ロジックと、データの処理を制御するため のデータロジックとを備えている。これら制御ロジック及びデータロジックは、 １つ以上の仮想チャンネルの各々に対しセルクロックレートまでＡＴＭネットワ ーク内でセルを送信維持するためにデータ及び制御情報を同時に処理するように 動作する。 テーブル１−２を参照すれば、データロジックは、１３４行目で始まるＸｍｉ ｔ＿Ｃｅｌｌ手順の一部を含んでいる。データロジックは、１４４行目でＡＴＭ リンクに送信するためにセルがセルインターフェイスに得られるようにする。送 信されるセルは、制御ロジック及び制御メモリインターフェイスを用いて１３８ 行目で読み取られるセルヘッダを備えている。又、送信されるセルは、データロ ジック及びパケットメモリインターフェイスを用いて１３９行目で読み取られる セルペイロードを備えている。 ２次元待ち行列−図１２ 図１２には、図１０の制御メモリに形成されるレート待ち行列及びチャンネル 待ち行列構造の例が示されている。図１２の縦方向に現れるレート待ち行列は、 ＡＴＭネットワークを経て同じレートで転送されるべき各パケットに対する記述 子を含んでいる。図１２の横方向に現れるチャンネル待ち行列は、ＡＴＭネット ワークを経て同じレートで転送されるべき同じ仮想チャンネルの各パケットに対 する記述子を含んでいる。 図１２−１を参照すれば、各長方形は記述子Ｘを表し、これは、２つのポイン タ、即ち垂直ポインタｖ及び水平ポインタｈを含んでいる。更に、各記述子は、 パケットに関連した他の制御情報を含み、例えば、パケット内のビット（又はセ ル）の数を示す長さフィールド１を含んでいる。パケット記述子において、Ｘは 図１０の待ち行列によって処理されている特定パケットの識別を表す。各記述子 Ｘに対し、関連レート待ち行列ポインタｖは、同じ送信レートを有するパケット のリンクされたリストを形成するレート待ち行列（垂直のチェーン）において次 の順序の記述子を識別する。図１２−１において、記述子６（Ｘ＝６）は、レー ト待ち行列の末尾にある。というのは、次の順序の垂直パケットが、記述子０で あり、即ち記述子６に対してｖ＝０だからである。記述子１は、リンクされたリ ストの最初にある。記述子１は、次の順序のパケット３を指す垂直ポインタ３を 有している。記述子３は、記述子４を指すポインタ４（ｖ−４）を有している。 記述子４は、待ち行列記述子６の末尾を指すポインタ６を有している。縦方向の レート待ち行列は、記述子１、記述子３、記述子４及び記述子６を含む。 レート待ち行列に加えて、１つ以上のチャンネル待ち行列が横方向に示されて いる。記述子１は、記述子２を指す水平ポインタ２を有する。記述子２は、水平 ポインタｈ＝０と、ブランクである垂直ポインタとを有する。従って、記述子２ は、記述子１及び記述子２を含んでいて１つの垂直チャンネルを表している水平 チャンネル待ち行列に末尾にある。同様に、記述子５は、記述子４及び記述子５ を含むチャンネル待ち行列の末尾にある。同様に、記述子７は、記述子６及び記 述子７を含むチャンネル待ち行列の末尾にある。 図１２−２では、記述子４及び記述子５を含むチャンネル待ち行列に追加の記 述子である記述子８を追加することにより、図１２−１の待ち行列構造が変更さ れている。記述子８の追加により、記述子５のｈポインタは、図１２−１に現れ る０から、図１２−２に現れる８へと変更されることに注意されたい。８は、記 述子４及び記述子５のチャンネル待ち行列に加えられる記述子８に対するポイン タである。 図１２−３では、記述子３がレート待ち行列から除去される。記述子３の除去 に伴い、記述子１のｖポインタが図１２−２に現れる３から図１２−３に現れる ４へと変更され、これにより、次の順序の記述子４を指す。 図１２−４では、図１２−３の記述子４が除去される。この除去に伴い、図１ ２−３に現れる記述子１のポインタは、４から、図１２−４に現れる５へと変更 される。同様に、記述子５は、その垂直ポインタがブランクから６へと変更され ることにより、レート（垂直）待ち行列の末尾にある記述子６を指す。 図１２は、図１０のコアプロセッサユニット１２８により同時に処理される多 数の考えられるレート待ち行列の１つの例である。図１０のコア処理ユニット１ ２８は、パケット記述子を待ち行列に加えたり除去したりする。動作中に、コア プロセッサユニット１２８は、テーブル１−２の１ないし１２行目に定められた スケジューラ回路によって制御される。 テーブル１−２を参照すれば、垂直のレート待ち行列又は水平のチャンネル待 ち行列のいずれかに対して新たな記述子をリンクすることは、テーブル１−２の １４８行目で始まるＬｉｎｋ＿Ｎｅｗ＿Ｄｅｓｃｒｉｐｔｏｒ手順によって制御 される。垂直のレート待ち行列の初めに挿入することは、１５４行目で開始され そして水平のチャンネル待ち行列の末尾に挿入することは、１６２行目で開始さ れる。 テーブル１−２において、垂直のレート待ち行列又は水平のチャンネル待ち行 列のいずれかから記述子をリンク解除することは、テーブル１−２の１７４行目 で始まるＤｅｌｉｎｋ＿Ｄｅｓｃｒｉｐｔｏｒ手順によって制御される。垂直の レート待ち行列を崩壊するための除去は、１８２行目又は１９５行目で始まり、 そして水平のチャンネル待ち行列を収縮するための除去は、１８７行目又は２０ ０行目で始まる。 セグメントユニットのパイプライン動作−図１３ 図１３には、図１０のセグメント化コアプロセッサ１２８のパイプライン動作 の例が示されている。セルインターフェイス、制御メモリインターフェイス、ホ ストインターフェイス及びバケットメモリインターフェイスに対する処理が、プ ロセッサに対する内部の計算と共に、現在セルＮ、手前のセルＮ−１及び次のセ ルＮ＋１について示されている。 図１３において、セルインターフェイス、制御メモリインターフェイス及びパ ケットメモリインターフェイスに対向する直線は、これらのインターフェイスに より各々行われる処理を表している。図１３において、セルインターフェイス、 制御メモリインターフェイス及びパケットメモリインターフェイスの直線間の曲 線は、これらインターフェイス間のタイミングの依存性を表している。１つのイ ンターフェイスに沿ったカーブした矢印の開始点で終わるプロセスは、別のイン ターフェイスのカーブした矢印の終了点で始まるプロセスより前に完了しなけれ ばならない。 図１３から明らかなように、セルＮ−１に対するセルの処理はセルＮに対する セルの処理と重畳し、同様に、セルＮに対する処理はセルＮ＋１に対する処理と 重畳する。種々のセルに対する処理のこのパイブライン式の重畳により、セルの 送信レートは最大にされる。 図１３において、接頭語Ｗは一般に書き込み動作を指し、接頭語Ｒは一般に読 み取り動作を指し、そして接頭語Ｘは一般に送信動作を指す。図１３の説明語は テーブル１−２のコメントフィールドに相関され、テーブル１−２の回路仕様ロ ジックと図１３に示すそのパイプライン動作との相関関係を示している。セルイ ンターフェイス各々における動作に対してセルの情報の処理をパイプライン構成 にすることにより、図１０のソースのコアプロセッサユニット１２８は、１つ以 上の仮想チャンネルの各々に対しセルのクロックレートまでＡＴＭネットワーク 内でセルの送信を持続するようにデータ及び制御情報を同時に処理することがで きる。 図１３を参照すれば、送信される各セルは、ヘッダ部分と、ペイロード部分と を有している。セルＮの場合には、ヘッダ部分は、セルＮの読み取り仮想ヘッダ （ＲＶＨ）動作により制御メモリインターフェイスにおいて決定される。制御メ モリインターフェイスによるセルＮのヘッダの読み取りと同時に、セルＮのペイ ロード情報が、セルＮのロードＬＢＰｍｅｍ動作中にパケットメモリインターフ ェイスによって読み取られる。セルＮのヘッダ及びペイロードが、各々、セルＮ のＲＶＨ及びＬＢＰｍｅｍ動作中に制御メモリインターフェイス及びパケットメ モリインターフェイスによって読み取られる間に、Ｎ−１セルのペイロードに対 するデータ送信が、セルＮ−１に対するＸＣＰｙｌｄ動作中にセルインターフェ イスによって同時に処理される。 セルＮに対するこれらの動作が完了した後に、セルＮのヘッダがＸＣＨ動作中 に送信され、これに続いて、セルＮのＸＣＰｙｌｄ動作中にペイロードが送信さ れる。ヘッダ及びペイロードがセルインターフェイスによって送信されるのと同 時に、制御メモリインターフェイスは、ＷＣＤ、ＷＶｃ、ＲＣＤ及びＲＶＣ動作 を同時に実行する。このように、セルインターフェイス、制御メモリインターフ ェイス及びパケットメモリインターフェイスを含む種々のインターフェイスを経 てのパイプライン動作が同時に行われることが明らかであろう。再構成ユニットのパイプライン動作−図１４ 図１４には、図１１の再構成ユニット１０３’内のコアプロセッサ１２８’の パイプライン処理が示されている。コアプロセッサ１２８’の処理は、セルＮ− １の処理がセルＮの処理と同時でありそしてセルＮの処理がセルＮ＋１の処理と 同時であるという点でパイプライン式である。図１４の説明語は、テーブル２− ２のコメントフィールドに相関され、テーブル２−２の回路仕様ロジックと図１ ４に示されたそのパイプライン動作との相関関係を示している。セルインターフ ェイスの各々における動作に対しセルの情報の処理をパイプライン構成にするこ とにより、図１１の行き先内のコアプロセッサユニット１２８’は、１つ以上の 仮想チャンネルの各々に対してセルのクロックレートまでＡＴＭネットワーク内 のセルの受信を持続するようにデータ及び制御情報を同時に処理することができ る。 セグメント化及び再構成の合成動作−図１５ 図１５には、ソースのセグメント化動作と、行き先の対応する動作とが典型的 なパケットに対して概略的に示されている。図１５の各パケットは、記述子１の パケット１４１と同様に、Ｃ（１，１）、Ｃ（１，２）、・・・Ｃ（１，ｎ）と 示された複数のセルを備えている。同様に、図１５の更に別の記述子２及び記述 子３のパケット１４２及び１４３は、記述子２のセル及び記述子３のセルを有す る。記述子２のセルは、Ｃ（２，１）、Ｃ（２，２）、・・・Ｃ（２，ｎ）であ る。同様に、記述子３のセルは、Ｃ（３，１）、Ｃ（３，２）、・・・Ｃ（３， ｎ）である。ＡＴＭリンク上の最初のセルは、例えば、Ｃ（１，１）、Ｃ（２， １）、Ｃ（３，１）というようにＣ（ｎ＋１）まで生じる。これらの最初のセル の後に、セルＣ（１，２）、Ｃ（２，２）、Ｃ（３，２）というようにＣ（３， ｎ）まで続く。このように、種々のパケットから出て行くセルは、ＡＴＭリンク 上でインターリーブされる。各パケットからのセルは、それらがソースのセグメ ントプロセッサによって送信されたのと同じ順序で行き先の再構成プロセッサに 受け取られる。再構成動作においてインターリーブされたセルはパケットへと再 構成され、行き先におけるパケット１４０’のセルは、再構成の後に同じ順序、 即ちＣ（１，１）、Ｃ（１，２）、・・・Ｃ（１，ｎ）となる。平均レートの計測−図１６ないし２０ 図１６を参照すれば、セルクロックは、セルクロックレートを確立する０ない し３１のセル周期を有する。 図１７において、セルを送信するための特定チャンネルの要求が、テーブル１ −２のＸｍｉｔ＿Ｃｅｌｌ要求のように生じる。図１６のセルクロックの時間０ に、セルを送信する２つの要求がペンディングになっている。テーブル１−２の 平均レート計測ルーチンでは、ＴＩカウンタの各時間切れに対して平均で１つの セルしか送信できない。図１８を参照すれば、ＴＩカウンタは、クロック０から ４の間に最大カウント（ＴＩＱ）から最小カウント（０）までカウントダウンし そしてクロック５の際に最大カウント（ここに示す特定の実施例では４）にリセ ットする。ＴＩカウント動作は、テーブル１−２の６１ないし７１行目の平均計 測ルーチンに示されている。 図１９において、セルカウンタは、セルを送信するのに使用できる機会の数を 累積するアキュムレータである。セルカウンタは、ＴＩカウンタが０にカウント ダウンするたびに増加される。セルカウンタは、セルの送信が生じるたびに減少 される。データの送信が図２０に示されている。図１９を参照すれば、時間４に おいて、ＴＩカウンタが０に減少されるときにセルカウンタが増加される。セル カウンタは、時間４に、平均計測ルーチンに従って１つのセルを送信できること を示す。従って、図１７に示すようにデータ要求はペンディングになっているか ら、データは実際に図２０の時間５に送信され、これにより、セルカウンタをＴ ５において減少させると共に、データ送信要求を図１７に示すように１に減少さ せる。同様に、図１９のセルカウンタは、図１８に示すように、ＴＩカウンタが 時間９に時間切れしたときに再び増加される。図１７に示すように要求はペンデ ィングになっているから、データセルは図２０に示すように時間１０に送信され そしてセルカウンタは０に戻るように減少される。このときには、図１７に示す ように、それ以上のデータ送信要求がペンディングになっておらず、そして時間 １４に、ＴＩカウンタが時間切れしたときに、セルカウンタが再び増加される。 再び時間１９に、ＴＩカウンタが０まで減少すると、この場合もデータ送信要求 はペンディングになっておらず、従って、セルカウンタは時間１９に２に増加さ れる。同様に、時間２４に、ＴＩカウンタが時間切れしたときに、セルカウンタ はカウント３に増加される。その後、データ送信要求が４個のセルを送信する要 求に対して生じたときには、全部で３個のセルに対し時間２６、２７及び２８に セルが送信される。同様に、図２０の時間２６、２７及び２８における３個のセ ルの送信に対応してセルカウンタが３の値から０に減少される。時間２８には、 セルカウンタが０であり、これは、データ要求によって送信されるべき第４のセ ルが依然ペンディングであるが、時間２９には送信できないことを意味する。し かしながら、時間２９に、ＴＩカウンタが再び０に減少されたときに、図１９の セルカウンタは１に増加され、これにより、時間３０に更に別のデータ送信を行 うことができ、時間３１の後にデータ要求待ち行列が０にリセットされて、それ 以上の要求がペンディングにならないようにされる。 テーブル１−２を参照すれば、ＴＩカウンタの動作は次の通りである。６２行 目に示すように、ＴＩ＿Ｃｔｒカウンタが０に等しい場合には、６４行目におい て、ＴＩカウンタはＴＩＱの最大値にリセットされる。ＴＩカウンタは、これが ０より大きい場合に、１だけ減少される。ＴＩカウンタが０に等しくなると、セ ルカウンタは、ＣＱの最大値まで１づつ増加される。 テーブル１−２の８４行目において動作が続き、この８４行目においてセルカ ウンタが０より大きい場合に、セルカウンタは１だけ減少され、そして８７行目 において、仮想チャンネル上でセルの送信が行われる。 テーブル１−２において、発信レートユニットは、６１ないし７１行目に、平 均レートを確立する手段を含み、１０２ないし１１５行目に、渋滞信号の不存在 に応答して送信レートを回復するＸｍｉｔレート回復ルーチン手段を含み、そし て８４行目に、平均送信レートが平均レートを越えないように防止する手段を含 んでいる。 パケットエージング テーブル２−２の再構成プロセッサの動作は、１ないし９行目に示すようにス ケジューラによって制御される。ＡＴＭリンクからバッファに入力データが生じ たときには、４行目のＲｅｃｅｉｖｅ＿Ｃｅｌｌ手順が呼び出され、この手順は １１ないし１０４行目に示されている。セル受信動作を実行するのにビジーでな く、そして５行目のパケットエージングタイマーがオーバーフローするに充分な 時間が経過したときには、１０６ないし１４８行目のエージパケットルーチンが 呼び出される。時間５のパケットエージングタイマーは、全てのパケットに使用 される共通のタイマーである。タイマーは共通であるが、各パケットは異なるエ ージング時間をもつことができる。８９ないし９２行目を参照すれば、受け取ら れた各セルは、メッセージ（ＢＯＭ）セルの開始であるかどうか判断するように 検査され、もしそうであれば、そのパケットに対するパケット時間切れがパケッ トエージ限界にセットされる。パケットエージ限界は、エージパケットルーチン が実行されるたびに増加されるスタートカウントである。特定のセルに対し９１ 行目にセットされたパケット時間切れの値は、９３行目において、制御メモリに 書き込まれる（図１４のＷＤｅｓｃ動作）。エージパケット手順では、１３６行 目においてパッケージの時間切れが１だけ増加され、その増加されたパケット時 間切れがバッファ記述子に書き込まれる。パケット時間切れがオーバーフロー状 態まで増加された場合は、１４０行目において状態をインアクティブにセットし そして１４１行目において仮想チャンネルに対するインアクティブな状態を状態 及びバッファ記述子フィールドに書き込むことにより、そのパケットが捨てられ る。最後に、１４２行目において、Ｗｒｉｔｅ ｆｏｒ Ｐａｃｋｅｔ＿Ｃｏｍ ｐｌｅｔｅ＿Ｑｕｅｕｅがホストユニットにパケットを使用できるようにする。 更に別の他の実施例 以上、好まし実施例を参照して本発明を詳細に説明したが、本発明の精神及び 範囲から逸脱せずにその形式及び細部に前記及び他の変更がなされ得ることが当 業者に理解されよう。 請求の範囲は、次の通りである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＳＥ)，ＡＵ，ＣＡ，ＪＰ，ＫＲ (72)発明者 シング グールライ アメリカ合衆国 カリフォルニア州 95148 サン ホセ レミントン ウェイ 3039 (72)発明者 グラヴァー ウィリー ティー アメリカ合衆国 カリフォルニア州 95148 サン ホセ レイヴンスウッド ウェイ 3187 (72)発明者 グプタ アマー アメリカ合衆国 カリフォルニア州 95014 クーパーティノ フレミンガム ウェイ 18460 (72)発明者 バックリー クリフォード ジェームズ アメリカ合衆国 カリフォルニア州 95148 サン ホセ クリークウッド ド ライヴ 1178

Claims (1)

1. 【特許請求の範囲】 1. 反動的渋滞制御を有する通信システムにおいて、 渋滞信号に応答して異なる送信レートで順方向情報信号を送信し、渋滞信号 に応答して前記送信レートを減ずる変更しうる発信レートユニットを各々含む 複数のソースと、 複数の行き先と、 前記ソースを前記行き先に接続する非同期転送モード（ＡＴＭ）ネットワー クを形成する１つまたはそれ以上のノードとを備えており、 前記ノードの各々は、前記ネットワークを通して行き先の方へ順方向に情報 を転送するための順方向経路と、前記ネットワークを通してソースの方へ逆方 向に渋滞信号を戻ず返送経路と、前記ノードにおいて渋滞に応答して渋滞信号 を発生する渋滞信号発生手段とを含んでおり、 前記ネットワークは、複数の仮想チャンネルを有しており、 各仮想チャンネルにおいては、前記複数のソースのうちの１つが、１つまた はそれ以上のノードからの順方向経路をリンクすることにより前記ネットワー クを通して前記複数の行き先のうちの１つにリンクされており、前記発信レー トユニットは、前記仮想チャンネルを通して渋滞信号に応答して異なる送信レ ートで順方向情報信号を送信し、前記複数の行き先のうちの前記１つは、前記 １つまたそれ以上のノードからの返送経路をリンクすることにより前記ネット ワークを通して前記複数のソースのうちの前記１つにリンクされており、前記 ノードのうちの１つにおける前記渋滞信号発生手段は、前記ノードのうちの前 記１つにおける渋滞に応答して前記仮想チャンネルに対する前記渋滞信号を発 生することを特徴とする通信システム。 2. 前記発信レートユニットは、渋滞信号のないことに応答して、送信レートを 増大する請求項１記載の通信システム。 3. 渋滞したノードからソースへと戻る渋滞信号のための送信間隔は短く、発信 レートユニットがその送信レートを反動的に変更し、渋滞を減少させることが できるようにした請求項１記載の通信システム。 4. 渋滞したノードからソースへと戻る渋滞信号のための送信間隔は、仮想チャ ンネルを通して送信される情報信号の間の間隔より短く、前記発信レートユニ ットは、渋滞を減少させるようにその送信レートを変更するよう反動的い応答 する請求項１記載の通信システム。 5. 渋滞したノードからソースへと戻る渋滞信号のための送信間隔は、仮想チャ ンネルを通して送信される情報信号の間の１０間隔より短く、発信レートユニ ットは、渋滞を減少させるようにその送信レートを変更するよう反動的に応答 する請求項１記載の通信システム。 6. 各ノードで渋滞信号を発生するのに必要とされる処理時間は、渋滞信号のた めの前記送信間隔よりはるかに短い請求項１記載の通信システム。 7. 前記発信レートユニットは、渋滞信号に応答して指数関数的に前記送信レー トを減少させる手段を有する請求項１記載の通信システム。 8. 前記発信レートユニットは、前記送信レートを減少させた後、渋滞信号のな いことに応答して、指数関数的に前記送信レートを増大させる手段を有する請 求項７記載の通信システム。 9. 前記送信レートを増大させる割合は、前記送信レートを減少させる割合より 小さい請求項８記載の通信システム。 10．前記順方向情報は、セルに細分されており、各セルは、仮想チャンネル識別 子を含み、各ノードは、スイッチング素子を含み、各スイッチング素子は、ス イッチファブリックと、該スイッチファブリックによって相互接続された複数 のポートコントローラとを含み、該ポートコントローラの各々は、入力コント ローラと、出力コントローラと、そのノードにおける渋滞を検出する渋滞検出 手段と、順方向経路から返送経路へと仮想チャンネル識別子を有するセルをコ ピーし、前記返送経路に渋滞信号を発生する反転手段とを含む請求項１記載の 通信システム。 11．前記反転手段は、戻りセルが送りセルから区別されるようにコピーしたセル を返送経路指示子でマークするための反転マーカ手段を含む請求項１０記載の 通信システム。 12．前記ポートコントローラの各々は、順方向経路のため１つの仮想チャンネル から、または、返送経路のため別の仮想チャンネルから、セルを選択するため のセレクタ手段を含む請求項１０記載の通信システム。 13．前記セレクタ手段は、渋滞信号がそのネットワークにおける優先権を与えら れるように返送経路からセルへの優先権を許可する請求項１２記載の通信シス テム。 14．前記順方向経路は、順方向におけるセルを記憶する待ち行列を含み、前記待 ち行列の各々は、渋滞信号を形成するため待ち行列の満杯度の関数として待ち 行列レベル信号を与える手段を含む請求項１０記載の通信システム。 15．前記順方向情報はセルに細分され、各セルは、仮想チャンネル識別子を含み 、各ノードは、スイッチング素子を含み、各スイッチング素子は、スイッチフ ァブリックと、該スイッチファブリックによって相互接続された複数のポート コントローラとを含み、各ポートコントローラは、通信リンクに接続されてお り、該リンクに対し、そのリンクに入来する仮想チャンネル識別子を受けて、 その入来セルの入力仮想チャンネル識別子を、前記スイッチファブリックに接 続された別のポートコントローラに対する送出セルの出力仮想チャンネル識別 子へと応答的に変換する入力コントローラと、前記リンクに対する出力コント ローラと、そのノードにおける渋滞を検出する渋滞検出手段と、順方向経路か ら返送経路への仮想チャンネル識別子を有するセルをコピーしてその返送経路 に渋滞信号を発生する反転手段とを含み、前記反転手段は、前記入力仮想チャ ンネル識別子へと反転変換されるように前記出力仮想チャンネル識別子を接続 し、そのリンクを通しての順方向経路および返送経路におけるセルに対する仮 想チャンネル識別子が同じとなるようにする請求項１記載の通信システム。 16．前記ポートコントローラは、リンクの順方向経路および返送経路に対するセ ルを待ち行列に入れるための並列に接続された１つまたはそれ以上の待ち行列 を含み、該待ち行列は、それらの満杯度を示す待ち行列レベル信号を与え、こ れら待ち行列からセルを選択するセレクタ手段を含む請求項１５記載の通信シ ステム。 17．前記セレクタ手段は、渋滞信号がそのネットワークにおける優先権を与えら れるように返送経路からセルへの優先権を許可する請求項１６記載の通信シス テム。 18．前記反転手段は、戻りセルが送りセルから区別されるようにコピーしたセル を返送経路指示子でマークするための反転マーカ手段を含む請求項１５記載の 通信システム。 19．前記ポートコントローラの各々は、順方向経路のため１つの仮想チャンネル から、または、返送経路のため別の仮想チャンネルから、セルを選択するため のセレクタ手段を含む請求項１５記載の通信システム。 20．前記セレクタ手段は、渋滞信号がそのネットワークにおける優先権を与えら れるように返送経路からセルへの優先権を許可する請求項１５記載の通信シス テム。 21．前記順方向経路は、順方向におけるセルを記憶する待ち行列を含み、この待 ち行列の各々は、渋滞信号を形成するため待ち行列の満杯度の関数として待ち 行列レベル信号を与える手段を含む請求項１５記載の通信システム。 22．ローカル反動的渋滞制御を有する広域通信システムにおいて、 複数のローカル通信システムを備えており、各ローカル通信システムは、 異なる送信レートで順方向情報信号を送信し、渋滞信号の存在に応答して送 信レートを減少させ、渋滞信号のないことに応答して送信レートを増大させる 変更しうる発信レートユニットを各々含む複数のローカルソースと、 複数のローカル行き先と、 前記ソースを前記行き先に接続する非同期転送モード（ＡＴＭ）ローカルネ ットワークを形成する１つまたはそれ以上のローカルノードとを備えており、 前記ローカルノードの各々は、前記ネットワークを通して行き先の方へ順方 向において情報を異なる選択し得る送信レートで転送するための順方向路と、 前記ネットワークを通してソースの方へ逆方向に渋滞信号を戻す返送路と、前 記ローカルノードにおいて渋滞に応答して渋滞信号を発生する渋滞信号発生手 段とを含んでおり、 前記ネットワークは、複数の仮想チャンネルを有しており、 各仮想チャンネルにおいては、前記複数のローカルソースのうちの１つが、 １つまたはそれ以上のローカルノードからの順方向路をリンクすることにより 前記ローカルネットワークを通して前記複数のローカル行き先のうちの１つに リンクされており、前記発信レートユニットは、前記仮想チャンネルを通して 渋滞信号に応答して異なる送信レートで順方向情報信号を送信し、前記複数の ローカル行き先のうちの前記１つは、前記１つまたそれ以上のノードからの返 送路をリンクすることにより前記ネットワークを通して前記複数のローカルソ ースのうちの前記１つにリンクされており、前記ローカルノードのうちの１つ における前記渋滞信号発生手段は、前記ローカルノードのうちの前記１つにお ける渋滞に応答して前記仮想チャンネルに対する前記渋滞信号を発生し、 さらに、 前記ローカルネットワークのうちの１つに接続された１つまたはそれ以上の 広領域ソースと、 前記ローカルネットワークのうちの別の１つに接続された１つまたはそれ以 上の広領域行き先と、 広領域ネットワークを形成するように２つまたはそれ以上のローカルネット ワークを相互接続する複数のローカルネットワークリンクとを備えており、 前記広領域ネットワークは、複数の仮想チャンネルを有し、各仮想チャンネ ルにおいては、前記複数の広領域ソースのうちの１つは、前記ローカルネット ワークおよび前記ローカルネットワークリンクを介して複数の前記ローカルネ ットワークを通して前記複数の広領域行き先のうちの１つにリンクされている ことを特徴とする広領域通信システム。 23．反動的渋滞制御を有する１つまたはそれ以上の仮想チャンネルの通信システ ムにおいて、 渋滞信号に応答して異なる送信レートで順方向情報信号を送信し、渋滞のな い１つまたはそれ以上のチャンネルの各々に対しては最大チャンネルピークセ ルレートで送信し且つ渋滞に遭遇している各チャンネルに対してはその最大チ ャンネルピークセルレートより下のレートで送信する変更しうる発信レートユ ニットを各々含む複数のソースと、 複数の行き先と、 前記ソースを前記行き先に接続する非同期転送モード（ＡＴＭ）ネットワー クを形成する１つまたはそれ以上のノードとを備えており、 前記ノードの各々は、前記ネットワークを通して行き先の方へ順方向におい て情報を転送するための順方向路と、前記ネットワークを通してソースの方へ 逆方向に渋滞信号を戻す返送路と、前記ノードにおいて渋滞に応答して渋滞信 号を発生する渋滞信号発生手段とを含んでおり、 前記ネットワークにおける１つまたはそれ以上の仮想チャンネルの各々にお いては、前記複数のソースのうちの１つが、１つまたはそれ以上のノードから の順方向路をリンクすることにより前記ネットワークを通して前記複数の行き 先のうちの１つにリンクされており、前記発信レートユニットは、前記仮想チ ャンネルを通して渋滞信号に応答して異なる送信レートで順方向情報信号を送 信し、前記複数の行き先のうちの前記１つは、前記１つまたそれ以上のノード からの返送路をリンクすることにより前記ネットワークを通して前記複数のソ ースのうちの前記１つにリンクされており、前記ノードのうちの１つにおける 前記渋滞信号発生手段は、前記ノードのうちの前記１つにおける渋滞に応答し て前記仮想チャンネルに対する前記渋滞信号を発生することを特徴とする通信 システム。 24．反動的制御を有する１つまたはそれ以上の仮想チャンネルの通信システムに 使用する多重発信レートソースにおいて、前記通信システムは、前記多重発信 レートソースの１つまたそれ以上と、複数の行き先と、前記ソースを前記行き 先に接続する非同期転送モード（ＡＴＭ）ネットークを形成する１つまたはそ れ以上のノードとを含んでおり、各ノードは、前記ネットワークを通して行き 先の方へ順方向において情報を転送するための順方向路と、前記ネットワーク を通してソースの方へ逆方向にコントロール信号を戻す返送路と、前記ノード において渋滞に応答してコントロール信号を発生するコントロール信号発生手 段とを含んでおり、前記ネットワークにおける１つまたはそれ以上の仮想チャ ンネルの各々においては、前記複数のソースのうちの１つが、１つまたはそれ 以上のノードからの順方向路をリンクすることにより前記ネットワークを通し て前記複数の行き先のうちの１つにリンクされており、前記複数の行き先のう ちの前記１つは、前記１つまたそれ以上のノードからの返送路をリンクするこ とにより前記ネットワークを通して前記複数のソースのうちの前記１つにリン クされており、前記ノードのうちの１つにおける前記コントロール信号発生手 段は、前記ノードのうちの前記１つにおける渋滞に応答して前記仮想チャンネ ルに対する前記コントロール信号を発生し、前記多重発信レートソースは、コ ントロール信号に応答して異なる送信レートで順方向情報信号を送信する手段 を有する変更しうる発信レートユニットを備えており、該発信レートユニット は、コントロール信号のない１つまたはそれ以上のチャンネルの各々に対して は最大チャンネルピークセルレートで送信し且つコントロール信号を与えてい る各チャンネルに対してはその最大チャンネルピークセルレートより下のレー トで送信する出力を有していることを特徴とする多重発信レートソース。 25．１つまたはそれ以上のチャンネルを通して複数の行き先に接続された１つま たはそれ以上の多重発信レートソースおよび前記チャンネルを介しての送信レ ートを反動的に制御するための前記チャンネルのためのコントロール信号を発 生するコントロール信号発生手段を有する通信システムにおいて使用する多重 発信レートソースにおいて、コントロール信号に応答して異なる送信レートで 情報信号を送信する手段を有する変更しうる発信レートユニットを備え、該発 信レートユニットは、１つまたはそれ以上のチャンネルに対して最大チャンネ ルピークセルレートで、または各チャンネルに対するコントロール信号の関数 として最大チャンネルピークセルレートより下のレートで送信する出力を有し ていることを特徴とする多重発信レートソース。 26．非同期転送モード（ＡＴＭ）ネットワークにおいて使用する通信ユニットに おいて、ホストユニットが、該ネットワークにおける１つまたはそれ以上の仮 想チャンネルを介しての通信のためにパケットを処理し、各パケットは、セル クロックレートでネットワークを介しての送信のために複数の関連したセルに セグメント化され、各パケットは、データおよびコントロール情報を有し、メ モリ手段は、前記１つまたはそれ以上の仮想チャンネルの各々に対してパケッ トに関連したセルおよびパケットに対するコントロール情報およびデータを記 憶し、前記通信ユニットは、この通信ユニットを前記メモリ手段に対してイン ターフェイスするメモリインターフェイスと、この通信ユニットを前記ＡＴＭ ネットワークに対してインターフェイスするセルインターフェイスと、前記１ つまたはそれ以上の仮想チャンネルの各々に対してセルの処理を制御するコア プロセッサ手段とを備えており、該コアプロセッサ手段は、コントロール情報 の処理の制御をするコントロールロジック手段と、データの処理の制御をする データロジック手段とを含んでおり、前記コントロールロジック手段およびデ ータロジック手段は、前記１つまたはそれ以上の仮想チャンネルの各々に対し てセルクロックレートまで前記ＡＴＭネットワークにおけるセルの維持された 送信を行うためにデータおよびコントロール情報を同時に処理するように作動 することを特徴とする通信ユニット。 27．前記通信処理ユニットは、送信されるべきパケットが複数のセルにセグメン ト化されるセグメント化ユニットである請求項２６記載の通信ユニット。 28．前記通信処理ユニットは、送信されたセルがパケットへと再構成される再構 成ユニットである請求項２５記載の通信ユニット。 29．前記ロジックコントロール手段は、各パケットに対して、そのパケットが前 記ＡＴＭネットワークにおける送信において作動していた時間の長さを指示す るパケットエージ値を記憶する手段と、エージ限界を越えたパケットエージ値 を有するパケットを捨てる手段とを含む請求項２８記載の通信ユニット。 30．前記通信処理ユニットは、前記ホストユニットへ接続するためのホストイン ターフェイスを含み、前記１つまたはそれ以上の仮想チャンネルの各々に対し て前記メモリインターフェイス、前記セルインターフェイスおよび前記ホスト インターフェイスに情報を与える請求項２６記載の通信ユニット。 31．共通メモリは、コントロールメモリおよびデータメモリを含み、前記メモリ インターフェイスは、前記通信処理ユニットを前記コントロールメモリおよび 前記データメモリへとそれぞれインターフェイスするコントロールインターフ ェイスおよびデータインターフェイスを含む請求項２６記載の通信ユニット。 32．前記通信処理ユニットは、複数のチャンネルに対するパケットのためにセル を同時に処理し、前記コントロールインターフェイス、前記データインターフ ェイスおよび前記セルインターフェイスに同時にセル情報を与えるパイプライ ン処理ユニットである請求項３１記載の通信ユニット。 33．前記ロジック手段は、前記コントロールメモリにおける記述子の２次元待ち 行列を記憶する手段を含み、該手段は、送信されるべきセルを有する異なるチ ャンネルのセルに対して記述子を待ち行列入力するために第１の次元のレート 待ち行列を記憶する手段と、第２の次元のチャンネル待ち行列を記憶する手段 とを含んでおり、各チャンネルに対する１つのチャンネル待ち行列は、レート 待ち行列における記述子を有し、各チャンネル待ち行列は、同じチャンネルの セルに対する記述子を待ち行列入力する請求項２６記載の通信ユニット。 34．前記ロジックコントロール手段は、各送信レートに対して異なるレート待ち 行列を記憶する手段を含む請求項３３記載の通信ユニット。 35．前記ロジックコントロール手段は、各レート待ち行列に対して複数の異なる チャンネル待ち行列を記憶する手段を含む請求項３４記載の通信ユニット。 36．前記ロジックコントロール手段は、記述子のリンクされたリストとして各レ ート待ち行列を記憶する手段を含み、レート待ち行列における各記述子は、特 定のレート待ち行列に対するレートで送信されるセルを有するチャンネルの異 なるものからの記述子を識別する請求項３４記載の通信ユニット。 37．前記ロジックコントロール手段は、記述子のリンクされたリストとして各チ ャンネル待ち行列を記憶する手段を含み、各記述子は、前記チャンネルの関連 した１つに対して、送信されるべきパケットを識別し、そのチャンネル待ち行 列に対する記述子のリンクされたリストは、送信されるべきチャンネルの関連 したものに対してパケットを全て識別する請求項３５記載の通信ユニット。 38．前記ロジックコントロール手段は、平均レート計測に基づいてＡＴＭネット ワークへのセルの発信レートを制御する手段を含む請求項２６記載の通信ユニ ット。 39．反動的渋滞制御を有する通信システムにおいて、 渋滞信号に応答して且つ平均レート計測に応答して異なる送信レートで順方 向情報信号を送信し、渋滞信号に応答して前記送信レートを減ずる変更しうる 発信レートユニットを各々含む複数のソースと、 複数の行き先と、 前記ソースを前記行き先に接続する非同期転送モード（ＡＴＭ）ネットワー クを形成する１つまたはそれ以上のノードとを備えており、 前記ノードの各々は、前記ネットワークを通して行き先の方へ順方向におい て情報を転送するための順方向路と、前記ネットワークを通してソースの方へ 逆方向に渋滞信号を戻す返送路と、前記ノードにおいて渋滞に応答して渋滞信 号を発生する渋滞信号発生手段とを含んでおり、 前記ネットワークは、複数の仮想チャンネルを有しており、 各仮想チャンネルにおいては、前記複数のソースのうちの１つが、１つまた はそれ以上のノードからの順方向路をリンクすることにより前記ネットワーク を通して前記複数の行き先のうちの１つにリンクされており、前記発信レート ユニットは、前記仮想チャンネルを通して渋滞信号に応答して異なる送信レー トで順方向情報信号を送信し、前記複数の行き先のうちの前記１つは、前記１ つまたそれ以上のノードからの返送路をリンクすることにより前記ネットワー クを通して前記複数のソースのうちの前記１つにリンクされており、前記渋滞 信号発生手段は、渋滞に応答して前記仮想チャンネルに対する前記渋滞信号を 発生することを特徴とする通信システム。 40．前記発信レートユニットは、平均レートを確立する手段と、渋滞信号のない ことに応答して送信レートを回復させる手段と、前記平均送信レートが平均レ ートを越えないようにする手段とを含む請求項３９記載の通信システム。 41．渋滞したノードらソースへと戻る渋滞信号に対する送信間隔は、短く、前記 発信レートユニットがその送信レートを反動的に変更して渋滞を減少させるこ とができるようになっている請求項３９記載の通信システム。 42．渋滞したノードからソースへと戻る渋滞信号に対する送信間隔は、仮想チャ ンネルを介して送信される情報信号の間の間隔より短く、前記発信レートユニ ットは、渋滞を減少させるようにその送信レートを変更させるように反動的に 応答する請求項３９記載の通信システム。 43．渋滞したノードからソースへと戻される渋滞信号に対する送信間隔は、仮想 チャンネルを介して送信される情報信号の間の間隔より短く、前記発信レート ユニットは、渋滞を減少させるようにその送信レートを変更するように反動的 に応答する請求項３９記載の通信システム。 44．各ノードで渋滞信号を発生するに要する処理時間は、渋滞信号に対する前記 送信間隔よりはるかに短い請求項３９記載の通信システム。 45．前記発信レートユニットは、渋滞信号に応答して前記送信レートを指数関数 的に減少させる手段を有する請求項３９記載の通信システム。 46．前記発信レートユニットは、平均レートを確立する手段と、渋滞信号によっ て前記送信レートを減少させる手段と、渋滞信号のないことに応答して前記送 信レートを指数関数的に増大させる手段と、前記平均送信レートが前記平均レ ートを越えないようにする手段を含む請求項４５記載の通信システム。 47．前記送信レートを減少させる割合より低い割合で前記送信レートを増大させ る手段を含む請求項４６記載の通信システム。 48．前記順方向情報は、セルにセグメント化され、各セルは、仮想チャンネル識 別子を含み、各ノードは、スイッチング素子を含み、各スイッチング素子は、 スイッチファブリックと、該スイッチファブリックによって相互接続された複 数のポートコントローラとを含み、該ポートコントローラの各々は、入力コン トローラと、出力コントローラと、そのノードにおける渋滞を検出する渋滞検 出手段と、順方向路から返送路へと仮想チャンネル識別子を有するセルをコピ ーし、前記返送路に渋滞信号を発生する反転手段とを含む請求項３９記載の通 信システム。 49．前記反転手段は、戻りセルが送りセルから区別されるようにコピーしたセル を返送路指示子でマークするための反転マーカ手段を含む請求項４８記載の通 信システム。 50．前記ポートコントロールの各々は、順方向路のため１つの仮想チャンネルか ら、または、返送路のため別の仮想チャンネルから、セルを選択するためのセ レクタ手段を含む請求項４８記載の通信システム。 51．前記セレクタ手段は、渋滞信号がそのネットワークにおける優先権を与えら れるように返送路からセルへの優先権を許可する請求項５０記載の通信システ ム。 52．前記順方向路は、順方向におけるセルを記憶する待ち行列を含み、これら待 ち行列の各々は、渋滞信号を形成するため待ち行列の満杯度の関数として待ち 行列レベル信号を与える手段を含む請求項４８記載の通信システム。 53．前記順方向情報は、セルにセグメント化され、各セルは、仮想チャンネル識 別子を含み、各ノードは、スイッチング素子を含み、各スイッチング素子は、 スイッチファブリックと、該スイッチファブリックによって相互接続され各々 通信リンクに接続された複数のポートコントローラとを含み、該ポートコント ローラの各々は、前記リンクに対してそのリンクにおける入来セルの仮想チャ ンネル識別子を受けて入来セルの入力仮想チャンネル識別子を前記スイッチフ ァブリックに接続された別のポートコントローラに対する別のリンクのための 送出セルの出力仮想チャンネル識別子へと応答的に変換するためのトランスレ ータを含む入力コントローラと、前記リンクのための出力コントローラと、そ のノードにおける渋滞を検出するための渋滞検出手段と、順方向路から返送路 への仮想チャンネル識別子を有するセルをコピーして前記返送路における渋滞 信号を発生する反転手段とを含んでおり、該反転手段は、反転変換されるべき 前記出力仮想チャンネル識別子を前記入力仮想チャンネル識別子に接続して、 そのリンクを介しての順方向路および返送路におけるセルに対する仮想チャン ネル識別子が同じとなるようにする請求項５２記載の通信システム。 54．前記ポートコントローラは、リンクの順方向路および返送路に対するセルを 待ち行列入力するための並列に接続された１つまたはそれ以上の待ち行列を含 み、該待ち行列は、それらの満杯度を示す待ち行列レベル信号を与え、これら 待ち行列からセルを選択するセレクタ手段を含む請求項４８記載の通信システ ム。 55．前記セレクタ手段は、渋滞信号がそのネットワークにおける優先権を与えら れるように返送路からセルへの優先権を許可する請求項５４記載の通信システ ム。 56．前記反転手段は、戻りセルが送りセルから区別されるようにコピーしたセル を返送路指示子でマークするための反転マーカ手段を含む請求項５３記載の通 信システム。 57．前記ポートコントローラの各々は、順方向路のため１つの仮想チャンネルか ら、または、返送路のため別の仮想チャンネルから、セルを選択するためのセ レクタ手段を含む請求項５３記載の通信システム。 58．前記セレクタ手段は、渋滞信号がそのネットワークにおける優先権を与えら れるように返送路からセルへの優先権を許可する請求項５３記載の通信システ ム。 59．前記順方向路は、順方向におけるセルを記憶する待ち行列を含み、前記待ち 行列の各々は、渋滞信号を形成するため待ち行列の満杯度の関数として待ち行 列レベル信号を与える手段を含む請求項５３記載の通信システム。 60．ローカル反動的渋滞制御を有する広領域通信システムにおいて、 複数のローカル通信システムを備えており、各ローカル通信システムは、 異なる送信レートで順方向情報信号を送信し、渋滞信号の存在に応答して送 信レートを減少させ、渋滞信号のないことに応答して且つ平均レート計測に応 答して送信レートを増大させる変更しうる発信レートユニットを各々含む複数 のローカルソースと、 複数のローカル行き先と、 前記ソースを前記行き先に接続する非同期転送モード（ＡＴＭ）ローカルネ ットワークを形成する１つまたはそれ以上のローカルノードとを備えており、 前記ローカルノードの各々は、前記ネットワークを通して行き先の方へ順方 向において情報を異なる選択し得る送信レートで転送するための順方向路と、 前記ネットワークを通してソースの方へ逆方向に渋滞信号を戻す返送路と、前 記ローカルノードにおいて渋滞に応答して渋滞信号を発生する渋滞信号発生手 段とを含んでおり、 前記ネットワークは、複数の仮想チャンネルを有しており、 各仮想チャンネルにおいては、前記複数のローカルソースのうちの１つが、 １つまたはそれ以上のローカルノードからの順方向路をリンクすることにより 前記ローカルネットワークを通して前記複数のローカル行き先のうちの１つに リンクされており、前記発信レートユニットは、前記仮想チャンネルを通して 渋滞信号に応答して異なる送信レートで送り情報信号を送信し、前記複数のロ ーカル行き先のうちの前記１つは、前記１つまたそれ以上のノードからの返送 路をリンクすることにより前記ネットワークを通して前記複数のローカルソー スのうちの前記１つにリンクされており、前記渋滞信号発生手段は、渋滞に応 答して前記仮想チャンネルに対する前記渋滞信号を発生し、 さらに、 前記ローカルネットワークのうちの１つに接続された１つまたはそれ以上の 広領域ソースと、 前記ローカルネットワークのうちの別の１つに接続された１つまたはそれ以 上の広領域行き先と、 広領域ネットワークを形成するように２つまたはそれ以上のローカルネット ワークを相互接続する複数のローカルネットワークリンクとを備えており、 前記広領域ネットワークは、複数の仮想チャンネルを有し、各仮想チャンネ ルにおいては、前記複数の広領域ソースのうちの１つは、前記ローカルネット ワークおよび前記ローカルネットワークリンクを介して複数の前記ローカルネ ットワークを通して前記複数の広領域行き先のうちの１つにリンクされている ことを特徴とする広領域通信システム。 61．反動的渋滞制御を有する１つまたはそれ以上の仮想チャンネルの通信システ ムにおいて、 渋滞信号に応答して異なる送信レートで順方向情報信号を送信し、渋滞のな い１つまたはそれ以上のチャンネルの各々に対しては最大チャンネルピークセ ルレートで送信し且つ渋滞に遭遇している各チャンネルに対してはその最大チ ャンネルピークセルレートより下のレートで送信し且つ平均レート計測の制御 の下で送信する変更し得る発信レートユニットを各々含む複数のソースと、 複数の行き先と、 前記ソースを前記行き先に接続する非同期転送モード（ＡＴＭ）ネットワー クを形成する１つまたはそれ以上のノードとを備えており、 前記ノードの各々は、前記ネットワークを通して行き先の方へ順方向におい て情報を転送するための順方向路と、前記ネットワークを通してソースの方へ 逆方向に渋滞信号を戻す返送路と、前記ノードにおいて渋滞に応答して渋滞信 号を発生する渋滞信号発生手段とを含んでおり、 前記ネットワークにおける１つまたはそれ以上の仮想チャンネルの各々にお いては、前記複数のソースのうちの１つが、１つまたはそれ以上のノードから の順方向路をリンクすることにより前記ネットワークを通して前記複数の行き 先のうちの１つにリンクされており、前記発信レートユニットは、前記仮想チ ャンネルを通して渋滞信号に応答して異なる送信レートで送り情報信号を送信 し、前記複数の行き先のうちの前記１つは、前記１つまたそれ以上のノードか らの返送路をリンクすることにより前記ネットワークを通して前記複数のソー スのうちの前記１つにリンクされており、前記渋滞信号発生手段は、渋滞に応 答して前記仮想チャンネルに対する前記渋滞信号を発生することを特徴とする 通信システム。 62．反動的制御および平均レート計測を各々有する１つまたはそれ以上の仮想チ ャンネルを有する通信システムにおいて、１つまたはそれ以上の多重発信レー トソースと、複数の行き先と、前記ソースを前記行き先に接続する非同期転送 モード（ＡＴＭ）ネットークを形成する１つまたはそれ以上のノードとを含ん でおり、各ノードは、前記ネットワークを通して行き先の方へ順方向において 情報を転送するための順方向路と、前記ネットワークを通してソースの方へ逆 方向にコントロール信号を戻す返送路と、前記ノードにおいて渋滞に応答して コントロール信号を発生するコントロール信号発生手段とを含んでおり、前記 ネットワークにおける１つ又はそれ以上の仮想チャンネルの各々においては、 前記複数のソースのうちの１つが、１つまたはそれ以上のノードからの順方向 路をリンクすることにより前記ネットワークを通して前記複数の行き先のうち の１つにリンクされており、前記複数の行き先のうちの前記１つは、前記１つ またそれ以上のノードからの返送路をリンクすることにより前記ネットワーク を通して前記複数のソースのうちの前記１つにリンクされており、前記ノード のうちの１つにおける前記コントロール信号発生手段は、渋滞に応答して前記 仮想チャンネルに対する前記コントロール信号を発生し、前記多重発信レート ソースは、コントロール信号および平均レート計測に応答して異なる送信レー トで順方向情報信号を送信する手段を有する変更し得る発信レートユニットを 備えており、該発信レートユニットは、コントロール信号のない１つまたはそ れ以上の仮想チャンネルの各々に対しては最大チャンネルピークセルレートで 送信し且つコントロール信号を与えている各チャンネルに対してはその最大チ ャンネルピークセルレートより下のレートで送信する出力を有していることを 特徴とする通信システム。 63．１つまたはそれ以上のチャンネルを通して複数の行き先に接続された１つま たはそれ以上の多重発信レートソースおよび前記チャンネルを介しての送信レ ートを反動的に制御するための前記チャンネルのためのコントロール信号を発 生し且つ前記チャンネルを介しての送信レートを平均レート計測で制御するコ ントロール信号発生手段を有する通信システムにおいて使用する多重発信レー トソースにおいて、コントロール信号に応答して異なる送信レートで情報信号 を送信する手段を有する変更しうる発信レートユニットを備えており、該発信 レートユニットは、１つまたはそれ以上のチャンネルに対して最大チャンネル ピークセルレートで、または各チャンネルに対するコントロール信号の関数と して最大チャンネルピークセルレートより下のレートで送信する出力を有して いることを特徴とする多重発信レートソース。 64．非同期転送モード（ＡＴＭ）ネットワークにおいて使用する通信ユニットに おいて、ホストユニットが、該ネットワークにおける１つまたはそれ以上の仮 想チャンネルを介しての通信のためにパケットを処理し、各パケットは、セル クロックレートでネットワークを介しての送信のために複数の関連したセルに セグメント化され、各パケットは、データおよびコントロール情報を有し、メ モリ手段は、前記１つまたはそれ以上の仮想チャンネルの各々に対してパケッ トに関連したセルおよびパケットに対するコントロール情報およびデータを記 憶し、前記通信ユニットは、この通信ユニットを前記メモリ手段に対してイン ターフェイスするメモリインターフェイスと、この通信ユニットを前記ＡＴＭ ネットワークに対してインターフェイスするセルインターフェイスと、前記１ つまたはそれ以上の仮想チャンネルの各々に対してセルの処理を制御するコア プロセッサ手段とを備えており、該コアプロセッサ手段は、コントロール情報 の処理の制御をするコントロールロジック手段と、データの処理の制御をする データロジック手段とを含んでおり、前記コントロールロジック手段およびデ ータロジック手段は、前記１つまたはそれ以上の仮想チャンネルの各々に対し てセルクロックレートまで前記ＡＴＭネットワークにおけるセルの維持された 送信を行うためにデータおよびコントロール情報を同時に処理するように作動 することを特徴とする通信ユニット。 65．非同期転送モード（ＡＴＭ）ネットワークにおいて使用する通信ユニットに おいて、ホストユニットが、該ネットワークにおける１つまたはそれ以上の仮 想チャンネルを介しての通信のためにパケットを処理し、各パケットは、セル クロックレートでネットワークを介しての送信のために複数の関連したセルに セグメント化され、各パケットは、データおよびコントロール情報を有し、メ モリ手段は、前記１つまたはそれ以上の仮想チャンネルの各々に対してパケッ トに関連したセルおよびパケットに対するコントロール情報およびデータを記 憶し、一定ビットレート情報が前記仮想チャンネルのうちの１つまたはそれ以 上を介しての送信のために与えられており、前記通信ユニットは、この通信ユ ニットを前記メモリ手段に対してインターフェイスするメモリインターフェイ スと、この通信ユニットを前記ＡＴＭネットワークに対してインターフェイス するセルインターフェイスと、前記１つまたはそれ以上の仮想チャンネルの各 々に対してセルの処理を制御するコアプロセッサ手段とを備えており、該コア プロセッサ手段は、コントロール情報の処理の制御をするコントロールロジッ ク手段と、データの処理の制御をするデータロジック手段とを含んでおり、前 記コントロールロジック手段およびデータロジック手段は、前記１つまたはそ れ以上の仮想チャンネルの各々に対してセルクロックレートまで前記ＡＴＭネ ットワークにおけるセルの維持された送信を行うためにデータおよびコントロ ール情報を同時に処理するように作動し、前記コアプロセッサ手段は、前記セ ルクロックレートまで前記ＡＴＭネットワークにおける送信のため一定ビット レート情報を選択する一定ビットレート手段を含むことを特徴とする通信ユニ ット。 66．反動的渋滞制御を有する通信システムにおいて、 渋滞信号に応答して異なる送信レートで順方向情報信号を送信し、前記送信 レートが平均レートを越えないようにする平均レート計測手段を含み、渋滞信 号に応答して前記送信レートを減ずる変更し得る発信レートユニットを各々含 む複数のソースと、 複数の行き先と、 前記ソースを前記行き先に接続する非同期転送モード（ＡＴＭ）ネットワー クを形成する１つまたはそれ以上のノードとを備えており、 前記ノードの各々は、前記ネットワークを通して行き先の方へ順方向におい て情報を転送するための順方向路と、前記ネットワークを通してソースの方へ 逆方向に渋滞信号を戻す返送路と、前記ノードにおいて渋滞に応答して渋滞信 号を発生する渋滞信号発生手段とを含んでおり、 前記ネットワークは、複数の仮想チャンネルを有しており、 各仮想チャンネルにおいては、前記複数のソースのうちの１つが、１つまた はそれ以上のノードからの順方向路をリンクすることにより前記ネットワーク を通して前記複数の行き先のうちの１つにリンクされており、前記発信レート ユニットは、前記仮想チャンネルを通して渋滞信号に応答して異なる送信レー トで順方向情報信号を送信し、前記複数の行き先のうちの前記１つは、前記１ つまたそれ以上のノードからの返送路をリンクすることにより前記ネットワー クを通して前記複数のソースのうちの前記１つにリンクされており、前記ノー ドのうちの１つにおける前記渋滞信号発生手段は、前記ノードのうちの前記１ つにおける渋滞に応答して前記仮想チャンネルに対する前記渋滞信号を発生す ることを特徴とする通信システム。