JP3495042B2 - 非同期転送モード（ａｔｍ）ネットワークのための方法及び装置 - Google Patents

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【発明の詳細な説明】 先行技術 本特許文書の開示の一部分は版権保護を受ける資料を
含んでいる。版権の所有者は、何人かが特許文書又は特
許開示を特許商標庁の特許ファイル又は記録に現れるよ
うにファクシミリ再現することに異議を唱えるものでな
いが、全ての版権権利は完全に保留されるものとする。

本発明は、通信システムに係り、より詳細には、非同
期転送モード（ATM）通信ネットワークに係る。

通信ネットワークは、多数のネットワークユーザを相
互接続するように働く。各ユーザはネットワークのポー
トに接続される。一般に、ネットワークは多数の相互接
続されたノードによって形成され、情報（発信源のユー
ザからの）は入力ポートに入力され、その入力ポートに
よりネットワークを介してノードからノードへ送られ、
そして出力ポートから出力される（着信点のユーザ
へ）。

情報は通信ネットワークを経て種々の形態で通信する
ことができる。例えば、時間感知音声、映像及び回路エ
ミュレーション情報は、通常、一定ビットレート（CB
R）形態で送信されるが、コンピュータ及び他の非時間
感知情報は、通常は、可変ビットレート（VBR）形態で
パケット化され通信される。

通信ネットワークにおいて、各ノードは、入力ポート
に入ってくる情報を出力ポートから出ていく情報に切り
換える。時間感知情報の場合は、ATMネットワークを通
る通信がCBR（一定ビットレート）形態であり、そして
パケット情報の場合は、ATMネットワークを通る通信がV
BR（可変ビットレート）形態である。

高速パケットスイッチは、通常、通信ネットワーク内
の各スイッチポートにおいて１秒当たり数百又は数千の
パケットを転送することができる。各スイッチポート
は、一般に、広帯域のサービス総合デジタル網（ISDN）
の場合に、50Mビット/sないし600Mビット/sのレートで
情報を転送するように設計されている。スイッチのサイ
ズは、数ポートから数千ポートまである。

「高速パケットスイッチ」という用語は、可変長さの
情報パケット及び固定長さの情報パケットの両方を取り
扱うことのできるスイッチを含む。スイッチ設計を簡単
にすることから、固定長さの情報パケットが望ましい。
短い固定長さのパケット（「セル」と称する）を用いた
高速パケットスイッチを非同期転送モード（ATM）スイ
ッチと称する。ATMスイッチは一緒に接続されてATMネッ
トワークを形成する。

ATMネットワーク及びスイッチの場合に、「パケッ
ト」という用語は、可変長さ情報を指す。典型的に、１
パケットは、８ビットバイトが数百又は数千個分の長さ
である。ATMネットワーク及びスイッチの場合に、「セ
ル」という用語は、短い（最大長さのパケットに対し
て）固定長さの情報を指す。典型的に、１セルは、８ビ
ットバイトが53個分の長さである。

高速パケットスイッチは、一定ビットレート（CBR）
形態の時間感知音声、映像及び回路エミュレーション情
報と、可変ビットレート（VBR）形態のコンピュータ及
び他の非時間感知情報とを含む単一の総合通信ネットワ
ークにおいて種々の形式の通信サービスを取り扱うこと
ができる。音声及び映像サービスは、通信ネットワーク
を通る限定された量の遅延及び遅延変化しか許容できな
いが、ATMスイッチは、遅延及び遅延変化を最小とする
ので、このようなサービスに適している。ATMネットワ
ークは、CBR時間感知情報及びVBR非時間感知情報の両方
を、多数の異なるユーザを有するATMネットワークを介
して、それらの発信源から着信点へと同時に送信するの
に適している。

広帯域ISDNネットワークのATM規格は、ヘッダが５バ
イトでデータが48バイトの53バイト長さのセルを規定し
ている。広帯域ISDNは、155Mビット/s及び622Mビット/s
の２つの送信ビットレート標準を規定しており、セルク
ロック周期は、各々、2.7マイクロ秒及び0.68マイクロ
秒であり、そしてセルクロックレートは、各々、0.36M
セル／秒及び1.47Mセル／秒となっている。

典型的なATMスイッチにおいては、セル処理機能は、
ネットワークのノード内で実行される。各ノードは、入
力コントローラ（IC）、スイッチファブリック（SF）、
出力コントローラ（OC）及びノードコントロール（Ｃ）
を備えたATMスイッチである。ノードコントロールは、
接続の確立及び解除、帯域巾の指定、渋滞の制御、保守
及びネットワーク管理を含む機能に使用される。

各スイッチにおいて、入力コントローラは通常は同期
がとられ、入力コントローラからの全てのセルがスイッ
チファブリックに同時に到達すると共に、セルをそれら
の優先順位に基づいて受け入れたり拒絶したりできるよ
うにされる。スイッチファブリックを通るトラヒィック
はスロット化され、スイッチファブリックの遅延は、タ
イムスロット巾、ピイプライン遅延及び待ち行列遅延の
和に等しくなる。

ノードコントロールは、スイッチファブリックをバイ
パスする直接通信経路によるか、或いはスイッチファブ
リックを経て送られるコントロールセルにより、入力コ
ントローラ及び出力コントローラと通信する。

スイッチへの外部接続は、一般に、両方向性である。
この両方向接続は、入力コントローラ（IC）及び出力コ
ントローラ（OC）をグループ編成にしてポートコントロ
ーラ（PC）を形成することにより作られる。

仮想チャンネルにおけるセルの入力シーケンスがスイ
ッチファブリックにわたって保持されて、各仮想チャン
ネルにおけるセルの出力シーケンスが入力シーケンスと
同じになるようにされる。セルは、セルがどの接続に属
するかを識別する仮想チャンネル識別子VCIをセルヘッ
ダに含んでいる。各セルのヘッダに入ってくる各VCI識
別子は、入力コントローラにおいて、出ていくVCI識別
子を指定するように変換される。この変換は、通常、入
力コントローラにおいて、その入ってくるVCI識別子を
用いてテーブルルックアップにより行われ、接続テーブ
ルがアドレスされる。この接続テーブルは、その接続が
引き回されるスイッチファブリックの出力ポートを指定
するためのルートフィールドも含んでいる。この接続テ
ーブルには、優先順位、サービスの種類及び接続のトラ
ヒック形式のような他の情報が接続ごとに含まれてもよ
い。

ATMスイッチにおいては、セルの到着のスケジュール
が形成されない。典型的な動作では、同じ出力ポートを
各々要求している多数のセルが異なる入力ポートに同時
に到着することがある。要求が出力ポートの出力容量を
越えるような動作を、出力競合（競争）と称する。出力
ポートは、一度に一定の数（例えば、１つ）のセルしか
送信できないので、その一定数のセルしか送信が許され
ず、そのポートにルート指定された他のセルは捨てられ
るか又は待ち行列にバッファされねばならない。

スイッチモジュールを経てセルをルート指定するため
に、例えば、自己ルート指定及びラベルルート指定とい
った種々の方法が使用されている。

自己ルート指定ネットワークは、入力コントローラが
各セルにルートタグを前付けするようにして動作する。
典型的に、入力コントローラは、ルートテーブルからの
テーブルルックアップを用いてそのルートタグを得る。
ルートタグは、セルを供給すべき出力ポートを指定す
る。各スイッチエレメントは、ルートタグを検査するこ
とにより速やかにルートを判断することができる。自己
ルート指定ネットワークは、各セルが入るスイッチポー
トに係わりなく各セルが要求された行き先に到着するよ
う確保する。

ラベルルート指定ネットワークは、各セルのラベルが
各スイッチエレメントの変換テーブルを参照するように
して動作する。ラベルは各スイッチエレメントにおいて
変換され、従って、スイッチエレメントの任意のネット
ワークが使用される。

スイッチは、時分割及び空間分割の２つの主たる設計
である。時分割スイッチファブリックにおいては、全て
の入力及び出力ポートによって共通に分担された単一の
通信チャンネルに全てのセルが流れるようにされる。空
間分割スイッチの場合には、入力ポートと出力ポートと
の間に複数の経路が設けられる。これらの経路は同時に
動作し、スイッチファブリックを横切って多数のセルを
同時に送信することができる。従って、スイッチファブ
リックの全容量は、各経路の帯域巾と、セルを同時に送
信できる平均経路数との積となる。

トラヒック負荷がネットワーク内の使用可能なシステ
ムリソースを越えると、渋滞が生じ、性能が低下する。
セルの数がネットワークの搬送容量内であるときには、
全てのセルを供給することができ、供給されるセルの数
が、渋滞なく送られるセルの数に等しくなる。しかしな
がら、セルのトラヒックがそれをノードで処理できない
レベルまで増加した場合には、渋滞が生じる。

渋滞は多数の要因によって生じる。ネットワークのノ
ードが、要求された種々のタスク（バッファに待ち行列
処理したり、テーブルを更新したり等々）を実行するの
にあまりに低速であると、たとえ大きなライン容量があ
っても、待ち行列がいっぱいになる。一方、たとえノー
ドが無限に高速であったとしても、入力トラヒックレー
トが特定の出力グループに対し出力トラヒックレートの
容量を越えたときには、待ち行列がいっぱいになる。

ノードは、セルを待ち行列に入れるための空きバッフ
ァがない場合には、新たに到着するセルを放棄しなけれ
ばならないことになる。パケットデータトラヒックの場
合に、セルが放棄されたときには、その放棄されたセル
が送られたところのパケットが、おそらくは何回も、再
送信され、渋滞をいっそう悪化する。

渋滞の制御と、流れの制御との間には、相違が存在す
る。渋滞の制御は、ネットワークの各部分がその与えら
れたトラヒックを搬送できるように確保することに関連
している。渋滞の制御は、ネットワークの各部分にトラ
ヒックが与えられた時点でネットワークの各部分の特性
及び搬送容量を加味してネットワークという大きさで考
えるものである。

これに対して、流れ制御は、所与の発信源と所与の着
信点との間のポイント−ポイントのトラヒックに関連し
たものである。流れ制御は、着信点がデータを受け取れ
る以上の速度で発信源がデータを連続的に送信しないよ
うに確保する。流れ制御は、一般に、着信点が発信源か
らの送信を受け取ることができるかどうかについて発信
源に知らせるための着信点から発信源への直接的なフィ
ードバックを伴うものである。

パケット渋滞制御アルゴリズム パケットスイッチのための渋滞制御アルゴリズムは、
予めのリソース指定、パケットの放棄、パケットの制
限、流れ制御、及び入力チョーク動作を含む。

予めのリソース指定は、仮想チャンネルに対する渋滞
の問題を回避する。仮想チャンネルが設定されると、ネ
ットワークを経てコール要求が送られ、その後のトラヒ
ックがたどるべきルートを制御するテーブル入力が各ノ
ードになされる。この予めの指定では、各コール要求
は、全てのバッファが予約されてしまうまで各ノードの
１つ以上のデータバッファを予約する。全てのバッファ
が予約された場合には、別のルートが見つけられるか、
又は「ビジー信号」が発信源へ返送される。各ノードの
各仮想チャンネルにバッファが予約された場合には、そ
のノードに入ってくるパケットを記憶する場所が常にあ
る。この予めの指定に伴う問題は、仮想チャンネルにト
ラヒックが存在するかどうかに係わりなく実質的なバッ
ファリソースが特定の仮想チャンネル接続に指定される
ことである。指定された接続によって使用されないリソ
ースであっても他の仮想チャンネルには使用できないの
で、リソースの使用効率は悪い。

パケットの放棄では、パケットがノードに到着しそし
てそれを記憶する場所がない場合に、ノードはそのパケ
ットを放棄する。パケットを意図的に放棄することによ
り渋滞は解消される。パケットのコピーがどこかに保持
されていて、後で再送信される。パケットの意図的な放
棄は、あまり過度に行われると、動作効率を悪化する。
というのは、再送信は、既に渋滞したネットワークにお
いてトラヒックを増大する傾向があるからである。

パケット制限は、渋滞を回避するためにネットワーク
内の任意の位置においてパケットの数を制限するもので
ある。というのは、渋滞が生じるのは、ネットワーク内
の特定の位置に過剰な数のパケットが存在するときだけ
だからである。パケット制限は、１つの方法において
は、許可を発することによって実行される。ノードは、
パケットの送信を要求するときには、先ず、許可を得な
ければならない。着信点がそのパケットを最終的に受け
取ると、再使用のために再び許可が得られるようにな
る。この許可方法は、ネットワーク全体が渋滞しないよ
うに保証するが、所与のノードがパケットが溢れた状態
にならかいよう保証するものではない。又、この許可分
配メカニズムは、長い遅延を受けずに実施することが困
難である。

流れ制御は、分離渋滞を排除する試みとしてあるネッ
トワーク（例えば、ARPANET）に使用されている。例え
ば、流れ制御は、あるホストが別のホストを飽和させな
いようにするために搬送層によって使用されると共に、
あるノードがその隣接ノードを飽和させないようにする
ためにそのノードによって使用されている。しかしなが
ら、流れ制御は、ネットワーク規模の渋滞を解消するに
は有効でない。

入力チョーク動作は、渋滞を制御するために使用され
ている。渋滞が検出されたときに、チョークパケットが
発信源へ返送され、入力パケットを遮断する。渋滞を決
定するために、ノードに新たに到着する各パケットがチ
ェックされ、その出力ラインが渋滞しているかどうか調
べられる。ノードにおいて渋滞が検出されると、そのノ
ードは、着信点が渋滞していることを示すチョークパケ
ットを発信源に返送する。発信源は、チョークパケット
を受け取ると、指定の着信点へ送られるトラヒックをあ
る係数だけ減少する。既に進行している同じ行き先の他
のパケットは、追加のチョークパケットを発生するが、
これらは最初の時間周期中には発信源により無視され
る。その最初の時間周期が経過した後に、発信源は第２
の時間周期中に更に多くのチョークパケットを探す。こ
の第２の時間周期中に、ラインが既に渋滞であることを
指示するチョークパケットが到着すると、発信源は流れ
を更に減少し、そしてこのプロセスを繰り返す。その後
の第２の時間周期中にチョークパケットが到着しない場
合に、発信源は流れを再び増加する。このプロトコルの
フィードバックは渋滞を防止するが、渋滞が検出される
まで流れを絞らない。

パケットスイッチに対し、入力チョークアルゴリズム
の多数の変更が提案されている。１つの変更において
は、ノードが２つの渋滞スレッシュホールドを維持す
る。第１のスレッシュホールドより高いが第２のスレッ
シュホールドよりは低い場合には、チョークパケットが
返送される。第２のスレッシュホールドを越えた場合に
は、入ってくるトラヒックが放棄され、第２のスレッシ
ュホールドは、ホストが渋滞の指示を受け取ることであ
ると仮定される。

入力チョーク動作の別の変更は、ラインの使用状態で
はなくて待ち行列の長さを渋滞のトリガー信号として使
用することである。チョーク動作の別の変更は、ノード
が渋滞情報をルート情報と共に伝播し、渋滞のトリガー
が１つのノードのみからの情報に基づくのではなく、経
路に沿ったどこに渋滞があるかの情報に基づくようにす
るものである。ネットワークに渋滞情報を伝播すること
により、あまりに多くのパケットが進行中になるまえに
早い時期にチョークパケットを送信することができ、こ
れにより、渋滞の発生を防止することができる。

「非同期転送モード（ATM）ネットワークにおける反
動的な渋滞制御の方法及び装置（METHOD AND APPARATUS
FOR REACTIVE CONGESTION CONTROL IN AN ASYNCHRONOU
S TRANSFER MODE（ATM）NETWORK）」と題する特許出願
は、ノードの相互接続によって形成された非同期転送モ
ード（ATM）ネットワークにおける反動的渋滞制御の方
法及び装置を開示している。各ノードは、ネットワーク
を経て発信源から着信点へ情報を転送するための順方向
経路と、明確な渋滞制御信号を返送するための返送路と
を備えている。各発信源（ソース）は、返送路を経て受
け取られる渋滞信号の受無に応答して仮想チャンネルに
対し異なったレートで順方向情報信号を発信する変更可
能な発信レートユニットを備えている。可変発信レート
ユニットは、渋滞信号の受信に応答して発信レートを減
少するための指数関数的なレートを有している。この可
変レートソースは、発信レートが減少された後に渋滞制
御信号が存在しない場合に発信レートを指数関数的に増
加させる。

複数の仮想チャンネルに対しセルを処理することので
きるATMネットワークに使用するための実用的な構成要
素が更に要望されている。

発明の要旨 本発明は、非同期転送モード（ATM）ネットワークに
おいてパケットを同時に処理する方法及び装置に係る。
送信されるべきパケットは、複数のチャンネルに対し同
時に複数のセルにセグメント化され、これらのセルが非
同期転送モード（ATM）チャンネルを経て送信される。
この非同期転送モード（ATM）チャンネルから受け取っ
たセルは、複数のチャンネルに対し同時にパケットに再
構成される。

本発明は、セグメント化及び再構成にパイプライン処
理ユニットを使用し、これら処理ユニットは複数のチャ
ンネルに対しパケットのセルを同時に処理する。パイプ
ライン式のセグメントユニットは、パイプライン式のセ
グメントプロセッサと、制御メモリと、データメモリと
を備えており、セグメントユニットは、２つ以上のチャ
ンネルに対してパケット入力を受け取りそして２つ以上
のチャンネルに対してATMセル出力を同時に発生する。
パイプライン式の再構成ユニットは、パイプライン式の
再構成プロセッサと、制御メモリと、データメモリとを
備え、再構成ユニットは、２つ以上のチャンネルに対し
てATMセル入力を受け取りそして２つ以上のチャンネル
に対してパケット出力を同時に発生する。

パイプライン式のセグメントユニットは、記述子の二
次元待ち行列を記憶する制御メモリを備えている。各記
述子は、セグメント化及び再構成に使用する単一のパケ
ットに対する情報を記憶する。同じピークレートで送信
されるべきセルを有する種々のチャンネルのパケットに
対する記述子を待ち行列に入れるために第１次元レート
待ち行列が設けられる。レート待ち行列に記述子を有す
る各チャンネルごとに１つのチャンネル待ち行列という
ように第２次元チャンネル待ち行列が設けられる。各チ
ャンネル待ち行列は、同じチャンネルのパケットに対す
る記述子を待ち行列に入れる。各チャンネル待ち行列に
は１つのチャンネルが組み合わされる。

各送信レートごとに１つづつ、複数のレート待ち行列
が設けられる。各レート待ち行列は、記述子のリンクさ
れたリストであり、レート待ち行列内の各記述子は、そ
の特定のレート待ち行列のレートで送信されるべきセル
を有するチャンネルの別々の１つからのパケットを識別
する。レート待ち行列に対する記述子のリンクされたリ
ストは、特定のレート待ち行列のレートで送信されるべ
きセルを有する各チャンネルごとに異なるパケットを識
別する。

レート待ち行列に記述子を有する各チャンネルごとに
１つづつ、複数のチャンネル待ち行列が設けられる。各
チャンネル待ち行列は、記述子のリンクされたリストで
あり、各記述子は、チャンネルの関連する１つに対し、
送信されるべきパケットを識別し、チャンネル待ち行列
に対する記述子のリンクされたリストは、チャンネルの
関連する１つに対し、送信されるべき全てのパケットを
識別する。

本発明は、平均レート計測を反動的レート制御と組み
合わせて使用する。

本発明の上記及び他の目的、特徴、並びに効果は、添
付図面を参照した以下の詳細な説明から明らかとなろ
う。

図面の簡単な説明 図１は、発信源（ソース）通信ユニットがATMネット
ワークによって着信点（行き先）通信ユニットに接続さ
れた通信システムのブロック図である。

図２は、ソースがセグメント化ユニットを備えそして
行き先が再構成ユニットを備えた図１のシステムのブロ
ック図である。

図３は、マルチノードATMネットワークを経て接続さ
れた複数のソース／行き先（S/D）ユーザの概略ブロッ
ク図である。

図４は、図３のネットワークの一連のノードを経てあ
るS/Dユーザが別のS/Dユーザに接続された回路を示す概
略図である。

図５は、ソース（Ｓ）が情報を順方向（Ｆ）に行き先
（Ｄ）へ送信しそして逆方向（Ｒ）に制御信号がソース
（Ｓ）へ送信される仮想チャンネル接続を有する図４の
回路を示す図である。

図６は、図３のネットワークのノード（Ｎ）の典型的
な１つを示す回路図である。

図７は、図５の典型的なノードの１つの実施例を更に
詳細に示す図である。

図８は、複数のローカルネットワークで形成された広
域マルチノードネットワークを経て接続された複数のソ
ース／行き先（S/D）ユーザを示す概略ブロック図であ
る。

図９は、渋滞に応答したソースの動作を示すタイミン
グ図である。

図10は、図１のソースの概略ブロック図である。

図11は、図１の行き先の概略ブロック図である。

図12は、図10のソースのセグメントユニットに使用さ
れる二次元レート待ち行列を示す図である。

図13は、図10のソースのセグメントユニットのパイプ
ライン動作を示すタイミング図である。

図14は、図11の行き先の再構成ユニットのパイプライ
ン動作を示すタイミング図である。

図15は、図９のソースのセグメントニット及び図11の
行き先の再構成ユニットをもつネットワークの動作を示
すタイミング図である。

図16は、図10のセグメント化ユニットのセルクロック
を示したタイミング図である。

図17は、図10のセグメント処理ユニットのData_Reque
st_Transmit（DTR）待ち行列を示すタイミング図であ
る。

図18は、TIカウンタからのTIQ信号を表すタイミング
図である。

図19は、図10のセグメントユニットのCell_Ctr信号を
示すタイミング図である。

図20は、図10のセグメント処理ユニットのData_Trans
mit信号を示すタイミングである。

好ましい実施例の説明 ソース／行き先ATMシステム−図１及び２ 図１において、ソース通信ユニット４−Ｓは、非同期
転送モード（ATM）ネットワーク１を経て行き先通信ユ
ニット４−Ｄにセルを通信する。ATMネットワーク１の
地域は、ローカルホスト（バックプレーン接続）間で拡
張することができ、ローカルエリアネットワーク（LA
N）でもよいし、ワイドエリアネットワーク（WAN）でも
よく、そして一般に、いかなるサイズのATMネットワー
クにも拡張できる。図１において、ソース通信ユニット
４−Ｓ及び行き先通信ユニット４−Ｄは、ATMネットワ
ーク１を経て通信する多数のソース及び行き先の典型で
ある。図１において、ソース及び行き先は、通常、対と
して編成され、このようなＳ個の対がソース／行き先
（S/D）４−１、・・・４−（Ｓ−１）として示されて
いる。

図２には、図１のソース／行き先（S/D）４−１、・
・・４−（Ｓ−１）の典型であるソース４−Ｓ及び行き
先４−Ｄが更に詳細に示されている。図２において、ソ
ース及び行き先通信ユニットの各々は、ホストユニット
（101及び101'）と、セルユニット（103及び103'）と、
共通メモリ（102及び102'）を備えている。ソース４−
Ｓにおいて、セルユニット（103）は、ATM経路108を
経、非同期転送モード（ATM）ネットワーク１を経そし
てATM経路109を経て、行き先４−Ｄへ送信するためにパ
ケットをセグメント化するセグメント処理ユニットであ
る。ホストから送信されるべきパケットは、複数のチャ
ンネルに対して同時に複数のセルにセグメント化され、
これらのセルは非同期転送モード（ATM）ネットワーク
１を経て送信される。非同期転送モード（ATM）ネット
ワーク１から受け取られたセルは、行き先４−Ｄにおい
てセルユニット103'により複数のチャンネルに対して同
時に再構成される。行き先のセルユニット103'は、複数
のチャンネルに対して同時にパケットを再構成する再構
成処理ユニットである。

セルユニット103及び103'は、各々、パケットをセグ
メント化及び再構成するためのパイプライン式の処理ユ
ニットである。

図２において、ソース４−Ｓは、ホストユニット101
と、共通メモリ102と、セルユニット103とを備えてい
る。共通メモリ102は、好ましい実施例では、ホストユ
ニット101のためのポートと、セルユニット103のための
ポートとを有するデュアルポートメモリである。ホスト
ユニット101は、メモリ102のポートの一方にインターフ
ェイスするためのホストメモリインターフェイス106を
備えている。同様に、セルユニット103は、デュアルポ
ートメモリ102の２つのポートの他方にインターフェイ
スするためのセルユニットメモリインターフェイス107
を備えている。図１のソース４−Ｓのデュアルポートメ
モリ102は、ホストユニット101からのパケット情報を、
この共通メモリ102に記憶できるようにする。セルユニ
ット103は、共通メモリ102からパケット情報を検索し、
パケットをセルにセグメント化し、そしてセルをATM経
路108を経てATMネットワーク１へそしてATM経路109を経
て行き先４−Ｄへ送信する。

図２において、行き先４−Ｄは、ホストユニット101'
と、共通メモリ102'と、セルユニット103'とを備えてい
る。好ましい実施例において、共通メモリ102'は、１つ
のポートを経てホストユニット101'へそして他方のポー
トを経てセルユニット103'へ接続するデュアルポートメ
モリである。ホストユニット101'はホストメモリインタ
ーフェイス106'を備え、そしてセルユニット103'はセル
ユニットメモリインターフェイス107'を備えている。セ
ルユニット103'は、ATM経路109のセグメント化されたパ
ケットからセルを受け取り、これらのセルを複数のチャ
ンネルに対してパケットへと再構成する。セルユニット
103'は、セルを共通メモリ102'へ蓄積し、これらセルは
複数のチャンネルに対しパケットとしてホストユニット
101'に使用できるようになる。

図２において、共通メモリ102は、制御メモリ81と、
パケットメモリ83に仕切られる。同様に、共通メモリ10
2'は、制御メモリ81'と、パケットメモリ83'に仕切られ
る。好ましい実施例において、これらの制御メモリ81及
び81'の各々は個別のデュアルポートメモリであり、そ
してパケットメモリ83及び83'の各々も個別のデュアル
ポートメモリである。

それ故、セルユニットメモリインターフェイス107
は、セルユニットを制御メモリ81に接続するセルユニッ
ト制御メモリインターフェイス82と、セルユニット103
をパケットメモリ83に接続するセルユニットパケットメ
モリインターフェイス84とを備えている。セルユニット
103は、このセルユニットをATM経路108に接続するセル
インターフェイス126も備えている。

行き先ユニット４−Ｄにおいて、セルユニット103'
は、ソース４−ＳからATM経路109を経てセルデータを受
け取るためのセルインターフェイス126'を備えている。
セルユニット103'は、このセルユニットを共通メモリ10
2'の制御メモリ81'に接続するセルユニット制御メモリ
インターフェイス82'を備えている。又、セルユニット1
03'は、このセルユニットを共通メモリ102'のパケット
メモリ83'に接続するためのセルユニットパケットメモ
リインターフェイス84'も備えている。

図２において、セル処理ユニット103及び103'の各々
は、４つのインターフェイスを備えている。即ち、処理
ユニット103は、ホストインターフェイス127と、制御メ
モリインターフェイス82と、パケットメモリインターフ
ェイス84と、セルインターフェイス126とを備えてい
る。同様に、制御ユニット103'は、４つのインターフェ
イス、即ちホストインターフェイス127'と、制御メモリ
インターフェイス82'と、パケットメモリインターフェ
イス84'と、セルインターフェイス126'とを備えてい
る。

本発明の１つの好ましい実施例によれば、セルユニッ
ト103及び103'の各々は、４つのインターフェイス（ホ
ストインターフェイス127及び127'と、制御メモリイン
ターフェイス82及び82'と、パケットメモリインターフ
ェイス84及び84'と、セルインターフェイス126及び12
6'）の各々に同時に情報を与えるように動作するパイプ
ライン式の処理ユニットである。

図２のセルユニットのセグメント化及び再構成処理に
加え、ソース４−Ｓは、典型的に、ATMネットワーク１
にセルを発信するレートを変える可変発信レート手段を
備えている。

１つの実施例においては、「非同期転送モード（AT
M）ネットワークにおける反動的な渋滞制御の方法及び
装置（METHOD AND APPARATUS FOR REACTIVE CONGESTION
CONTROL IN AN ASYNCHRONOUS TRANSFER MODE（ATM）NE
TWORK）」と題する上記特許出願に関連して述べたよう
に、ATMネットワーク１から受け取った反動的渋滞信号
に従ってソース４−Ｓ内で発信レートが制御される。

全ネットワーク−図３ 図３において、複数のネットワークユーザがソース／
行き先（S/D）４で示されている。各ユーザは、典型的
に、情報をソース（Ｓ）として送信し、そして情報を行
き先（Ｄ）として受信する。S/Dユニット４のソースＳ
は、ある他のS/Dユニット４の行き先（Ｄ）に情報を送
信する。情報をソースから行き先へ転送するために、各
S/Dユニット４はマルチノードネットワーク１を経て接
続する。このネットワーク１は多数のノード（Ｎ）５を
備えている。これらのノードは、一般に、ネットワーク
１内のノード５のチェーンを横切る仮想チャンネル接続
を形成することによりS/Dユニット４の特定の１つを他
のS/Dユニット４のいずれか１つに接続できるようにノ
ードからノードへの接続される。一般的に、S/Dユニッ
ト４とノード５との間のリンクと、ノード５間のリンク
は、情報を両方向に転送できる両方向性リンク８であ
る。

図３に示されたノード（Ｎ）５の数は、明瞭化のため
比較的少数であるが、ネットワークは数百又はそれ以上
のノードを含むことができる。又、S/Dユニット４は、
Ｓ個のユーザ４−０、４−１、４−２、４−３、４−
４、・・・、４−（Ｓ−２）、４−（Ｓ−１）を備えて
いる。Ｓの値は任意の整数であるが、通常は数百又はそ
れ以上である。

典型的な実施例において、図３の通信システムは、情
報転送の単位がセルであるようなATMネットワークであ
る。複数のセルが情報パケットを形成する。ネットワー
ク１は、像、音声及びデータを含む種々の形式の情報を
サポートするようにセル及びパケットを通信する。

仮想チャンネル−図４ 図４において、S/Dユニット４−ｘは、複数のＣ個の
ノード（Ｎ）５−０、５−１、・・・、５−（Ｃ−１）
を経てS/Dユニット４−ｙに接続される。

図４において、S/Dユニット４−ｘは、図３のS/Dユニ
ット４のいずれかを代表するものである。例えば、S/D
ユニット４−ｘは、図３のS/Dユニット４−２を表す。
同様に、図４のS/Dユニット４−ｙは、図３のS/Dユニッ
ト４のいずれかを表している。例えば、S/Dユニット４
−ｙは、図４のS/Dユニット４−４を表している。この
ような例において、ノード５−０、５−１、・・・５−
（Ｃ−１）は、S/Dユニット４−２をS/Dユニット４−４
に接続するのに使用される図３のネットワーク１のＣ個
のノードを表している。

図４において、両方向性リンク８−０、８−１、・・
・８−（Ｃ−１）、８−（Ｃ）は、S/Dユニット４−ｘ
からノード５−０、５−１、・・・５−（Ｃ−１）を経
てS/Dユニット４−ｙに接続される。

図４において、情報は、S/Dユニット４−ｘのソース
（Ｓ）からS/Dユニット４−ｙの行き先（Ｄ）へ転送さ
れる。同様に、S/Dユニット４−ｙのソース（Ｓ）から
の情報は、S/Dユニット４−ｘの行き先（Ｄ）に転送さ
れる。図４において情報はいずれの方向にも転送できる
が、説明上、S/Dユニット４−ｘからS/Dユニット４−ｙ
へであろうと又はS/Dユニット４−ｙからS/Dユニット４
−ｘへであろうと、ソース（Ｓ）と行き先（Ｄ）との間
の転送について考えるのが便利である。方向に係わりな
く、各々の転送は、ソース（Ｓ）から行き先（Ｄ）へで
ある。

ＳからＤへの転送−図５ 図５には、図４の仮想チャンネルにおけるソース
（Ｓ）から行き先（Ｄ）への転送が概略的に示されてい
る。図５において、図４のS/Dユニット４−ｘのソース
ユニット４−（Ｓ）は、図４のS/Dユニット４−ｙの行
き先ユニット４−（Ｄ）に接続される。

図５において、リンク８−０、８−１、・・・８−
（Ｃ−１）、８−（Ｃ）の各々は、情報を順方向に転送
する順方向（Ｆ）チャンネルと、情報を逆方向に転送す
る逆方向（Ｒ）チャンネルとを備えている。図５の逆方
向チャンネルには、ソースユニット４−（Ｓ）から行き
先ユニット４−（Ｄ）への情報の転送が組み合わされ
る。図５の逆方向チャンネルは、図４のネットワーク内
の渋滞制御に関連して使用される制御情報を送信するた
めのものである。この逆方向チャンネル（Ｒ）は、図４
について述べたようにS/Dユニット４−ｙからS/Dユニッ
ト４−ｘへ順方向に情報を転送するのに用いられる順方
向チャンネル（Ｆ）とは区別される。順方向（Ｆ）及び
逆方向（Ｒ）の両方のチャンネルには、ソースユニット
４−（Ｓ）から行き先ユニット４−（Ｄ）への転送が関
連される。図５のノードの各々は、順方向（Ｆ）回路６
と、逆方向（Ｒ）回路７とを備えている。図５におい
て、順方向チャンネル８−0F、８−1F、・・・、８−
（Ｃ−１）Ｆは、各々順方向回路６−０、６−１、・・
・６−（Ｃ−１）へ入力として接続される。順方向チャ
ンネル８−（Ｃ−１）Ｆは、順方向回路６−（Ｃ−１）
からＤユニット４−（Ｄ）へ接続される。同様に、逆方
向チャンネル８−0R、８−1R、・・・８−（Ｃ−１）Ｒ
は、逆方向回路７−０、７−１、・・・７−（Ｃ−１）
から接続される。逆方向チャンネル８−（Ｃ）Ｒは、Ｄ
ユニット４−（Ｄ）から逆方向回路７−（Ｃ−１）に接
続される。

図５において、ノード５の各々は、順方向（Ｆ）回路
６から逆方向（Ｒ）回路７へ接続されるフィードバック
接続部９を有している。より詳細には、ノード５−０、
５−１、・・・５−（Ｃ−１）の各々において、フィー
ドバックチャンネル９−０、９−１、・・・９−（Ｃ−
１）は、順方向（Ｆ）回路６から、逆方向（Ｒ）回路７
へ接続される。図５の回路では、順方向チャンネルに沿
って仮想チャンネル接続がなされ、Ｓユニット４−
（Ｓ）とＤユニット４−（Ｄ）との間に順方向に通信路
が設定される。図３のネットワーク１には他の仮想チャ
ンネルも確立されるので、いずれかのノード又は図５の
ノードを含む行き先には渋滞が生じ得る。フィードバッ
クチャンネル９は、逆方向（Ｒ）チャンネル８−0R、８
−1R、・・・８−（Ｃ−１）Ｒ、８−（Ｃ）Ｒ及び逆方
向回路７を用いて明確な渋滞信号を返送するのに用いら
れる。ソース（Ｓ）ユニット４−（Ｓ）が逆方向チャン
ネル８−0Rを経て明確な渋滞信号を受信すると、ソース
ユニット４−（Ｓ）は、ネットワーク内の渋滞を減少す
るように修正処置をとる。より詳細には、本発明によれ
ば、ソースユニット４−（Ｓ）は、データが順方向チャ
ンネルを通りチャンネル８−0Fを経て挿入されるレート
を、指定されたレート（最大チャンネルピークセルレー
ト）からある低いレート（現在チャンネルピークセルレ
ート）に減少する。渋滞が解消されたであろう時間の
後、ソースユニットは、リンク８−0Fを経て順方向チャ
ンネルに情報を挿入するレートをその元の最大レートに
回復する。

図５の仮想チャンネルは、図３のネットワークに確立
される全ての仮想チャンネルの典型であるから、ATMシ
ステムの全ての仮想チャンネルの合成動作は、入力情報
の挿入レートを動的に制御することであり、より詳細に
は、ネットワークに渋滞が存在する際に挿入レートを減
少しそしてネットワークに渋滞が存在しない場合に挿入
レートを回復することである。

各仮想チャンネルは、図４の仮想チャンネルと同様
に、ネットワークへの情報の挿入レートを制御するため
のフィードバック制御を行うように機能する。図５のフ
ィードバック制御が良好な応答時間をもつためには、渋
滞を検出してから、ソースユニットが修正処置をとるま
での時間遅延が小さくなければならない。フィードバッ
ク遅延の値は、一般に、２つの基本的な成分を有する。
第１の遅延成分は、渋滞点からソースへ戻るのに必要と
される各ノード−ノード転送のための回路遅延である。
第２の遅延成分は、ノードを経て明確な渋滞信号を送信
するために各ノードの各逆方向回路７に渋滞信号を発生
することを含む各ノードに必要な信号処理時間である。
それ故、全フィードバック遅延は、ノードからノードへ
の逆方向信号転送時間の和及び逆方向信号処理時間の和
である。所与のシステムの場合に、ノードからノードへ
の逆方向信号転送時間は、容易に変更されず、いかなる
特定のシステムに対しても実質的に固定である。本発明
は、逆方向信号処理時間を、逆方向信号転送時間よりも
相当に短くする。それ故、実質的に全てのフィードバッ
ク遅延は、逆方向信号転送時間によるものとなり、フィ
ードバック処理時間は小さく又は無視できるものとな
る。

単一ノードの実施例−図６ 図６には、図５のフィードバック制御逆方向信号路を
有するノードの１つの典型的な実施例が示されている。
図６において、ノード５は、Ｎ個のリンク18−０、18−
１、・・・18−ｎ、・・・18−（Ｎ−１）を備えてい
る。図６のリンク18の各々は、図４の両方向性リンク８
と同様である。

図６において、これらリンク18−０、18−１、・・・
18−ｎ、・・・18−（Ｎ−１）は、ポートコントローラ
11−０、11−１、・・・11−ｎ、・・・11−（Ｎ−１）
に接続されている。図６のノードは、図４の情報転送に
関連して使用され、例えば、リンク18の１つ、例えば、
図６の入力リンク18−０を、スイッチファブリック10を
経て、リンク18の別の１つ、例えば、リンク18−ｎに接
続することにより使用される。ここに述べる例では、ス
イッチファブリック10は、リンク18−０をリンク18−ｎ
に接続するように機能する。

図６のノードが図４のノード５−１を表すような例で
は、図４のリンク８−１は図６のリンク18−０であり、
そして図４のリンク８−２は図６のリンク18−ｎであ
る。

このような接続では、図６のノードは、情報を一方向
に、例えば、リンク18−０からリンク18−ｎへ接続する
と共に、情報を逆方向にリンク18−ｎからリンク18−０
へ接続する。リンク18−０及び18−ｎは、説明上任意に
選択されたものである。図４に回路では、Ｎ本のリンク
18のいずれが、他のリンク28への接続に選択されてもよ
い。

図６のノードが、図４の仮想チャンネル接続におい
て、左側のソース（Ｓ）と右側の行き先（Ｄ）と共に使
用される場合には、説明上、リンク18−０が順方向にお
いてノード５への入力となりそしてリンク18−ｎが順方
向においてノードからの出力となると仮定される。

図６において、ポートコントローラ（PC）11−０、11
−１、・・・11−ｎ、・・・11−（Ｎ−１）は、各々入
力コントローラ14−０、14−１、・・・14−ｎ、・・・
14−（Ｎ−１）を有し、そして出力コントローラ（OC）
15−０、15−１、・・・15−ｎ、・・・15−（Ｎ−１）
を各々有する。図６において、図５のソース４−（Ｓ）
から図５の行き先４−（Ｄ）へ送られる順方向情報セル
は、バス18−0Iから入力コントローラ14−０を経てバス
20−0Iへそしてスイッチファブリック10を経てバス20−
n0へそして出力コントローラ15−ｎを経てバス18−n0へ
接続される。ノード５において渋滞が検出された場合に
は、明確な渋滞信号が、例えば、出力コントローラ15−
ｎから入力コントローラ14−ｎへそしてバス20−nIを経
てスイッチファブリック10を経てバス20−0Oへそして更
に出力コントローラ15−０を経て出力バス18−0Oへ接続
される。

ノード−図７ 図７には、図６のノードの詳細な実施例が示されてい
る。図７には、図６の全てのポートコントローラの典型
であるポートコントローラ11−０が示されている。同様
に、図６の全てのポートコントローラ11の典型であるポ
ートコントローラ11−ｎが示されている。図７におい
て、ポートコントローラ11−ｎは、ポートコントローラ
11−０と同一であるが、ポートコントローラ11−ｎの像
は図面中に対称性を与えるために約180゜フリップされ
ている。図６について述べたように、図４の仮想チャン
ネルでは、図７のコントローラ11−０は、順方向に送ら
れるセルに対する入力として働き、一方、コントローラ
11−ｎは、順方向に送られるセルに対する出力として働
く。

図７において、ポートコントローラ11−０及び11−ｎ
は、入力コントローラ（IC）14−０及び14−ｎを備え、
その各々は、セレクタ50、トランスレータ51及び逆方向
信号待ち行列52を有している。又、ポートコントローラ
11−０及び11−ｎは、出力コントローラ（OC）15−０及
び15−ｎを備え、その各々は、セレクタ（SEL）53と、
待ち行列（Ｑ）54と、逆方向マーカ（RM）49とを有して
いる。

図４の仮想チャンネルに関連した図７のノードの動作
は、次の通りである。順方向に送信されるセルは、バス
18−0Iに現れ、入力コントローラ14−０のセレクタ50に
入力される。セレクタ50は、通常、逆方向待ち行列52が
他の仮想チャンネルの動作に関連して返送しなければな
らない渋滞制御情報を有していない限りは、入力バス18
−0Iを選択するようにセットされる。渋滞状態が待ち行
列52に記憶されたことを示す非空き（Ｎ−EMT）信号が
アサートされた場合は、セレクタ50が待ち行列52からの
出力を選択するが、さもなくば、バス18−0Iの順方向セ
ルを選択する。

トランスレータ51は、各セルに対し、セルの入来仮想
チャンネル識別子（VCI）をセルの送出VCIに変換し、セ
ルを送出リンクに案内し、そしてセルの優先順位をマー
クする。例えば、トランスレータは、値を記憶するテー
ブルとして実施され、テーブルは入来VCIによってアド
レスされる。

セル情報は、変換されたVCIと共に、バス20−nOに現
れ、出力コントローラ15−ｎのセレクタ53に送られる。
セレクタ53は、通常、待ち行列54に接続するものとして
バス20−nOを選択する。待ち行列54がスレッシュホール
ドを越えていっぱいになったことがQ1信号により示され
た場合は、セレクタ53がVCI及び制御情報を逆方向マー
カユニット49を経て待ち行列52へコピーする。逆方向マ
ーカユニット49は、逆方向信号を順方向信号と区別でき
るように、VCIラベルに逆方向信号指示をマークする。

待ち行列54の満杯度を表すスレッシュホールド信号Q1
は、図５のソース４−（Ｓ）へ返送される渋滞信号であ
る。待ち行列52は、情報が記憶された場合に、非空き状
態を示すＮ−EMT信号を入力コントローラ14−ｎのセレ
クタ50に発生する。セレクタ50は、その出力をトランス
レータ51に接続する。トランスレータ51は、返送信号VC
Iを元の値（入力バス18−0Iに現れた）に変換し、スイ
ッチファブリック10が、セレクタ53への入力であるバス
20−0Oに返送路渋滞信号を受け取るようにする。セレク
タ53は、待ち行列54が満杯でないと仮定すると、返送信
号を待ち行列54に接続し、返送バス18−0Oに出力する。
従って、入力コントローラ14−ｎのトランスレータ51
は、入力コントローラ14−０のトランスレータ51で行わ
れた変換を逆転する。

複数のローカルネットワークで形成された広域ネットワ
ーク−図８ 図８には、図３の形式のネットワークを用いた広域通
信システムが示されている。図８のシステムは、ネット
ワーク１−０、１−１、・・・１−（Ｌ−１）を含む一
般的にローカルな通信システムのグループで構成され
る。図７のローカルネットワークの各々は、図３のネッ
トワークに関連して既に述べた形式のソース及び行き先
ユニットを備えている。特に、ローカル通信ネットワー
クは、ローカルネットワーク１−０及びローカルソース
／行き先（S/D）ユニット４（0,0）、・・・４（0,S₀−
１）；ローカルネットワーク１−１及びローカルS/Dユ
ニット４（1,0）、・・・４（1,S₁−１）；ローカルネ
ットワーク１−２及びローカルS/Dユニット４（2,0）、
・・・４（2,S₂−１）；及びローカルネットワーク１−
（Ｌ−１）及びローカルS/Dユニット４−（Ｌ−1,0）、
・・・４（Ｌ−1,S_L-1−１）で構成される。

図８において、広域システムは、ローカルネットワー
ク１−０に接続された広域ソース４−０と、ローカルネ
ットワーク１−（Ｌ−１）に接続された広域行き先4'−
（Ｌ−１）とを備えている。

図８において、ローカルネットワーク１はリンク８に
よって互いに接続され、より詳細には、リンク８（0,
1）はネットワーク１−０と１−１を接続し、リンク８
（1,2）はネットワーク１−１と１−２を接続し、とい
うようにして、ローカルネットワーク１−（Ｌ−１）が
リンク８及びローカルネットワークを経てローカルネッ
トワーク１−０に接続される。このように、広域ソース
４−０は広域行き先4'−（Ｌ−１）に接続される。広域
S/Dユニット４−０及び4'−（Ｌ−１）は、明瞭化のた
めに図８には示さない多数のこのようなユニットの典型
である。

図８において、ローカルネットワーク間のリンク８
（0,1）、８（1,2）、８（2,_）、・・・８（_,L−１）
は、典型的に長さが長いこと以外は、ローカルS/Dユニ
ット間のリンク８と同じである。

図８において、広域S/DユニットとローカルS/Dユニッ
トとの間には複数の仮想チャンネルが確立される。従っ
て、例えば、S/Dユニット４−０とS/Dユニット4'−（Ｌ
−１）との間に仮想チャンネルが確立される。

図８のネットワークの動作は、図９に関連して説明す
るが、この場合にセルの送信インターバル（CTI）が短
いと仮定する。この短いセル移行インターバルは、XR₁3
に送信されたセルが、そのセル送信の短時間後の時間XR
₁3＋に渋滞信号Cong_Signal₁を生じることから明らかで
ある。従って、ソース４−（Ｓ）で発信された（図５を
参照）XR₁3におけるセルの順方向送信は、仮想チャンネ
ル（図４）に沿ってネットワークに向かいおそらくはノ
ード５−（Ｃ−１）又は行き先４（Ｄ）まで送られる。
渋滞に遭遇したときには、戻りセルが返送路８−Ｒ（図
５）に沿って送信されて、チャンネルセルインターバル
（CCI）の一部分においてソース４−（Ｓ）に到着す
る。図９において、仮想チャンネル１の場合に、CCIイ
ンターバルは、各Xmit_Rate₁時間の間のインターバルで
あり、例えばXR₁0とXR₁1との間のインターバルである。
従って、図９の例において送信レートを減少する反動的
制御動作は、非常に迅速である。

図９において、渋滞したノードからソースへ返送され
る渋滞信号の戻り送信インターバルは、短いものであ
り、特に、元のセルがソースから順方向に送信された時
間から測定して単一のCCIより短いものである。それ
故、戻り送信インターバルは、準方向経路遅延（ソース
から渋滞したノードへ）及び返送路遅延（渋滞したノー
ドからソースへ戻る）の両方を含む。戻り送信インター
バルには、順方向セルを戻りセルに変換しそしてその戻
りセルを処理するのに要する戻りセル処理時間から生じ
る遅延も含まれる。

図９の例は、１つのCCIよりも短い戻り送信インター
バルを有するものであるが、約10のCCIより短い戻り送
信インターバルでも短いと考えられ、従って、発信レー
トユニットは送信レートを反動的に変更し、ひいては、
渋滞を減少することができる。

戻り送信インターバルを短く保持するためには、返送
セルの処理時間も短く保持しなければならず、戻り送信
インターバルよりも相当に短いのが望ましい。

図８のシステムでは、例えば、ローカルネットワーク
１−０と、ローカルネットワーク１−（Ｌ−１）との間
の距離が非常に離れており、従って、ネットワーク１−
０に関連したソース４−０が、ネットワーク１−（Ｌ−
１）に関連した行き先、例えば、4'−（Ｌ−１）へセル
を送信することにより遭遇する遅延時間は、チャンネル
セルインターバルよりも相当に長くなる。ソースから行
き先への送信時間と、行き先からソースへの返送時間と
が長いほど、反動的制御機構の有用性が低下する。非常
に長いネットワークにおける全ての通信がネットワーク
の一端のソースからネットワークの遠方端の行き先への
ものである場合には、非常に長距離のネットワークに対
する反動的制御の有用性が低下される。しかしながら、
大型のネットワークにおけるデータトラヒックの大部分
（例えば、80％）は、ローカルなものであり、ネットワ
ークの長い距離全体にわたるものではないことが経験的
に示されている。例えば、ネットワーク１−０のS/Dユ
ニット４（0,0）、・・・４（0,S₀−１）間のトラヒッ
クが主としてローカルなものである場合には、ネットワ
ーク１−０に対するローカルソースの送信発信レートを
制御することにより渋滞を制御するための反動的制御機
構は有用である。同様に、図８のネットワーク１−１及
び１−２のような他のローカルネットワークの各々に対
しては、これらネットワーク各々のローカルトラヒック
は、これらのネットワークにおけるローカルトラヒック
に対する発信レート及びソースを制御することによって
制御される。図８の全ネットワークはローカルネットワ
ークのグループで構成されそして各ローカルネットワー
クはローカルトラヒックの発信レートを制御することに
より渋滞を有効に制御するので、図８のネットワーク全
体に対して渋滞が有効に制御される。ソースの発信レー
トは、各ソースにおける可変レートユニットによって制
御される。

図８において、S/Dユニット４の各ソース（図２のソ
ース４−Ｓと同様）歯典型的に可変レートユニットを備
えている。典型的な可変レートユニット（VRU）は、
「非同期転送モード（ATM）ネットワークにおける反動
的渋滞制御の方法及び装置」と題する前記の特許出願に
詳細に説明されている。本発明においては、可変レート
ユニットは図２のセグメントユニット103内に含まれ、
これは図10を参照して詳細に説明する。

図８のネットワークに渋滞が存在する場合には、渋滞
信号（例えば、典型的な仮想チャンネルに対する図５の
逆方向路８−0R上の）が、再構成ユニット（図２及び11
の再構成ユニット103'と同様の）によって戻りセルに受
け取られる。戻りセルは、仮想チャンネル上の渋滞を指
示する戻り指示子を有している。再構成ユニットは渋滞
を検出し、そしてその渋滞の存在を戻りセルにおいて指
示する。戻りセルは、再構成ユニット（図11）のレート
制御出力87'にレート制御信号を出力させる。次いで、
このレート制御出力87'は、対応するセグメントユニッ
ト（図10）のレート制御入力ユニット87へレートへ制御
入力を生じさせる。このレート制御入力（図10のユニッ
ト87）は、セグメントユニットの制御ユニット（図10の
制御ユニット116）へレート制御入力信号を供給する。
このレート制御信号は、渋滞に遭遇した仮想チャンネル
を識別する仮想チャンネル識別子Con_Signal_VCIを指す
ポインタを含んでいる。

図２のセグメントユニット103の一部である可変レー
トユニットは、パケットメモリ83と、直接メモリアクセ
ス（DMA）コントロール84とを備えている。通常の動作
中に、DMAコントロール84は、パケットメモリ83のパケ
ットからセルを得て、これらのセルをセルバッファ86に
出力し、該バッファ86から順方向リンクを経て順方向に
送信する（順方向リンクは図５のリンク８−0Fに対応す
る）。順方向リンクの出力レートは、DMAコントローラ8
4からのレートであり、このレートは、通常、返送リン
クを経て受け取られる渋滞を指示する戻りセルが存在し
ない場合に各仮想チャンネルの最大セルレートとなる
（返送リンクは図５のリンク８−0Rに対応する）。

又、可変レートユニットは、図２の制御メモリ81及び
制御メモリインターフェイス82も使用する。制御メモリ
81は、パケットメモリ83から出力チャンネル（例えば、
図５のリンク８−0F）へ情報を送信するために確立され
た各仮想チャンネルに関する制御情報を記憶する。各チ
ャンネルに対して記憶される制御情報は、仮想チャンネ
ル上の渋滞により減少される送信レートのレベルを指示
する渋滞レベル値Cong_Levelを含んでいる。又、各チャ
ンネルに対して記憶される制御情報は、仮想チャンネル
上の渋滞によりレートが減少された後に送信レートの回
復の割合を指示する回復割合値RC_Modeを含んでいる。
又、各チャンネルに対して記憶される制御情報は、渋滞
周期中のセルをカウントするためのカウンタフィールド
Recovery_Countと、渋滞周期中のレートの変更を制御す
るためのコントロールフィールドRC_Inhibitとを含んで
いる。

渋滞信号を受信すると、仮想チャンネルの制御レート
が、その特定のチャンネルに使用される送信レートと共
に変更される。特定の仮想チャンネルに対し渋滞信号が
もはや存在しなくなった後に、以前に渋滞に遭遇してい
た仮想チャンネルに対する情報送信レートが変更され
る。

パケットメモリ及びDMAコントローラを有するソース
ユニットを操作する装置及び方法は、「非同期転送モー
ド（ATM）ネットワークにおける反動的渋滞制御の方法
及び装置」と題する前記の特許出願に詳細に説明されて
いる。このようなソースの操作は、多数の用語を参照し
て説明する。

自動レート制御アルゴリズムに対する用語 “Virt_Chan"は、多数の仮想チャンネルの１つを識別
するもので、各仮想チャンネルは、多数のXmit_Rateレ
ートのうちの選択されたレートでATMセルを送信する。
但し、その仮想チャンネルの明確な渋滞信号に応答し
て、送信レートが渋滞レート変更値Cong_Levelだけ変更
される場合には、この限りでない。

“Rate_Queue"は、特定のレートで送信されるべき仮
想チャンネルを識別する仮想チャンネル識別子のリスト
である。

“Xmit_Rate"は、多数の送信レートを定めるもので、
各Xmit_Rateは、Rate_Queue内の全ての仮想チャンネル
によって使用されるセルを送信するためのレートであ
る。

“Xcount"は、各Rate_Queueに対して１つづつの多数
の４ビットカウントを定めるもので、対応するRate_Que
ueに対する各Xcountは、その対応するRate_Queueに対す
る全Xmit_Rateでのセル送信機会の数をカウントするよ
うに増加される。

“Xmit_Time"は、各Rate_Queueに対して１つづつの多
数の状態ビットを定めるもので、各Xmit_Time状態ビッ
トは、対応するRate_Queueに応対するときを指示する。
各Xmit_Time状態ビットは、対応するRate_Queueに対し
てXcountが増加されるたびにアクティブな状態にセット
される。

“Cong_Level"は、各仮想チャンネルごとに１つづつ
の多数の３ビット渋滞レベル値を定めるもので、対応す
る仮想チャンネルに対する各値は、その対応する仮想チ
ャンネルの送信レートを通常の非減少Rate_Queueレート
以下に減少するのに用いられる。

“RC_Mode"は、各仮想チャンネルごとに１つづつの多
数の３ビット指数値を定めるもので、対応する仮想チャ
ンネルに対する各指数値は、その仮想チャンネルの送信
レートが渋滞のために減少された後に、その対応する仮
想チャンネルの送信レートを通常のRate_Queueレートに
戻すよう回復する割合を制御するのに使用される。この
回復割合は、Recovery_Value＝2^RC-Modeによって決定さ
れる。

“RC_Inhibit"は、各仮想チャンネルごとに１つづつ
の多数の状態ビットを定めるもので、対応する仮想チャ
ンネルに対する各RC_Inhibit状態ビットは、その対応す
る仮想チャンネルに対してCong_Levelが変化した後であ
って且つその対応する仮想チャンネルを経てセルが送信
される前に存在する時間中にCong_Levelの変化を禁止す
るのに使用される。

“Recovery_Count"は、各仮想チャンネルごとに１つ
づつの多数の４ビットカウント値を定めるもので、対応
する仮想チャンネルに対する各Recovery_Count値は、そ
の仮想チャンネルに対し最後のCong_Signalが検出され
た時間から測定してその対応する仮想チャンネルに対す
る送信セルをカウントするのに使用される。Recovery_C
ountは、対応する仮想チャンネルに対するRrecovery_Va
lueと比較され、その対応する仮想チャンネルに対する
セルの送信レートの回復が制御される。Recovery_Count
が、対応する仮想チャンネルに対するRecovery_Valueと
等しい場合には、Cong_Levelが減少され、その対応する
仮想チャンネルに対する送信レートが増加される。

“Cong_Signal"は、処理のために待ち行列に記憶され
る１つ以上のCong_Signal_VCI識別子の存在を指示する
もので、Cong_Signalの存在は、待ち行列のCong_Signal
_VCI識別子によって識別された仮想チャンネルに対する
セルの送信レートの減少をトリガーするのに使用され
る。

“Cong_Signal_VCI"は、渋滞を指示するためにセルが
返送される各仮想チャンネルごとに１つづつある仮想チ
ャンネル識別子である。

“Pkt_Loss_Signal"は、処理のために待ち行列に記憶
される１つ以上のPkt_Loss_VCI識別子の存在を示すもの
で、Pkt_Loss_Signalの存在は、待ち行列のPkt_Loss_VC
I識別子によって識別された仮想チャンネルに対するセ
ルの送信レートの減少をトリガーするのに使用される。

“Pkt_Loss_VCI"は、セルの欠落が生じて渋滞の指示
として解釈される各仮想チャンネルに対して１つづつあ
る仮想チャンネル識別子である。

図２のソース４−Ｓと同様の各ソース内の可変レート
ユニット（図10に関連して以下に詳細に述べる）は、タ
イミングを与えるようにクロック調時されるカウンタを
使用している。クロック信号は、Rate_Queue内の仮想チ
ャンネルを経てセルを送信するために各Rate_Queueごと
に１つづつ種々の送信レートXmit_Rateを確立する。多
数の種々のレートを確立することができ、１つの実施例
においては、Ｑ個のレートXmit_Rate₀、Xmit_Rate₁、・
・・、Xmit_Rate_Q-1がカウンタ88から確立される。Ｑ個
のXmit_Rateの各々には４ビットのXcountが組み合わさ
れ、これは、対応するXmit_Rateによりカウンタとして
増加される。従って、Xcount₀、Xcount₁、・・・Xcount
_Q-1カウントが、Xmit_Rate₀、Xmit_Rate₁、・・・Xmit_
Rate_Q-1のレートによって各々増加される。

Ｑ個のXmit_Rateの各々には、それに対応するRate_Qu
eueのXmit_Rateでセルを送信すべき仮想チャンネルを識
別する仮想チャンネル識別子を記憶するための対応待ち
行列Rate_Queueが組み合わされる。従って、渋滞のない
通常の動作の場合に、Rate_Queue₀、Rate_Queue₁、・・
・Rate_Queue_Q-1の待ち行列に記憶された識別子を有す
る仮想チャンネルは、各々、Xmit_Rate₀、Xmit_Rate₁、
・・・Xmit_Rate_Q-1のレートで仮想チャンネルを経てセ
ルを送信するように応対される。

Ｑ個のXmit_Rate及びそれに対応するＱ個のRate_Queu
eには、Rate_Queueに対応すべきときを指示するために
状態ビットXmit_Tmeが組み合わされる。従って、渋滞の
ない通常の動作の場合に、Rate_Queue₀、Rate_Queue₁、
・・・Rate_Queue_Q-1の待ち行列は、それに対応するXmi
t_Time₀、Xmit_Time₁、・・・Xmit_Time_Q-1の状態ビッ
トが各々セットされたときに応対される。各々のXmit_T
ime状態ビットは、対応するRate_Queueに対してXcount
が増加されるたびにアクティブな状態にセットされる。

可変レートユニットは、自動レート制御アルゴリズム
を実行する従来のロジック回路で構成される。論理機能
はプログラムされたプロセッサによって実行することも
できるが、このようなプログラムされたプロセッサは、
ATMシステムに必要な高速動作に対しては一般に遅過ぎ
る。可変レートユニットのロジックは、以下のテーブル
１−１及びテーブル１−２内に含まれている。

テーブル１−１は、自動レート制御アルゴリズムに対
するパラメータ値を定めるものである。テーブル１−２
は、擬似コードを用いた自動レート制御アルゴリズムを
定めるものである。

可変レートユニットの動作は、図９を参照して詳細に
述べる。Xmit_Rate₁に対してXmit_Time₁がアクティブと
なるときが、図９に、時間XR₁0、XR₁1、XR₁2、XR₁3、等
々で示されている。説明上、時間XR₁0、XR₁1、XR₁2、XR
₁3においてXmit_Cell₁で仮想チャンネル１によりセルを
送信した後に、明確な渋滞信号Cong_Signal₁がXR₁3＋に
返送され、従って、送信レートの減少によりXR₁4にはセ
ルが送信されなかったと仮定する。その後は図９におい
て動作が続いて、送信レートを更に減少し、そしてその
後、XR₁9＋の後に渋滞が止まったときにレートを回復す
る。

又、図９は、Xmit_Rate₁のレートの半分である別のレ
ートXmit_Rate₂で送信する別の仮想チャンネルも示して
いる。１つの渋滞信号Cong_Signal₂がXR₁1＋に受け取ら
れ、Xmit_Cell₂のセル送信をXmit_Rate₂の半分で行わせ
る。明瞭化のために、この仮想チャンネルでは回復がデ
ィスエイブルされたと仮定する（RC_Mode＝101−Disabl
e_Recovery）。

図９において、ATM_Outラインは、Xmit_Cell₁及びXmi
t_Cell₂ラインの和を表し、可変レートジェネレータの
出力である。

図９から明らかなように、可変レートユニットは、渋
滞信号に応答して、発信レート（例えば、Xmit_Cell₁レ
ート）を指数関数的に減少する。PROCEDURE Rate Adj
ustは、発信レートを指数関数的に減少する手段であ
る。同様に、Xmit Rate Recovery Routineは、渋滞
信号の不存在に応答して発信レートを指数関数的に増加
する手段である。渋滞に応答して減少した後に送信レー
トを増加する割合は、渋滞に応答して送信レートを減少
するのに用いられた元の割合よりも低いものである。増
加の割合と減少の割合を異ならせることにより、送信レ
ートの振動が回避され、反動的制御が改善される傾向と
なる。

ここに述べる形式の可変レートソースを用いるATMネ
ットワークの全体的な動作は、次の用語を用いて特徴付
けられる。

「ビット」は、情報の２進単位である。

「バイト」は、一定数のビット、典型的には、８ビッ
トである。

「パケット」は、バイトで形成された通信メッセージ
で、典型的に40ないし10,000バイトの可変長さのメッセ
ージである。

「セル」は、典型的に53バイト（ヘッダに５バイト／
データに48バイト）のバイトで形成された固定長さの通
信メッセージである。

「ビットレート」（“BiR"）は、通信システムがビッ
トを送信するレートである。

「バイトレート」（“ByR"）は、通信システムがバイ
トを送信するレートである。

「セルレート」（CR）は、通信システムがセルを送信
するレートである。

「セルインターバル」（CI）は、あるセルから次のセ
ルまでの周期である。

「チャンネルセルインターバル」（CCI）は、仮想チ
ャンネルがチャンネルピークセルレートで送信するセル
インターバルである。

「最大チャンネルピークセルレート」（MCPCR）は、
渋滞が存在しない場合に特定のチャンネルに指定される
セルレートである。

「現在チャンネルピークセルレート」（CCPCR）は、
仮想チャンネルに対する特定の時間の現在セルレートで
あって、渋滞が存在しない場合には最大チャンネルピー
クセルレートに等しく、渋滞が存在するときには最大チ
ャンネルピークセルレートより小さい。

「通信インターバル」（CI）は、典型的にセルインタ
ーバルの数で測定したネットワークの時間周期である。

「平均セルレート」（ACR）は、仮想チャンネルにお
いて通信インターバルにわたって送信されるセルの平均
個数である。

「セル送信インターバル」（CTI）は、セルがネット
ワーク内のある位置からネットワーク内の別の位置へ移
動するための平均時間周期である。

「変更インターバル」（MI）は、通信パラメータアを
変更するのに必要な時間周期である。

セグメントユニット−図10 図10において、セグメントユニット103、メモリユニ
ット102及びホスト101は、図１及び２の通信システムの
ソース４−Ｓのようなソースに対して典型的なものであ
る。

図10において、共通メモリユニット102は、制御メモ
リ81と、パケットメモリ83を備えている。セグメントユ
ニット103は、制御メモリインターフェイス（CM IF）8
2と、パケットメモリインターフェイス（PM IF）84
と、ホストインターフェイス127と、セルインターフェ
イス126とを備えている。セルインターフェイスは、出
力セルバッファ86と、レート制御バッファ87とを備えて
いる。セグメントユニット103は、コアプロセッサ128を
備え、このコアプロセッサは、ロジック制御回路117
と、レジスタアレイ114と、カウンタ88とを含んでい
る。カウンタ88は、外部クロック89によって歩進され
る。制御メモリインターフェイス82は、コアプロセッサ
128を制御メモリ81に接続する。制御メモリインターフ
ェイスは、アドレスジェネレータ113と、アドレスレジ
スタ110と、制御ユニット111と、データレジスタ112と
を備えている。アドレスジェネレータ113は、レジスタ
アレイ114からの情報の制御のもとでアドレスレジスタ1
10にアドレスを与える。アドレスレジスタ110からのア
ドレスは、制御メモリ81をアドレスし、メモリ81からデ
ータレジスタ112にデータを供給するか、又は制御メモ
リ81に記憶するためにデータレジスタ112からのデータ
を受け取る。制御ユニット111は、制御メモリ81と制御
信号をやり取りするためにロジック制御ユニット117に
接続される。制御ユニット111は、ロジック制御ユニッ
ト117の制御のもとで通常の読み取り及び書き込み信号
を制御メモリへ供給する。

図10において、パケットメモリインターフェイスは、
アドレスレジスタ120へアドレスを供給するためにレジ
スタアレイ114からアドレスデータを受け取るように接
続されたアドレスジェネレータ123を備えている。アド
レスレジスタ120は、制御ユニット121の制御のもとでパ
ケットメモリ83に対して情報を読み取ったり書き込んだ
りするためにパケットメモリ83をアドレスするアドレス
を供給する。制御ユニット121は、ロジック制御ユニッ
ト117の制御のもとでパケットメモリ83に通常の読み取
り及び書き込み信号を供給する。データレジスタ122
は、繰り返し冗長性のコードユニット（CRC）115によっ
て処理するために入力セルバッファ86へデータを供給す
る。出力セルのデータは、パケットメモリ83又は一定ビ
ットレート（CBR）入力134からデータレジスタ122に記
憶される。

図10のソースの動作は、パケット化されたセル又はCB
R情報を、出力セルバッファ86への出力としてATMリンク
に供給することである。バッファ86における各セルのヘ
ッダ情報は、データレジスタ112から受け取られる。ロ
ジック制御ユニット117は、パケットメモリ83内のパケ
ットをバッファ86へ出力するためのセルにセグメント化
するか、或いはCBR入力からの情報を出力するために必
要な論理動作を制御する。コアプロセッサ128のロジッ
ク制御ユニット117は、以下のテーブル１−１及びテー
ブル１−２に詳細に示されている。テーブル１−２は、
半導体チップ技術において回路を従来のやり方で定義す
る擬似コードを表す。この擬似コードは、IEEEによって
規格化されたVHDL回路仕様に直接変換することができ
る。

再構成ユニット−図11 図11において、再構成ユニット103'、メモリユニット
102'及びホスト101'は、図２の通信システムにおける行
き先４−Ｄのような行き先にとって典型的なものであ
る。

図11において、共通メモリユニット102'は、制御メモ
リ81'と、パケットメモリ83'とを備えている。再構成ユ
ニット103'は、制御メモリインターフェイス（CM IF）
82'と、パケットメモリインターフェイス（PM IF）84'
と、ホストインターフェイス127'と、セルインターフェ
イス126'とを備えている。セルインターフェイスは、入
力セルバッファ86'及びレート制御出力87'を備えてい
る。再構成ユニット103'は、コアプロセッサ128'を備
え、該コアプロセッサは、ロジック制御ユニット117
と、レジスタアレイ114'と、カウンタ88'とを含む。カ
ウンタ88'は外部クロック89'によって歩進される。制御
メモリインターフェイス82'は、コアプロセッサ128'を
制御メモリ81'に接続する。制御メモリインターフェイ
スは、アドレスジェネレータ113'と、アドレスレジスタ
110'と、制御ユニット111'と、データレジスタ112'とを
備えている。アドレスジェネレータ113'は、レジスタア
レイ114'からの情報の制御のもとでアドレスレジスタ11
0'にアドレスを供給する。アドレスレジスタ110'からの
アドレスは、制御メモリ81'をアドレスし、このメモリ8
1'からデータレジスタ112'へデータを供給するか、又は
この制御メモリ81'に記憶するようにデータレジスタ11
2'からのデータを受け取る。制御ユニット111'は、制御
メモリ81'に対して制御信号をやり取りするためにロジ
ック制御ユニット117に接続される。制御ユニット111'
は、ロジック制御ユニット117の制御のもとで制御メモ
リ81'へ通常の読み取り及び書き込み信号を供給する。

図11において、パケットメモリインターフェイスは、
アドレスレジスタ120'にアドレスを供給するためにレジ
スタアレイ114'からアドレスデータを受け取るように接
続されたアドレスジェネレータ123'を備えている。アド
レスレジスタ120'は、制御ユニット121'の制御のもとで
パケットメモリ83'から情報を読み取ったり書き込んだ
するためにパケットメモリ83'をアドレスするアドレス
を与える。制御ユニット121'は、ロジック制御ユニット
117の制御のもとでパケットメモリ83'に通常の読み取り
及び書き込み信号を送る。データレジスタ122'は、繰り
返し冗長性のコードユニット（CRC）118により処理され
た後に入力セルバッファ86'からのデータを受け取る。
入力セルからのデータは、パケットメモリ83'に入力す
るか又は一定ビットレート（CBR）出力134'へ出力する
ためにデータレジスタ122'に記憶される。

図11の行き先の動作は、パケット化されたセル又はCB
R情報をATMリンクから入力セルバッファ86'への入力と
して受け取ることである。バッファ86'の各セルからの
ヘッダ情報はロジック制御ユニット117へ入力される。
このロジック制御ユニット117は、バッファ86'からのセ
ルをパケットメモリ83'のパケットに再構成するか或い
はセル情報をCBR出力に出力するために必要な論理動作
を制御する。コアプロセッサ128'のロジック制御ユニッ
ト117は、以下のテーブル２−１及びテーブル２−２に
詳細に示されている。テーブル２−２は、半導体チップ
技術において回路を従来のやり方で定義する擬似コード
を表している。この擬似コードは、IEEEによって規格化
されたVHDL回路仕様に直接的に変換することができる。

コアプロセッサユニットの動作 テーブル１−２により定義された図10のコアプロセッ
サ128は、１つ以上の仮想チャンネルの各々に対してセ
ルの処理を制御するための処理ユニットである。

コアプロセッサユニット128は、テーブル１−２によ
って定義される。テーブル１−２は、「非同期転送モー
ド（ATM）ネットワークにおいて反動的渋滞制御を行う
方法及び装置」と題する前記特許出願に詳細に示された
可変発信レートユニットを備えている。この可変発信レ
ートユニットに加えて、本発明では、２次元待ち行列構
成、パイプライン構成、パケットエージング及び一定ビ
ットレート送信に関連した付加的な機能及びユニットが
追加される。

全体的に、コアプロセッサユニット128は、テーブル
１−２の１行目ないし12行目によって定義されたスケジ
ューラ回路の制御のもとにある。コアプロセッサユニッ
ト128の基本的なタイミングは、図10のセグメントユニ
ットに現れるように、テーブル１−２の３行目のXmit_T
ime〔Rate_Queue〕によって制御される。特定のRate_Qu
eue（例えば、図12のレート待ち行列）に対して送信時
間がアクティブな場合には、テーブル１−２の46行目の
Service_Rate_Queue手順に入る。このサービスレート待
ち行列手順は、レート待ち行列において各仮想チャンネ
ルに対応し、61ないし71行目の平均計測ルーチン、74な
いし100行目及び124ないし126行目の送信（Xmit）セル
ルーチン、102ないし120行目の送信レート回復ルーチン
を含む多数のルーチンを実行する。この手順が終わる
と、スケジューラへの復帰がなされ、６行目において、
CBR送信信号がアクティブであるかどうかのチェックが
なされ、もしそうであれば、CBRチャンネルを経てCBRセ
ルが送信される。

セルを送信する手順は、134ないし145行目に示されて
いる。その後、復帰がなされた場合には、スケジューラ
の９行目において渋滞信号に対するチェックが行われ、
これは16ないし27行目の手順である。その後、スケジュ
ーラの10行目に復帰がなされ、148ないし171行目に現れ
るLink_New_Descriptor手順が呼び出される。

テーブル１−２のコアプロセッサ128は、１つ以上の
仮想チャンネルの各々に対してセルの処理を制御するた
めの処理ユニットである。コアプロセッサは、制御情報
の処理を制御するための制御ロジックと、データの処理
を制御するためのデータロジックとを備えている。これ
ら制御ロジック及びデータロジックは、１つ以上の仮想
チャンネルの各々に対しセルクロックレートまでATMネ
ットワーク内でセルを送信維持するためにデータ及び制
御情報を同時に処理するように動作する。

テーブル１−２を参照すれば、データロジックは、13
4行目で始まるXmit_Cell手順の一部を含んでいる。デー
タロジックは、144行目でATMリンクに送信するためにセ
ルがセルインターフェイスに得られるようにする。送信
されるセルは、制御ロジック及び制御メモリインターフ
ェイスを用いて138行目で読み取られるセルヘッダを備
えている。又、送信されるセルは、データロジック及び
パケットメモリインターフェイスを用いて139行目で読
み取られるセルペイロードを備えている。

２次元待ち行列−図12 図12には、図10の制御メモリに形成されるレート待ち
行列及びチャンネル待ち行列構造の例が示されている。
図12の縦方向に現れるレート待ち行列は、ATMネットワ
ークを経て同じレートで転送されるべき各パケットに対
する記述子を含んでいる。図12の横方向に現れるチャン
ネル待ち行列は、ATMネットワークを経て同じレートで
転送されるべき同じ仮想チャンネルの各パケットに対す
る記述子を含んでいる。

図12−１を参照すれば、各長方形は記述子Ｘを表し、
これは、２つのポインタ、即ち垂直ポインタｖ及び水平
ポインタｈを含んでいる。更に、各記述子は、パケット
に関連した他の制御情報を含み、例えば、パケット内の
ビット（又はセル）の数を示す長さフィールド１を含ん
でいる。パケット記述子において、Ｘは図10の待ち行列
によって処理されている特定パケットの識別を表す。各
記述子Ｘに対し、関連レート待ち行列ポインタｖは、同
じ送信レートを有するパケットのリンクされたリストを
形成するレート待ち行列（垂直のチェーン）において次
の順序の記述子を識別する。図12−１において、記述子
６（Ｘ＝６）は、レート待ち行列の末尾にある。という
のは、次の順序の垂直パケットが、記述子０であり、即
ち記述子６に対してｖ＝０だからである。記述子１は、
リンクされたリストの最初にある。記述子１は、次の順
序のパケット３を指す垂直ポインタ３を有している。記
述子３は、記述子４を指すポインタ４（ｖ＝４）を有し
ている。記述子４は、待ち行列記述子６の末尾を指すポ
インタ６を有している。縦方向のレート待ち行列は、記
述子１、記述子３、記述子４及び記述子６を含む。

レート待ち行列に加えて、１つ以上のチャンネル待ち
行列が横方向に示されている。記述子１は、記述子２を
指す水平ポインタ２を有する。記述子２は、水平ポイン
タｈ＝０と、ブランクである垂直ポインタとを有する。
従って、記述子２は、記述子１及び記述子２を含んでい
て１つの垂直チャンネルを表している水平チャンネル待
ち行列に末尾にある。同様に、記述子５は、記述子４及
び記述子５を含むチャンネル待ち行列の末尾にある。同
様に、記述子７は、記述子６及び記述子７を含むチャン
ネル待ち行列の末尾にある。

図12−２では、記述子４及び記述子５を含むチャンネ
ル待ち行列に追加の記述子である記述子８を追加するこ
とにより、図12−１の待ち行列構造が変更されている。
記述子８の追加により、記述子５のｈポインタは、図12
−１に現れる０から、図12−２に現れる８へと変更され
ることに注意されたい。８は、記述子４及び記述子５の
チャンネル待ち行列に加えられる記述子８に対するポイ
ンタである。

図12−３では、記述子３がレート待ち行列から除去さ
れる。記述子３の除去に伴い、記述子１のｖポインタが
図12−２に現れる３から図12−３に現れる４へと変更さ
れ、これにより、次の順序の記述子４を指す。

図12−４では、図12−３の記述子４が除去される。こ
の除去に伴い、図12−３に現れる記述子１のポインタ
は、４から、図12−４に現れる５へと変更される。同様
に、記述子５は、その垂直ポインタがブランクから６へ
と変更されることにより、レート（垂直）待ち行列の末
尾にある記述子６を指す。

図12は、図10のコアプロセッサユニット128により同
時に処理される多数の考えられるレート待ち行列の１つ
の例である。図10のコア処理ユニット128は、パケット
記述子を待ち行列に加えたり除去したりする。動作中
に、コアプロセッサユニット128は、テーブル１−２の
１ないし12行目に定められたスケジューラ回路によって
制御される。

テーブル１−２を参照すれば、垂直のレート待ち行列
又は水平のチャンネル待ち行列のいずれかに対して新た
な記述子をリンクすることは、テーブル１−２の148行
目で始まるLink_New_Descriptor手順によって制御され
る。垂直のレート待ち行例の初めに挿入することは、15
4行目で開始されそして水平のチャンネル待ち行列の末
尾に挿入することは、162行目で開始される。

テーブル１−２において、垂直のレート待ち行列又は
水平のチャンネル待ち行列のいずれかから記述子をリン
ク解除することは、テーブル１−２の174行目で始まるD
elink_Descriptor手順によって制御される。垂直のレー
ト待ち行列を崩壊するための除去は、182行目又は195行
目で始まり、そして水平のチャンネル待ち行列を収縮す
るための除去は、187行目又は200行目で始まる。

セグメントユニットのパイプライン動作−図13 図13には、図10のセグメント化コアプロセッサ128の
パイプライン動作の例が示されている。セルインターフ
ェイス、制御メモリインターフェイス、ホストインター
フェイス及びパケットメモリインターフェイスに対する
処理が、プロセッサに対する内部の計算と共に、現在セ
ルＮ、手前のセルＮ−１及び次のセルＮ＋１について示
されている。

図13において、セルインターフェイス、制御メモリイ
ンターフェイス及びパケットメモリインターフェイスに
対向する直線は、これらのインターフェイスにより各々
行われる処理を表している。図13において、セルインタ
ーフェイス、制御メモリインターフェイス及びパケット
メモリインターフェイスの直線間の曲線は、これらイン
ターフェイス間のタイミングの依存性を表している。１
つのインターフェイスに沿ったカーブした矢印の開始点
で終わるプロセスは、別のインターフェイスのカーブし
た矢印の終了点で始まるプロセスより前に完了しなけれ
ばならない。

図13から明らかなように、セルＮ−１に対するセルの
処理はセルＮに対するセルの処理と重畳し、同様に、セ
ルＮに対する処理はセルＮ＋１に対する処理と重畳す
る。種々のセルに対する処理のこのパイプライン式の重
畳により、セルの送信レートは最大にされる。

図13において、接頭語Ｗは一般に書き込み動作を指
し、接頭語Ｒは一般に読み取り動作を指し、そして接頭
語Ｘは一般に送信動作を指す。図13の説明語はテーブル
１−２のコメントフィールドに相関され、テーブル１−
２の回路仕様ロジックと図13に示すそのパイプライン動
作との相関関係を示している。セルインターフェイス各
々における動作に対してセルの情報の処理をパイプライ
ン構成にすることにより、図10のソースのコアプロセッ
サユニット128は、１つ以上の仮想チャンネルの各々に
対しセルのクロックレートまでATMネットワーク内でセ
ルの送信を持続するようにデータ及び制御情報を同時に
処理することができる。

図13を参照すれば、送信される各セルは、ヘッダ部分
と、ペイロード部分とを有している。セルＮの場合に
は、ヘッダ部分は、セルＮの読み取り仮想ヘッダ（RV
H）動作により制御メモリインターフェイスにおいて決
定される。制御メモリインターフェイスによるセルＮの
ヘッダの読み取りと同時に、セルＮのペイロード情報
が、セルＮのロードLBPmem動作中にパケットメモリイン
ターフェイスによって読み取られる。セルＮのヘッダ及
びペイロードが、各々、セルＮのRVH及びLBPmem動作中
に制御メモリインターフェイス及びパケットメモリイン
ターフェイスによって読み取られる間に、Ｎ−１セルの
ペイロードに対するデータ送信が、セルＮ−１に対する
XCPyld動作中にセルインターフェイスによって同時に処
理される。

セルＮに対するこれらの動作が完了した後に、セルＮ
のヘッダがXCH動作中に送信され、これに続いて、セル
ＮのXCPyld動作中にペイロードが送信される。ヘッダ及
びペイロードがセルインターフェイスによって送信され
るのと同時に、制御メモリインターフェイスは、WCD、W
Vc、RCD及びRVC動作を同時に実行する。このように、セ
ルインターフェイス、制御メモリインターフェイス及び
パケットメモリインターフェイスを含む種々のインター
フェイスを経てのパイプライン動作が同時に行われるこ
とが明らかであろう。

再構成ユニットのパイプライン動作−図14 図14には、図11の再構成ユニット103'内のコアプロセ
ッサ128'のパイプライン処理が示されている。コアプロ
セッサ128'の処理は、セルＮ−１の処理がセルＮの処理
と同時でありそしてセルＮの処理がセルＮ＋１の処理と
同時であるという点でパイプライン式である。図14の説
明語は、テーブル２−２のコメントフィールドに相関さ
れ、テーブル２−２の回路仕様ロジックと図14に示され
たそのパイプライン動作との相関関係を示している。セ
ルインターフェイスの各々における動作に対しセルの情
報の処理をパイプライン構成にすることにより、図11の
行き先内のコアプロセッサユニット128'は、１つ以上の
仮想チャンネルの各々に対してセルのクロックレートま
でATMネットワーク内のセルの受信を持続するようにデ
ータ及び制御情報を同時に処理することができる。

セグメント化及び再構成の合成動作−図15 図15には、ソースのセグメント化動作と、行き先の対
応する動作とが典型的なパケットに対して概略的に示さ
れている。図15の各パケットは、記述子１のパケット14
1と同様に、Ｃ（1,1）、Ｃ（1,2）、・・・Ｃ（1,n）と
示された複数のセルを備えている。同様に、図15の更に
別の記述子２及び記述子３のパケット142及び143は、記
述子２のセル及び記述子３のセルを有する。記述子２の
セルは、Ｃ（2,1）、Ｃ（2,2）、・・・Ｃ（2,n）であ
る。同様に、記述子３のセルは、Ｃ（3,1）、Ｃ（3,
2）、・・・Ｃ（3,n）である。ATMリンク上の最初のセ
ルは、例えばＣ（1,1）、Ｃ（2,1）、Ｃ（3,1）という
ようにＣ（ｎ＋１）まで生じる。これらの最初のセルの
後に、セルＣ（1,2）、Ｃ（2,2）、Ｃ（3,2）というよ
うにＣ（3,n）まで続く。このように、種々のパケット
から出て行くセルは、ATMリンク上でインターリーブさ
れる。各パケットからのセルは、それらがソースのセグ
メントプロセッサによって送信されたのと同じ順序で行
き先の再構成プロセッサに受け取られる。再構成動作に
おいてインターリーブされたセルはパケットへと再構成
され、行き先におけるパケット140'のセルは、再構成の
後に同じ順序、即ちＣ（1,1）、Ｃ（1,2）、・・・Ｃ
（1,n）となる。

平均レートの計測−図16ないし20 図16を参照すれば、セルクロックは、セルクロックレ
ートを確立する０ないし31のセル周期を有する。

図17において、セルを送信するための特定チャンネル
の要求が、テーブル１−２のXmit_Cell要求のように生
じる。図16のセルクロックの時間０に、セルを送信する
２つの要求がペンディングになっている。テーブル１−
２の平均レート計測ルーチンでは、TIカウンタの各時間
切れに対して平均で１つのセルしか送信できない。図18
を参照すれば、TIカウンタは、クロック０から４の間に
最大カウント（TIQ）から最小カウント（０）までカウ
ントダウンしそしてクロック５の際に最大カウント（こ
こに示す特定の実施例では４）にリセットする。TIカウ
ント動作は、テーブル１−２の61ないし71行目の平均計
測ルーチンに示されている。

図19において、セルカウンタは、セルを送信するのに
使用できる機会の数を累積するアキュムレータである。
セルカウンタは、TIカウンタが０にカウントダウンする
たびに増加される。セルカウンタは、セルの送信が生じ
るたびに減少される。データの送信が図20に示されてい
る。図19を参照すれば、時間４において、TIカウンタが
０に減少されるときにセルカウンタが増加される。セル
カウンタは、時間４に、平均計測ルーチンに従って１つ
のセルを送信できることを示す。従って、図17に示すよ
うにデータ要求はペンディングになっているから、デー
タは実際に図20の時間５に送信され、これにより、セル
カウンタをT5において減少させると共に、データ送信要
求を図17に示すように１に減少させる。同様に、図19の
セルカウンタは、図18に示すように、TIカウンタが時間
９に時間切れしたときに再び増加される。図17に示すよ
うに要求はペンディングになっているから、データセル
は図20に示すように時間10に送信されそしてセルカウン
タは０に戻るように減少される。このときには、図17に
示すように、それ以上のデータ送信要求がペンディング
になっておらず、そして時間14に、TIカウンタが時間切
れしたときに、セルカウンタが再び増加される。再び時
間19に、TIカウンタが０まで減少すると、この場合もデ
ータ送信要求はペンディングになっておらず、従って、
セルカウンタは時間19に２に増加される。同様に、時間
24に、TIカウンタが時間切れしたときに、セルカウンタ
はカウント３に増加される。その後、データ送信要求が
４個のセルを送信する要求に対して生じたときには、全
部で３個のセルに対し時間26、27及び28にセルが送信さ
れる。同様に、図20の時間26、27及び28における３個の
セルの送信に対応してセルカウンタが３の値から０に減
少される。時間28には、セルカウンタが０であり、これ
は、データ要求によって送信されるべき第４のセルが依
然ペンディングであるが、時間29には送信できないこと
を意味する。しかしながら、時間29に、TIカウンタが再
び０に減少されたときに、図19のセルカウンタは１に増
加され、これにより、時間30に更に別のデータ送信を行
うことができ、時間31の後にデータ要求待ち行列が０に
リセットされて、それ以上の要求がペンディングになら
ないようにされる。

テーブル１−２を参照すれば、TIカウンタの動作は次
の通りである。62行目に示すように、TI_Ctrカウンタが
０に等しい場合には、64行目において、TIカウンタはTI
Qの最大値にリセットされる。TIカウンタは、これが０
より大きい場合に、１だけ減少される。TIカウンタが０
に等しくなると、セルカウンタは、CQの最大値まで１づ
つ増加される。

テーブル１−２の84行目において動作が続き、この84
行目においてセルカウンタが０より大きい場合に、セル
カウンタは１だけ減少され、そして87行目において、仮
想チャンネル上でセルの送信が行われる。

テーブル１−２において、発信レートユニットは、61
ないし71行目に、平均レートを確立する手段を含み、10
2ないし115行目に、渋滞信号の不存在に応答して送信レ
ートを回復するXmitレート回復ルーチン手段を含み、そ
して84行目に、平均送信レートが平均レートを越えない
ように防止する手段を含んでいる。

パケットエージング テーブル２−２の再構成プロセッサの動作は、１ない
し９行目に示すようにスケジューラによって制御され
る。ATMリンクからバッファに入力データが生じたとき
には、４行目のReceive_Cell手順が呼び出され、この手
順は11ないし104行目に示されている。セル受信動作を
実行するのにビジーでなく、そして５行目のパケットエ
ージングタイマーがオーバーフローするに充分な時間が
経過したときには、106ないし148行目のエージパケット
ルーチンが呼び出される。時間５のパケットエージング
タイマーは、全てのパケットに使用される共通のタイマ
ーである。タイマーは共通であるが、各パケットは異な
るエージング時間をもつことができる。89ないし92行目
を参照すれば、受け取られた各セルは、メッセージ（BO
M）セルの開始であるかどうか判断するように検査さ
れ、もしそうであれば、そのパケットに対するパケット
時間切れがパケットエージ限界にセットされる。パケッ
トエージ限界は、エージパケットルーチンが実行される
たびに増加されるスタートカウントである。特定のセル
に対し91行目にセットされたパケット時間切れの値は、
93行目において、制御メモリに書き込まれる（図14のWD
esc動作）。エージパケット手順では、136行目において
パッケージの時間切れが１だけ増加され、その増加され
たパケット時間切れがバッファ記述子に書き込まれる。
パケット時間切れがオーバーフロー状態まで増加された
場合は、140行目において状態をインアクティブにセッ
トしそして141行目において仮想チャンネルに対するイ
ンアクティブな状態を状態及びバッファ記述子フィール
ドに書き込むことにより、そのパケットが捨てられる。
最後に、142行目において、Write for Packet_Comple
te_Queueがホストユニットにパケットを使用できるよう
にする。

更に別の他の実施例 以上、好まし実施例を参照して本発明を詳細に説明し
たが、本発明の精神及び範囲から逸脱せずにその形式及
び細部に前記及び他の変更がなされ得ることが当業者に
理解されよう。

請求の範囲は、次の通りである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 シング グールライ アメリカ合衆国 カリフォルニア州 95148 サン ホセ レミントン ウェ イ 3039 (72)発明者 グラヴァー ウィリー ティー アメリカ合衆国 カリフォルニア州 95148 サン ホセ レイヴンスウッド ウェイ 3187 (72)発明者 グプタ アマー アメリカ合衆国 カリフォルニア州 95014 クーパーティノ フレミンガム ウェイ 18460 (72)発明者 バックリー クリフォード ジェームズ アメリカ合衆国 カリフォルニア州 95148 サン ホセ クリークウッド ドライヴ 1178 (56)参考文献 特開 平２−170646（ＪＰ，Ａ) Ｍａｒｉｏ Ｇｅｒｌａ，ｅｔ ａ ｌ．，”Ｃｏｎｇｅｓｔｉｏｎ Ｃｏｎ ｔｒｏｌ ｉｎ Ｉｎｔｅｒｃｏｎｎｅ ｃｔｅｄ ＬＡＮｓ”，ＩＥＥＥ Ｎｅ ｔｗｏｒｋ，米国，ＩＥＥＥ，1988年 １月，Ｖｏｌ．２，Ｉｓｓｕｅ １，ｐ ａｇｅｓ 72−76 Ｄｏｕｇｌａｓ Ｅ． Ｃｏｍｅｒ, ｅｔ ａｌ．，”Ａ Ｒａｔｅ−Ｂａｓ ｅｄ Ｃｏｎｇｅｓｔｉｏｎ Ａｖｏｉ ｄａｎｃｅ ａｎｄ Ｃｏｎｔｒｏｌ Ｓｃｈｅｍｅ ｆｏｒ Ｐａｃｋｅｔ Ｓｗｉｔｃｈｅｄ Ｎｅｔｗｏｒｋ ｓ”，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ 10ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｄｉｓｔ ｒｉｂｕｔｅｄ Ｃｏｍｐｕｔｉｎｇ Ｓｙｓｔｅｍｓ，1990，米国，ＩＥＥ Ｅ，1990年 ５月28日，ｐａｇｅｓ 390−397 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28

Claims (64)

(57)【特許請求の範囲】
1. 【請求項１】渋滞制御を有する通信システムにおいて、 渋滞信号に応答して異なる送信レートで順方向情報信号
   を送信し、渋滞信号に応答して前記送信レートを減ず
   る、可変発信レートユニットを各々含む複数のソース
   と、 複数の行き先と、 前記ソースを前記行き先に接続する非同期転送モード
   （ATM）ネットワークを形成する１つまたはそれ以上の
   ノードとを備えており、 前記ノードの各々は、前記ネットワークを通して行き先
   の方へ順方向に情報を転送するための順方向経路と、前
   記ネットワークを通してソースの方へ逆方向に渋滞信号
   を戻ず返送経路と、前記ノードにおいて渋滞に応答して
   渋滞信号を発生する渋滞信号発生手段とを含んでおり、 前記ネットワークは、複数の仮想チャンネルを有してお
   り、 各仮想チャンネルにおいては、前記複数のソースのうち
   の１つが、１つまたはそれ以上のノードからの順方向経
   路をリンクすることにより前記ネットワークを通して前
   記複数の行き先のうちの１つにリンクされており、前記
   発信レートユニットは、前記仮想チャンネルを通して渋
   滞信号に応答して異なる送信レートで順方向情報信号を
   送信し、前記複数の行き先のうちの前記１つは、前記１
   つまたそれ以上のノードからの返送経路をリンクするこ
   とにより前記ネットワークを通して前記複数のソースの
   うちの前記１つにリンクされており、前記ノードのうち
   の１つにおける前記渋滞信号発生手段は、前記ノードの
   うちの前記１つにおける渋滞に応答して前記仮想チャン
   ネルに対する前記渋滞信号を発生し、前記複数の行き先
   の１つへの伝達を要することなく前記逆方向に前記渋滞
   信号を送信することを特徴とする通信システム。
2. 【請求項２】前記発信レートユニットは、渋滞信号のな
   いことに応答して、送信レートを増大する請求項１記載
   の通信システム。
3. 【請求項３】渋滞したノードからソースへと戻る渋滞信
   号のための送信間隔は短く、発信レートユニットがその
   送信レートを応動的に変更し、渋滞を減少させることが
   できるようにした請求項１記載の通信システム。
4. 【請求項４】渋滞したノードからソースへと戻る渋滞信
   号のための送信間隔は、仮想チャンネルを通して送信さ
   れる情報信号の間の間隔より短く、前記発信レートユニ
   ットは、渋滞を減少させるようにその送信レートを変更
   するよう応動的に応答する請求項１記載の通信システ
   ム。
5. 【請求項５】渋滞したノードからソースへと戻る渋滞信
   号のための送信間隔は、仮想チャンネルを通して送信さ
   れる情報信号の間の10間隔より短く、発信レートユニッ
   トは、渋滞を減少させるようにその送信レートを変更す
   るよう応動的に応答する請求項１記載の通信システム。
6. 【請求項６】各ノードで渋滞信号を発生するのに必要と
   される処理時間は、渋滞信号のための前記送信間隔の10
   分の１より短い請求項１記載の通信システム。
7. 【請求項７】前記発信レートユニットは、渋滞信号に応
   答して指数関数的に前記送信レートを減少させる手段を
   有する請求項１記載の通信システム。
8. 【請求項８】前記発信レートユニットは、前記送信レー
   トを減少させた後、渋滞信号のないことに応答して、指
   数関数的に前記送信レートを増大させる手段を有する請
   求項７記載の通信システム。
9. 【請求項９】前記送信レートを増大させる割合は、前記
   送信レートを減少させる割合より小さい請求項８記載の
   通信システム。
10. 【請求項１０】前記順方向情報は、セルに細分されてお
    り、各セルは、仮想チャンネル識別子を含み、各ノード
    は、スイッチング素子を含み、各スイッチング素子は、
    スイッチファブリックと、該スイッチファブリックによ
    って相互接続された複数のポートコントローラとを含
    み、該ポートコントローラの各々は、入力コントローラ
    と、出力コントローラと、そのノードにおける渋滞を検
    出する渋滞検出手段と、順方向経路から返送経路へと仮
    想チャンネル識別子を有するセルをコピーし、前記返送
    経路に渋滞信号を発生する反転手段とを含む請求項１記
    載の通信システム。
11. 【請求項１１】前記反転手段は、戻りセルが送りセルか
    ら区別されるようにコピーしたセルを返送経路指示子で
    マークするための反転マーカ手段を含む請求項10記載の
    通信システム。
12. 【請求項１２】前記ポートコントローラの各々は、順方
    向経路のため１つの仮想チャンネルから、または、返送
    経路のため別の仮想チャンネルから、セルを選択するた
    めのセレクタ手段を含む請求項10記載の通信システム。
13. 【請求項１３】前記セレクタ手段は、渋滞信号がそのネ
    ットワークにおける優先権を与えられるように順方向経
    路からセルを飛び越して返送経路からセルを選択する請
    求項12記載の通信システム。
14. 【請求項１４】前記順方向経路は、順方向におけるセル
    を記憶する待ち行列を含み、前記待ち行列の各々は、渋
    滞信号を形成するため待ち行列の満杯度の関数として待
    ち行列レベル信号を与える手段を含む請求項10記載の通
    信システム。
15. 【請求項１５】前記順方向情報はセルに細分され、各セ
    ルは、仮想チャンネル識別子を含み、各ノードは、スイ
    ッチング素子を含み、各スイッチング素子は、スイッチ
    ファブリックと、該スイッチファブリックによって相互
    接続された複数のポートコントローラとを含み、各ポー
    トコントローラは、通信リンクに接続されており、該リ
    ンクに対し、そのリンクに入来する仮想チャンネル識別
    子を受けて、その入来セルの入力仮想チャンネル識別子
    を、前記スイッチファブリックに接続された別のポート
    コントローラに対する送出セルの出力仮想チャンネル識
    別子へと応答的に変換する入力コントローラと、前記リ
    ンクに対する出力コントローラと、そのノードにおける
    渋滞を検出する渋滞検出手段と、順方向経路から返送経
    路への仮想チャンネル識別子を有するセルをコピーして
    その返送経路に渋滞信号を発生する反転手段とを含み、
    前記反転手段は、前記入力仮想チャンネル識別子へと反
    転変換されるように前記出力仮想チャンネル識別子を接
    続し、そのリンクを通して順方向経路および返送経路に
    おけるセルに対する仮想チャンネル識別子が同じとなる
    ようにする請求項１記載の通信システム。
16. 【請求項１６】前記ポートコントローラは、リンクの順
    方向経路および返送経路に対するセルを待ち行列に入れ
    るための並列に接続された１つまたはそれ以上の待ち行
    列を含み、該待ち行列は、それらの満杯度を示す待ち行
    列レベル信号を与え、これら待ち行列からセルを選択す
    るセレクタ手段を含む請求項15記載の通信システム。
17. 【請求項１７】前記セレクタ手段は、渋滞信号がそのネ
    ットワークにおける優先権を与えられるように順方向経
    路からセルを飛び越して返送経路からセルを選択する請
    求項16記載の通信システム。
18. 【請求項１８】前記反転手段は、戻りセルが送りセルか
    ら区別されるようにコピーしたセルを返送経路指示子で
    マークするための反転マーカ手段を含む請求項15記載の
    通信システム。
19. 【請求項１９】前記ポートコントローラの各々は、順方
    向経路のため１つの仮想チャンネルから、または、返送
    経路のため別の仮想チャンネルから、セルを選択するた
    めのセレクタ手段を含む請求項15記載の通信システム。
20. 【請求項２０】前記セレクタ手段は、渋滞信号がそのネ
    ットワークにおける優先権を与えられるように順方向経
    路からセルを飛び越して返送経路からセルを選択する請
    求項15記載の通信システム。
21. 【請求項２１】前記順方向経路は、順方向におけるセル
    を記憶する待ち行列を含み、この待ち行列の各々は、渋
    滞信号を形成するため待ち行列の満杯度の関数として待
    ち行列レベル信号を与える手段を含む請求項15記載の通
    信システム。
22. 【請求項２２】ローカル渋滞制御を有する広域通信シス
    テムにおいて、複数のローカル通信システムを備えてお
    り、各ローカル通信システムは、異なる送信レートで順
    方向情報信号を送信し、渋滞信号の存在に応答して送信
    レートを減少させ、渋滞信号のないことに応答して送信
    レートを増大させる、可変発信レートユニットを各々含
    む複数のローカルソースと、 複数のローカル行き先と、 前記ソースを前記行き先に接続する非同期転送モード
    （ATM）ローカルネットワークを形成する１つまたはそ
    れ以上のローカルノードとを備えており、 前記ローカルノードの各々は、前記ネットワークを通し
    て行き先の方へ順方向において情報を異なる選択し得る
    送信レートで転送するための順方向路と、 前記ネットワークを通してソースの方へ逆方向に渋滞信
    号を戻す返送路と、前記ローカルノードにおいて渋滞に
    応答して渋滞信号を発生する渋滞信号発生手段とを含ん
    でおり、 前記ネットワークは、複数の仮想チャンネルを有してお
    り、 各仮想チャンネルにおいては、前記複数のローカルソー
    スのうちの１つが、１つまたはそれ以上のローカルノー
    ドからの順方向路をリンクすることにより前記ローカル
    ネットワークを通して前記複数のローカル行き先のうち
    の１つにリンクされており、前記発信レートユニット
    は、前記仮想チャンネルを通して渋滞信号に応答して異
    なる返送レートで順方向情報信号を送信し、前記複数の
    ローカル行き先のうちの前記１つは、前記１つまたそれ
    以上のノードからの返送路をリンクすることにより前記
    ネットワークを通して前記複数のローカルソースのうち
    の前記１つにリンクされており、前記ローカルノードの
    うちの１つにおける前記渋滞信号発生手段は、前記ロー
    カルノードのうちの前記１つにおける渋滞に応答して前
    記仮想チャンネルに対する前記渋滞信号を発生し、前記
    複数の行き先の１つへの伝達を要することなく前記逆方
    向に前記渋滞信号を送信し、 さらに、 前記ローカルネットワークのうちの１つに接続された１
    つまたはそれ以上の広領域ソースと、 前記ローカルネットワークのうちの別の１つに接続され
    た１つまたはそれ以上の広領域行き先と、 広領域ネットワークを形成するように２つまたはそれ以
    上のローカルネットワークを相互接続する複数のローカ
    ルネットワークリンクとを備えており、 前記広領域ネットワークは、複数の仮想チャンネルを有
    し、各仮想チャンネルにおいては、前記複数の広領域ソ
    ースのうちの１つは、前記ローカルネットワークおよび
    前記ローカルネットワークリンクを介して複数の前記ロ
    ーカルネットワークを通して前記複数の広領域行き先の
    うちの１つにリンクされていることを特徴とする広領域
    通信システム。
23. 【請求項２３】渋滞制御を有する１つまたはそれ以上の
    仮想チャンネルの通信システムにおいて、 渋滞信号に応答して異なる送信レートで順方向情報信号
    を送信し、渋滞のない１つまたはそれ以上のチャンネル
    の各々に対しては最大チャンネルピークセルレートで送
    信し且つ渋滞に遭遇している各チャンネルに対してはそ
    の最大チャンネルピークセルレートより下のレートで送
    信する、可変発信レートユニットを各々含む複数のソー
    スと、 複数の行き先と、 前記ソースを前記行き先に接続する非同期転送モード
    （ATM）ネットワークを形成する１つまたはそれ以上の
    ノードとを備えており、 前記ノードの各々は、前記ネットワークを通して行き先
    の方へ順方向において情報を転送するための順方向路
    と、前記ネットワークを通してソースの方へ逆方向に渋
    滞信号を戻す返送路と、前記ノードにおいて渋滞に応答
    して渋滞信号を発生する渋滞信号発生手段とを含んでお
    り、 前記ネットワークにおける１つまたはそれ以上の仮想チ
    ャンネルの各々においては、前記複数のソースのうちの
    １つが、１つまたはそれ以上のノードからの順方向路を
    リンクすることにより前記ネットワークを通して前記複
    数の行き先のうちの１つにリンクされており、前記発信
    レートユニットは、前記仮想チャンネルを通して渋滞信
    号に応答して異なる送信レートで順方向情報信号を送信
    し、前記複数の行き先のうちの前記１つは、前記１つま
    たそれ以上のノードからの返送路をリンクすることによ
    り前記ネットワークを通して前記複数のソースのうちの
    前記１つにリンクされており、前記ノードのうちの１つ
    における前記渋滞信号発生手段は、前記ノードのうちの
    前記１つにおける渋滞に応答して前記仮想チャンネルに
    対する前記渋滞信号を発生し、前記複数の行き先の１つ
    への伝達を要することなく前記逆方向に前記渋滞信号を
    送信することを特徴とする通信システム。
24. 【請求項２４】応動的制御を有する１つまたはそれ以上
    の仮想チャンネルの通信システムに使用する多重発信レ
    ートソースにおいて、前記通信システムは、前記多重発
    信レートソースの１つまたそれ以上と、複数の行き先
    と、前記ソースを前記行き先に接続する非同期転送モー
    ド（ATM）ネットークを形成する１つまたはそれ以上の
    ノードとを含んでおり、各ノードは、前記ネットワーク
    を通して行き先の方へ順方向において情報を転送するた
    めの順方向路と、前記ネットワークを通してソースの方
    へ逆方向にコントロール信号を戻す返送路と、前記ノー
    ドにおいて渋滞に応答してコントロール信号を発生する
    コントロール信号発生手段とを含んでおり、前記ネット
    ワークにおける１つまたはそれ以上の仮想チャンネルの
    各々においては、前記複数のソースのうちの１つが、１
    つまたはそれ以上のノードから順方向路をリンクするこ
    とにより前記ネットワークを通して前記複数の行き先の
    うちの１つにリンクされており、前記複数の行き先のう
    ちの前記１つは、前記１つまたはそれ以上のノードから
    の返送路をリンクすることにより前記ネットワークを通
    して前記複数のソースのうちの前記１つにリンクされて
    おり、前記ノードのうちの１つにおける前記コントロー
    ル信号発生手段は、前記ノードのうちの前記１つにおけ
    る渋滞に応答して前記仮想チャンネルに対する前記コン
    トロール信号を発生し、前記複数の行き先の１つへの伝
    達を要することなく前記逆方向に前記渋滞信号を送信
    し、 前記多重発信レートソースは、コントロール信号に応答
    して異なる送信レートで順方向情報信号を送信する手段
    を有する、可変発信レートユニットを備えており、該発
    信レートユニットは、コントロール信号のない１つまた
    はそれ以上のチャンネルの各々に対しては最大チャンネ
    ルピークセルレートで送信し且つコントロール信号を与
    えている各チャンネルに対してはその最大チャンネルピ
    ークセルレートより下のレートで送信する出力を有して
    いることを特徴とする多重発信レートソース。
25. 【請求項２５】非同期転送モード（ATM）ネットワーク
    において使用する通信ユニットにおいて、ホストユニッ
    トが、該ネットワークにおける１つまたはそれ以上の仮
    想チャンネルを介しての通信のためにパケットを処理
    し、各パケットは、セルクロックレートでネットワーク
    を介しての送信のために複数の関連したセルにセグメン
    ト化され、各パケットは、データおよびコントロール情
    報を有し、メモリ手段は、前記１つまたはそれ以上の仮
    想チャンネルの各々に対してパケットに関連したセルお
    よびパケットに対するコントロール情報およびデータを
    記憶し、前記通信ユニットは、この通信ユニットを前記
    メモリ手段に対してインターフェイスするメモリインタ
    ーフェイスと、この通信ユニットを前記ATMネットワー
    クに対してインターフェイスするセルインターフェイス
    と、前記１つまたはそれ以上の仮想チャンネルの各々に
    対してセルの処理を制御するコアプロセッサ手段とを備
    えており、該コアプロセッサ手段は、コントロール情報
    の処理の制御をするコントロールロジック手段と、デー
    タの処理の制御をするデータロジック手段とを含んでお
    り、前記コントロールロジック手段およびデータロジッ
    ク手段は、前記１つまたはそれ以上の仮想チャンネルの
    各々に対してセルクロックレートまで前記ATMネットワ
    ークにおけるセルの維持された送信を行うためにデータ
    およびコントロール情報を同時に処理するように作動す
    ることを特徴とする通信ユニット。
26. 【請求項２６】前記通信処理ユニットは、送信されるべ
    きパケットが複数のセルにセグメント化されるセグメン
    ト化ユニットである請求項25記載の通信ユニット。
27. 【請求項２７】前記通信処理ユニットは、送信されたセ
    ルがパケットへと再構成される再構成ユニットである請
    求項25記載の通信ユニット。
28. 【請求項２８】前記ロジックコントロール手段は、各パ
    ケットに対して、そのパケットが前記ATMネットワーク
    における送信状態にあって時間の長さを指示するパケッ
    トエージ値を記憶する手段と、エージ限界を越えたパケ
    ットエージ値を有するパケットを捨てる手段とを含む請
    求項27記載の通信ユニット。
29. 【請求項２９】前記通信処理ユニットは、前記ホストユ
    ニットへ接続するためのホストインターフェイスを含
    み、前記１つまたはそれ以上の仮想チャンネルの各々に
    対して前記メモリインターフェイス、前記セルインター
    フェイスおよび前記ホストインターフェイスに情報を与
    える請求項25記載の通信ユニット。
30. 【請求項３０】共通メモリは、コントロールメモリおよ
    びデータメモリを含み、前記メモリインターフェイス
    は、前記通信処理ユニットを前記コントロールメモリお
    よび前記データメモリへとそれぞれインターフェイスす
    るコントロールインターフェイスおよびデータインター
    フェイスを含む請求項25記載の通信ユニット。
31. 【請求項３１】前記通信処理ユニットは、複数のチャン
    ネルに対するパケットのためにセルを同時に処理し、前
    記コントロールインターフェイス、前記データインター
    フェイスおよび前記セルインターフェイスに同時にセル
    情報を与えるパイプライン処理ユニットである請求項30
    記載の通信ユニット。
32. 【請求項３２】前記ロジック手段は、前記コントロール
    メモリにおける記述子の２次元待ち行列を記憶する手段
    を含み、該手段は、送信されるべきセルを有する異なる
    チャンネルのセルに対して記述子を待ち行列入力するた
    めに第１の次元のレート待ち行列を記憶する手段と、第
    ２の次元のチャンネル待ち行列を記憶する手段とを含ん
    でおり、各チャンネルに対する１つのチャンネル待ち行
    列は、レート待ち行列における記述子を有し、各チャン
    ネル待ち行列は、同じチャンネルのセルに対する記述子
    を待ち行列入力する請求項25記載の通信ユニット。
33. 【請求項３３】前記ロジックコントロール手段は、各送
    信レートに対して異なるレート待ち行列を記憶する手段
    を含む請求項32記載の通信ユニット。
34. 【請求項３４】前記ロジックコントロール手段は、各レ
    ート待ち行列に対して複数の異なるチャンネル待ち行列
    を記憶する手段を含む請求項33記載の通信ユニット。
35. 【請求項３５】前記ロジックコントロール手段は、記述
    子のリンクされたリストして各レート待ち行列を記憶す
    る手段を含み、レート待ち行列における各記述子は、特
    定のレート待ち行列に対するレートで送信されるセルを
    有するチャンネルの異なるものからの記述子を識別する
    請求項33記載の通信ユニット。
36. 【請求項３６】前記ロジックコントロール手段は、記述
    子のリンクされたリストとして各チャンネル待ち行列を
    記憶する手段を含み、各記述子は、前記チャンネルの関
    連した１つに対して、送信されるべきパケットを識別
    し、そのチャンネル待ち行列に対する記述子のリンクさ
    れたリストは、送信されるべきチャンネルの関連したも
    のに対してパケットを全て識別する請求項34記載の通信
    ユニット。
37. 【請求項３７】前記ロジックコントロール手段は、平均
    レート計測に基づいてATMネットワークへのセルの発信
    レートを制御する手段を含む請求項25記載の通信ユニッ
    ト。
38. 【請求項３８】渋滞制御を有する通信システムにおい
    て、 渋滞信号に応答して且つ平均レート計測に応答して異な
    る送信レートで順方向情報信号を送信し、渋滞信号に応
    答して前記送信レートを減ずる、可変発信レートユニッ
    トを各々含む複数のソースと、 複数の行き先と、 前記ソースを前記行き先に接続する非同期転送モード
    （ATM）ネットワークを形成する１つまたはそれ以上の
    ノードとを備えており、 前記ノードの各々は、前記ネットワークを通して行き先
    の方へ順方向において情報を転送するための順方向路
    と、前記ネットワークを通してソースの方へ逆方向に渋
    滞信号を戻す返送路と、前記ノードにおいて渋滞に応答
    して渋滞信号を発生する渋滞信号発生手段とを含んでお
    り、 前記ネットワークは、複数の仮想チャンネルを有してお
    り、 各仮想チャンネルにおいては、前記複数のソースのうち
    の１つが、１つまたはそれ以上のノードからの順方向路
    をリンクすることにより前記ネットワークを通して前記
    複数の行き先のうちの１つにリンクされており、前記発
    信レートユニットは、前記仮想チャンネルを通して渋滞
    信号に応答して異なる送信レートで順方向情報信号を送
    信し、前記複数の行き先のうちの前記１つは、前記１つ
    またそれ以上のノードからの返送路をリンクすることに
    より前記ネットワークを通して前記複数のソースのうち
    の前記１つにリンクされており、前記渋滞信号発生手段
    は、渋滞に応答して前記仮想チャンネルに対する前記渋
    滞信号を発生し、前記複数の行き先の１つへの伝達を要
    することなく前記逆方向に前記渋滞信号を送信すること
    を特徴とする通信システム。
39. 【請求項３９】前記発信レートユニットは、最大平均送
    信レートを決定する手段と、渋滞信号のないことに応答
    して送信レートを回復させる手段と、前記平均送信レー
    トが平均レートを越えないようにする手段とを含む請求
    項38記載の通信システム。
40. 【請求項４０】渋滞したノードからソースへと戻る渋滞
    信号に対する送信間隔は、短く、前記発信レートユニッ
    トがその送信レートを応動的に変更して渋滞を減少させ
    ることができるようになっている請求項38記載の通信シ
    ステム。
41. 【請求項４１】渋滞したノードからソースへと戻る渋滞
    信号に対する送信間隔は、仮想チャンネルを介して送信
    される情報信号の間の間隔より短く、前記発信レートユ
    ニットは、渋滞を減少させるようにその送信レートを変
    更させるように応動的に応答する請求項38記載の通信シ
    ステム。
42. 【請求項４２】渋滞したノードからソースへと戻される
    渋滞信号に対する送信間隔は、仮想チャンネルを介して
    送信される情報信号の間の間隔より短く、前記発信レー
    トユニットは、渋滞を減少させるようにその送信レート
    を変更するように応動的に応答する請求項38記載の通信
    システム。
43. 【請求項４３】各ノードで渋滞信号を発生するに要する
    処理時間は、渋滞信号に対する前記送信間隔の10分の１
    より短い請求項38記載の通信システム。
44. 【請求項４４】前記発信レートユニットは、渋滞信号に
    応答して前記送信レートを指数関数的に減少させる手段
    を有する請求項38記載の通信システム。
45. 【請求項４５】前記発信レートユニットは、最大平均送
    信レートを決定する手段と、渋滞信号によって前記送信
    レートを減少させる手段と、渋滞信号のないことに応答
    して前記送信レートを指数関数的に増大させる手段と、
    前記平均送信レートが前記最大平均送信レートを越えな
    いようにする手段を含む請求項44記載の通信システム。
46. 【請求項４６】前記送信レートを減少させる割合より低
    い割合で前記送信レートを増大させる手段を含む請求項
    45記載の通信システム。
47. 【請求項４７】前記順方向情報は、セルにセグメント化
    され、各セルは、仮想チャンネル識別子を含み、各ノー
    ドは、スイッチング素子を含み、各スイッチング素子
    は、スイッチファブリックと、該スイッチファブリック
    によって相互接続された複数のポートコントローラとを
    含み、該ポートコントローラの各々は、入力コントロー
    ラと、出力コントローラと、そのノードにおける渋滞を
    検出する渋滞検出手段と、順方向路から返送路へと仮想
    チャンネル識別子を有するセルをコピーし、前記返送路
    に渋滞信号を発生する反転手段とを含む請求項38記載の
    通信システム。
48. 【請求項４８】前記反転手段は、戻りセルが送りセルか
    ら区別されるようにコピーしたセルを返送路指示子でマ
    ークするための反転マーカ手段を含む請求項47記載の通
    信システム。
49. 【請求項４９】前記ポートコントロールの各々は、順方
    向路のため１つの仮想チャンネルから、または、返送路
    のため別の仮想チャンネルから、セルを選択するための
    セレクタ手段を含む請求項47記載の通信システム。
50. 【請求項５０】前記セレクタ手段は、渋滞信号がそのネ
    ットワークにおける優先権を与えられるように順方向経
    路からセルを飛び越して返送路からセルを選択する請求
    項49記載の通信システム。
51. 【請求項５１】前記順方向路は、順方向におけるセルを
    記憶する待ち行列を含み、これら待ち行列の各々は、渋
    滞信号を形成するため待ち行列の満杯度の関数として待
    ち行列レベル信号を与える手段を含む請求項47記載の通
    信システム。
52. 【請求項５２】前記順方向情報は、セルにセグメント化
    され、各セルは、仮想チャンネル識別子を含み、各ノー
    ドは、スイッチング素子を含み、各スイッチング素子
    は、スイッチファブリックと、該スイッチファブリック
    によって相互接続され各々通信リンクに接続された複数
    のポートコントローラとを含み、該ポートコントローラ
    の各々は、前記リンクに対してそのリンクにおける入来
    セルの仮想チャンネル識別子を受けて入来セルの入力仮
    想チャンネル識別子を前記スイッチファブリックに接続
    された別のポートコントローラに対する別のリンクのた
    めの送出セルの出力仮想チャンネル識別子へと応答的に
    変換するためのトランスレータを含む入力コントローラ
    と、前記リンクのための出力コントローラと、そのノー
    ドにおける渋滞を検出するための渋滞検出手段と、順方
    向路から返送路への仮想チャンネル識別子を有するセル
    をコピーして前記返送路における渋滞信号を発生する反
    転手段とを含んでおり、該反転手段は、反転変換される
    べき前記出力仮想チャンネル識別子を前記入力仮想チャ
    ンネル識別子に接続して、そのリンクを介しての順方向
    路および返送路におけるセルに対する仮想チャンネル識
    別子が同じとなるようにする請求項51記載の通信システ
    ム。
53. 【請求項５３】前記ポートコントローラは、リンクの順
    方向路および返送路に対するセルを待ち行列入力するた
    めの並列に接続された１つまたはそれ以上の待ち行列を
    含み、該待ち行列は、それらの満杯度を示す待ち行列レ
    ベル信号を与え、これら待ち行列からセルを選択するセ
    レクタ手段を含む請求項47記載の通信システム。
54. 【請求項５４】前記セレクタ手段は、渋滞信号がそのネ
    ットワークにおける優先権を与えられるように順方向経
    路からセルを飛び越して返送路からセルを選択する請求
    項53記載の通信システム。
55. 【請求項５５】前記反転手段は、戻りセルが送りセルか
    ら区別されるようにコピーしたセルを返送路指示子でマ
    ークするための反転マーカ手段を含む請求項52記載の通
    信システム。
56. 【請求項５６】前記ポートコントローラの各々は、順方
    向路のため１つの仮想チャンネルから、または、返送路
    のため別の仮想チャンネルから、セルを選択するための
    セレクタ手段を含む請求項52記載の通信システム。
57. 【請求項５７】前記セレクタ手段は、渋滞信号がそのネ
    ットワークにおける優先権を与えられるように順方向経
    路からセルを飛び越して返送路からセルを選択する請求
    項52記載の通信システム。
58. 【請求項５８】前記順方向路は、順方向におけるセルを
    記憶する待ち行列を含み、前記待ち行列の各々は、渋滞
    信号を形成するため待ち行列の満杯度の関数として待ち
    行列レベル信号を与える手段を含む請求項52記載の通信
    システム。
59. 【請求項５９】ローカル渋滞制御を有する広領域通信シ
    ステムにおいて、 複数のローカル通信システムを備えており、各ローカル
    通信システムは、異なる送信レートで順方向情報信号を
    送信し、渋滞信号の存在に応答して送信レートを減少さ
    せ、渋滞信号のないことに応答して且つ平均レート計測
    に応答して送信レートを増大させる、可変発信レートユ
    ニットを各々含む複数のローカルソースと、 複数のローカル行き先と、 前記ソースを前記行き先に接続する非同期転送モード
    （ATM）ローカルネットワークを形成する１つまたはそ
    れ以上のローカルノードとを備えており、 前記ローカルノードの各々は、前記ネットワークを通し
    て行き先の方へ順方向において情報を異なる選択し得る
    送信レートで転送するための順方向路と、 前記ネットワークを通してソースの方へ逆方向に渋滞信
    号を戻す返送路と、前記ローカルノードにおいて渋滞に
    応答して渋滞信号を発生する渋滞信号発生手段とを含ん
    でおり、 前記ネットワークは、複数の仮想チャンネルを有してお
    り、 各仮想チャンネルにおいては、前記複数のローカルソー
    スのうちの１つが、１つまたはそれ以上のローカルノー
    ドからの順方向路をリンクすることにより 前記ローカルネットワークを通して前記複数のローカル
    行き先のうちの１つにリンクされており、前記発信レー
    トユニットは、前記仮想チャンネルを通して渋滞信号に
    応答して異なる送信レートで送り情報信号を送信し、前
    記複数のローカル行き先のうちの前記１つは、前記１つ
    またはそれ以上のノードからの返送路をリンクすること
    により前記ネットワークを通して前記複数のローカルソ
    ースのうちの前記１つにリンクされており、前記渋滞信
    号発生手段は、渋滞に応答して前記仮想チャンネルに対
    する前記渋滞信号を発生し、前記複数の行き先の１つへ
    の伝達を要することなく前記逆方向に前記渋滞信号を送
    信し、 さらに、 前記ローカルネットワークのうちの１つに接続された１
    つまたはそれ以上の広領域ソースと、 前記ローカルネットワークのうちの別の１つに接続され
    た１つまたはそれ以上の広領域行き先と、 広領域ネットワークを形成するように２つまたはそれ以
    上のローカルネットワークを相互接続する複数のローカ
    ルネットワークリンクとを備えており、 前記広領域ネットワークは、複数の仮想チャンネルを有
    し、各仮想チャンネルにおいては、前記複数の広領域ソ
    ースのうちの１つは、前記ローカルネットワークおよび
    前記ローカルネットワークリンクを介して複数の前記ロ
    ーカルネットワークを通して前記複数の広領域行き先の
    うちの１つにリンクされていることを特徴とする広領域
    通信システム。
60. 【請求項６０】渋滞制御を有する１つまたはそれ以上の
    仮想チャンネルの通信システムにおいて、 渋滞信号に応答して異なる送信レートで順方向情報信号
    を送信し、渋滞のない１つまたはそれ以上のチャンネル
    の各々に対しては最大チャンネルピークセルレートで送
    信し且つ渋滞に遭遇している各チャンネルに対してはそ
    の最大チャンネルピークセルレートより下のレートで送
    信し且つ平均レート計測の制御の下で送信する変更し得
    る発信レートユニットを各々含む複数のソースと、 複数の行き先と、 前記ソースを前記行き先に接続する非同期転送モード
    （ATM）ネットワークを形成する１つまたはそれ以上の
    ノードとを備えており、 前記ノードの各々は、前記ネットワークを通して行き先
    の方へ順方向において情報を転送するための順方向路
    と、前記ネットワークを通してソースの方へ逆方向に渋
    滞信号を戻す返送路と、前記ノードにおいて渋滞に応答
    して渋滞信号を発生する渋滞信号発生手段とを含んでお
    り、 前記ネットワークにおける１つまたはそれ以上の仮想チ
    ャンネルの各々においては、前記複数のソースのうちの
    １つが、１つまたはそれ以上のノードからの順方向路を
    リンクすることにより前記ネットワークを通して前記複
    数の行き先のうちの１つにリンクされており、前記発信
    レートユニットは、前記仮想チャンネルを通して渋滞信
    号に応答して異なる送信レートで送り情報信号を送信
    し、前記複数の行き先のうちの前記１つは、前記１つま
    たはそれ以上のノードからの返送路をリンクすることに
    より前記ネットワークを通して前記複数のソースのうち
    の前記１つにリンクされており、前記渋滞信号発生手段
    は、渋滞に応答して前記仮想チャンネルに対する前記渋
    滞信号を発生し、前記複数の行き先の１つへの伝達を要
    することなく前記逆方向に前記渋滞信号を送信すること
    を特徴とする通信システム。
61. 【請求項６１】応動制御および平均レート計測を各々有
    する１つまたはそれ以上の仮想チャンネルを有する通信
    システムにおいて、１つまたはそれ以上の多重発信レー
    トソースと、複数の行き先と、前記ソースを前記行き先
    に接続する非同期転送モード（ATM）ネットワークを形
    成する１つまたはそれ以上のノードとを含んでおり、各
    ノードは、前記ネットワークを通して行き先の方へ順方
    向において情報を転送するための順方向路と、前記ネッ
    トワークを通してソースの方へ逆方向にコントロール信
    号を戻す返送路と、前記ノードにおいて渋滞に応答して
    コントロール信号を発生するコントロール信号発生手段
    とを含んでおり、前記ネットワークにおける１つ又はそ
    れ以上の仮想チャンネルの各々においては、前記複数の
    ソースのうちの１つが、１つまたはそれ以上のノードか
    らの順方向路をリンクすることにより前記ネットワーク
    を通して前記複数の行き先のうちの１つにリンクされて
    おり、前記複数の行き先のうちの前記１つは、前記１つ
    またそれ以上のノードからの返送路をリンクすることに
    より前記ネットワークを通して前記複数のソースのうち
    の前記１つにリンクされており、前記ノードのうちの１
    つにおける前記コントロール信号発生手段は、渋滞に応
    答して前記仮想チャンネルに対する前記コントロール信
    号を発生し、前記複数の行き先の１つへの伝達を要する
    ことなく前記逆方向に前記渋滞信号を送信し、前記多重
    発信レートソースは、コントロール信号および平均レー
    ト計測に応答して異なる送信レートで順方向情報信号を
    送信する手段を有する変更し得る発信レートユニットを
    備えており、該発信レートユニットは、コントロール信
    号のない１つまたはそれ以上の仮想チャンネルの各々に
    対しては最大チャンネルピークセルレートで送信し且つ
    コントロール信号を与えている各チャンネルに対しては
    その最大チャンネルピークセルレートより下のレートで
    送信する出力を有していることを特徴とする通信システ
    ム。
62. 【請求項６２】非同期転送モード（ATM）ネットワーク
    において使用する通信ユニットにおいて、ホストユニッ
    トが、該ネットワークにおける１つまたはそれ以上の仮
    想チャンネルを介しての通信のためにパケットを処理
    し、各パケットは、セルクロックレートでネットワーク
    を介しての送信のために複数の関連したセルにセグメン
    ト化され、各パケットは、データおよびコントロール情
    報を有し、メモリ手段は、前記１つまたはそれ以上の仮
    想チャンネルの各々に対してパケットに関連したセルお
    よびパケットに対するコントロール情報およびデータを
    記憶し、前記通信ユニットは、この通信ユニットを前記
    メモリ手段に対してインターフェイスするメモリインタ
    ーフェイスと、この通信ユニットを前記ATMネットワー
    クに対してインターフェイスするセルインターフェイス
    と、前記１つまたはそれ以上の仮想チャンネルの各々に
    対してセルの処理を制御するコアプロセッサ手段とを備
    えており、該コアプロセッサ手段は、コントロール情報
    の処理の制御をするコントロールロジック手段と、デー
    タの処理の制御をするデータロジック手段とを含んでお
    り、前記コントロールロジック手段およびデータロジッ
    ク手段は、前記１つまたはそれ以上の仮想チャンネルの
    各々に対してセルクロックレートまで前記ATMネットワ
    ークにおけるセルの維持された送信を行うためにデータ
    およびコントロール情報を同時に処理するように作動す
    ることを特徴とする通信ユニット。
63. 【請求項６３】非同期転送モード（ATM）ネットワーク
    において使用する通信ユニットにおいて、ホストユニッ
    トが、該ネットワークにおける１つまたはそれ以上の仮
    想チャンネルを介しての通信のためにパケットを処理
    し、各パケットは、セルクロックレートでネットワーク
    を介しての送信のために複数の関連したセルにセグメン
    ト化され、各パケットは、データおよびコントロール情
    報を有し、メモリ手段は、前記１つまたはそれ以上の仮
    想チャンネルの各々に対してパケットに関連したセルお
    よびパケットに対するコントロール情報およびデータを
    記憶し、一定ビットレート情報が前記仮想チャンネルの
    うちの１つまたはそれ以上を介しての送信のために与え
    られており、前記通信ユニットは、この通信ユニットを
    前記メモリ手段に対してインターフェイスするメモリイ
    ンターフェイスと、この通信ユニットを前記ATMネット
    ワークに対してインターフェイスするセルインターフェ
    イスと、前記１つまたはそれ以上の仮想チャンネルの各
    々に対してセルの処理を制御するコアプロセッサ手段と
    を備えており、該コアプロセッサ手段は、コントロール
    情報の処理の制御をするコントロールロジック手段と、
    データの処理の制御をするデータロジック手段とを含ん
    でおり、前記コントロールロジック手段およびデータロ
    ジック手段は、前記１つまたはそれ以上の仮想チャンネ
    ルの各々に対してセルクロックレートまで前記ATMネッ
    トワークにおけるセルの維持された送信を行うためにデ
    ータおよびコントロール情報を同時に処理するように作
    動し、前記コアプロセッサ手段は、前記セルクロックレ
    ートまで前記ATMネットワークにおける送信のため一定
    ビットレート情報を選択する一定ビットレート手段を含
    むことを特徴とする通信ユニット。
64. 【請求項６４】渋滞制御を有する通信システムにおい
    て、 渋滞信号に応答して異なる送信レートで順方向情報信号
    を送信し、前記送信レートが最大平均送信レートを越え
    ないようにする平均レート計測手段を含み、渋滞信号に
    応答して前記送信レートを減ずる変更し得る発信レート
    ユニットを各々含む複数のソースと、 複数の行き先と、 前記ソースを前記行き先に接続する非同期転送モード
    （ATM）ネットワークを形成する１つまたはそれ以上の
    ノードとを備えており、 前記ノードの各々は、前記ネットワークを通して行き先
    の方へ順方向において情報を転送するための順方向路
    と、前記ネットワークを通してソースの方へ逆方向に渋
    滞信号を戻す返送路と、前記ノードにおいて渋滞に応答
    して渋滞信号を発生する渋滞信号発生手段とを含んでお
    り、 前記ネットワークは、複数の仮想チャンネルを有してお
    り、 各仮想チャンネルにおいては、前記複数のソースのうち
    の１つが、１つまたはそれ以上のノードからの順方向路
    をリンクすることにより前記ネットワークを通して前記
    複数の行き先のうちの１つにリンクされており、前記発
    信レートユニットは、前記仮想チャンネルを通して渋滞
    信号に応答して異なる送信レートで順方向情報信号を送
    信し、前記複数の行き先のうちの前記１つは、前記１つ
    またそれ以上のノードからの返送路をリンクすることに
    より前記ネットワークを通して前記複数のソースのうち
    の前記１つにリンクされており、前記ノードのうちの１
    つにおける前記渋滞信号発生手段は、前記ノードのうち
    の前記１つにおける渋滞に応答して前記仮想チャンネル
    に対する前記渋滞信号を発生し、前記複数の行き先の１
    つへの伝達を要することなく前記逆方向に前記渋滞信号
    を送信することを特徴とする通信システム。