KR920005536A - 스위칭 노드용 리시퀀싱 시스템 - Google Patents

스위칭 노드용 리시퀀싱 시스템 Download PDF

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KR920005536A KR1019900012404A KR900012404A KR920005536A KR 920005536 A KR920005536 A KR 920005536A KR 1019900012404 A KR1019900012404 A KR 1019900012404A KR 900012404 A KR900012404 A KR 900012404A KR 920005536 A KR920005536 A KR 920005536A
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Abstract

내용 없음

Description

스위칭 노드용 리시퀸싱 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 리시쿼싱 시스템과 연합된 셀통신 스위칭 시스템의 제1유형의 스위칭 노드에 대한 개략도,
제2도,제1도의 리시퀀싱 시스템의 일부를 형성하는 리시퀀싱 장치 RSU1의 각각의 제1, 제2 및 제3실시예를 개략적으로 나타낸 도면,
제5도는 본 발명에 따른 리시퀀싱 시스템과 연합된 셀 통신 스위칭 시스템의 제2유형의 스위칭 노드에 대한 개략도,
제6도, 제5도의 리시퀀싱 시스템 내에 포함된 리시퀀싱 장치 RSU1의 각각의 제1,제2 및 제3실시예를 개략적으로 나타낸 도면.

Claims (22)

  1. 스위칭 회로망(SNW)의 입력(IN1/INM)에서 출력(OUT/OUTN)까지 전송된 셀이 가변 제1시간 지연에 영향을 받고, 상기 입력에 공급된 셀을 연속적인 출력에서 저장할 수 있는 셀 스위칭 시스템의 스위칭노드(SN)용 리시퀀싱 시스템에 있어서, 부가한 가변 제2시간지연에 대한 출력에서 상기 각 셀에 따라 상기 두시간 지연의 합이 소정의 총 값과 동등하도록 선정되는 것을 특징으로 하는 셀 스위칭 시스템의 스위칭 노드용 리시퀀싱 시스템.
  2. 제1항에 있어서, 상기 시스템은, 연속시간 스탬프치(TSTP)를 산출하는 시간 스탬프 발생기(TSG)와; 상기 각 셀이 상기 발생기(TSG)에 의해 산출된 제1시간 스탬프치에 공급된 관련 입력에 결합하는 수단(ICI/ICM)과; 상기 시간 스탬프 발생기(TSG)는 상기 제1시간 스탬프치와 상기 소정의 총치의 합과 제2시간 스탬프치를 제공할 때에만 출력단자(01/ON)에 수신된 셀을 공급하기 위해 상기 출력에 결합된 리시퀀싱 유닛(RSU1/RUSN)(제1도)을 포함하는 것을 특징으로 하는 시스템.
  3. 제1항에 있어서, 상기 시스템은 상기 출력에서 상기 각 셀에 대해 상기 제1시간 지연을 측정하여 그 측정치를 제1지연 스탬프치(DSTP)로서 이를 셉에 결합시키기 위해 상기 스위칭 회로망(SNW)에 결합되는 수단(DMC)과; 상기 소정의 총 값과 상기 측정된 제1지연 스탬프치와의 차이와 동등한 상기 제2시간지연에 수신된 셀에 따라 상기 출력에 결합된 리시퀀싱 유닛(RSU1/RUSN)(제5도)을 포함하는 것을 특징으로 하는 시스템.
  4. 제2항에 있어서, 상기 제1시간 스탬프치는 상기 셀의 시간 스탬프 필드(TSTP)부분을 형성하는 것을 특징으로 하는 시스템.
  5. 제2항에 있어서, 상기 리시퀀싱 유닛(RSU1)은 상기 출력(OUT1/OUTN)상에 수신된 셀을 저장하는 입력 레지스터(REG1)와, 순환 방향으로 상기 시간 스탬프 발생기 (TSG)에 의해 발생된 상기 제1시간 스탬프치(I/P)를 구별하기 위해 살당된 복수의 선입 선출 저장 레지스터(F1/FP)와; 상기 입력 레지스터(REG1)을 상기 저장 레지스터(F1/FP)에 연결하여 상기 입력 레지스터 (REG1)에서 이런 시간 스탬프치(TSTP)에 할당된 저장 레지스터까지 상기 셀에 전달하기 위해 상기 셀에 할당된 상기 제1시간 스탬프치에 의해 제어되는 수단(DEMUX)과; 상기 저장 레지스터(F1/FP)를 상기 리시퀀싱 유닛(RSU1)의 출력단자(01)에 연결시켜 상기 저장 레지스터가 할당되는 시간 스탬프치의 합과 동등한 시간 스탬프치와, 상기 발생기의 순환 지속시간과 동등한 상기 소정의 총 값(D)을 상기 스탬프 발생기(TSG)가 산출할 경우 상기 저장 레지스터에서 상기 출력단자(01)까지 각 셀을 전달시키기 위해 상기 시간 스탬프 발생기에 의해 제어하는 수단(MUX)(제2도)을 포함하는 것을 특징으로 하는 시스템.
  6. 제2항에 있어서, 상기 리시컨싱 유닛(RSU1)은 상기 출력에 셀을 저장하는 입력 레지스터(REG2)와, 상기 입력 레지스터(REG2)의 출력에 결합되는 입력(D)과, 상기 연속유닛의 출력을 구성하는 출력(01)을 가진 버퍼메모리(BM)와; 상기 버퍼 메모리의 버퍼의 프리/브시를 관리하여 상기 프리버퍼의 어드레스를 상기 셀에 할당하는 버퍼관리회로(BMC)와; 상기 버퍼에 결합되는 판독/기입 포인터(PWP)와; 상기 시간 스탬프치들을 구별하기 위해 할당된 위치 세트를 가진 어드레스 메모리(AM)를 구비하는데, 상기 시간 스탬프치(I/P)는 순환방식으로 상기 발생기에 의해 발생되고 순환 지속시간은 상기 총 지연값의 지속시간과 동등하며; 위치세트의 내용을 순환적으로 판독하기 위해 상기 어드레스 메모리에 결합되는 순환 판독 포인터(PR)와; 상기 입력 레지스터와 상기 어드레스 메모리(AM)에 결합되고 상기 셀에 결합된 시간 스템프치를 기억시켜 결합된 시간 스탬프치(TSTP)와 상기 셀에 대한 할당치를 가진 셀의 상기 입력 레지스터(REG2)에 수신하기 위한 서브 시퀀싱은 프리버퍼 메모리 어드레스(A)와 상기 버퍼 관리회로에 의하여 상기 프리버퍼메모리 어드레스(A)가 상기 시간 스탬프치 (TSTP)에 할당된 상기 어드레스 버퍼(AM)의 위치 세트중 하나의 위치에 상기 기입 포인터에 의해 기입되고상기 셀은 상기 버퍼 메모리 어드레스에서 상기 버퍼메모리(BM)내에 상기 판독/기입 포인터(RWP)에 의해 기입되고 상기 순환 판독 포인터(RP)는 상기 어드레스 메모리(AM)로 부터 상기 어드레스를 판독할 경우 상기 버퍼메모리(BM)으로 부터 상기 셀을 판독하는 상기 판독/기입포인터(RWP)에 공급하도록 구성되는 기입포인터(WP)를 구비하는 것을 특징으로 하는 시스템.
  7. 제8항에 있어서, 상기 리시퀀싱 유닛(RSU1)은 상기 출력에서 수신된 셀을 기억하는 버퍼메모리(BM)와, 상기 셀 시간 간격동안 상기 입력 레지스터(REG3) 내의 상기 버퍼 메모리에 기억된 모든 셀을 전달하는 수단과; 상기 입력 레지스터(REG3)에 결합되어 상기 입력 레지스터(REG3)내의 기억된 셀에 관련된 제1지연 스탬프 값을 상기 소정의 총 값(D)을 가산하는 가산기 회로(ADD)와; 가산 작동의 결과치를 상기 발생기 (TSG)에 의해 산출된 시간 스탬프치와 비교하는 비교기(COMP)와; 상기 리시퀀싱 유닛의 출력단자(01)에 상기 입력레지스터 (REG3)에 기억된 셀을 공급하여 비교결과치에 따라 상기 버퍼 메모리에 후진하는 게이팅회로(GC1,GC2)(제4도)를 포함하는 것을 특징으로 하는 시스템.
  8. 제3항에 있어서, 상기 리시퀀싱(RSU1)은 상기 출력(OUT1/OUTN)에 수신된 셀을 저장하는 입력 레지스터(RSG1)와; 순환방식으로 연속적인 지연 스탬프치를 발생하고 순환 지속시간이 상기 총 지연값과 동등한 시간지역 발생기수단(ROP)과; 상기 셀에 관련된 제1지연 스탬프치를 상기 시간지연 발생수단(ROP)에 의해 산출된 시간 지연으로 부터 감산하여 합성지연 스템프치를 산출하는 감산기회로(SUB)와; 상기 합성 지연 스탬프치(I/P)를 구별하기 위해 할당된 복수의 선입선출 저장 레지스터와; 상기 입력 레지스터(REG1)를 상기 저장 레지스터(F1/FP)와 결합시켜 상기 입력 레지스터(REG1)로 부터 상기 가산기에 의해 산출된 합성지연 스탬프치에 할당된 저장 레지스터 까지 상기 셀을 전달하기 위해 상기 합성 지연 스탬프치에 의해 제어되는 수단(DEMUX)과; 상기 시간지연 발생수단(ROP)은 상기 상기 저장 레지스터가 할당된 합성지연 스탬프치와 상기 소정의 총값(D)의 합과 동등한 지연 스탬프 값을 산출할 경우 상기저장 레지스터로 부터 상기 출력단자(01)까지 상기 셀을 전달하기 위해 상기 리시퀀싱 유닛의 출력단자(01)에 상기 저장 레지스터(F1/FP)를 결합하는수단(MUX)(제6도)을 포함하는 것을 특징으로 하는 시스템.
  9. 제3항에 있어서, 상기 리시퀀싱 유닛(RSU1)은 상기 입력 레지스터(REG2)의 출력과 상기 리시퀀싱 유닛의 출력을 구성하는 출력(01)에 결합된 입력(D)을 가진 버퍼메모리(BM)와; 상기 버퍼메모리(BM)의 버퍼의 프리/브시상태를 관리하고 프리버퍼의 어드레스를 상기 셀에 할당하는 버퍼관리회로(BMC)와, 상기 어드레스 메모리에 결합된 판독/기입포인터(RWP)와; 순환방식으로 연속적인 지연 스탬프치를 발생하고 그 순환의 지속시간이 상기 총 지연값의 지속시간과 동등한 지연 스탬프치 발생기 수단(ROP)과; 상기 셀에 관련된 제1지연 스탬프 지연을 상기 지연 스탬프 발생기에 의해 산출된 지연 스탬프치를 감산하여 합성지연 스탬프치를 제공하는 감산기 회로(SUB)와; 상기 감산기 회로 (SUB)에 의해 산출된 상기 합성 지연 스탬프치를 구별하기 위해 할당된 위치세트를 가진 어드레스메모리(AM)와; 상기 어드레스 메모리에 결합되어 상기 감산기회로(SUB)에 의해 산출된 합성지연 스탬프치를 그 안에 기억시킬 수 있는 기입 포인터(WP)와; 상기 발생기 (ROP)에 의해 제어되어 그의 위치 세트의 내용을 순차적으로 판독하기 위해 상기 어드레스 메모리에 결합된 순환 판독포인터(RP)를 구비하여 관련된 제1지연스탬프치와 상기 셀에 대한 할당치를 가진 셀의 상기 입력 레지스터 내에 수신하기 위한 서브 시퀀싱을 프리버퍼 메모리(A)의 버퍼 관리푀로(BMC)에 의하여 상기 프리 버퍼 메모리 어드레스(A)의 상기 합성지연 스탬프치(ROP-DSTP)에 할당된 상기 어드레스 비퍼(AM)의 위치 세트의 위치에 상기 기입 포인터(WP)에 의해 기입되고 상기 셀은 상기 버퍼 메모리 판독/기입 포인터(RWP)에 의해 기입되며, 상기 판독 포인터(RP)는 상기 어드레스 메모리(aM)으로 부터 상기 어드레스(A)를 판독할 경우 상기 버퍼 메모리(BM)로 부터 상기 셀을 판독하는 상기 판독/기입 포인터(RWP)에 공급하도록 구성되는 것을 특징으로 하는 시스템.
  10. 제3항에 있어서, 상기 출력수단(RSU1)은 상기 출력에서 수신된 셀을 기억하는 버퍼메모리(BM)와; 상기 버퍼 메모리(BM)의 출력에 결합된 레지스터(REG3)와; 상기 셀 시간 간격동안 상기 입력 레지스터(REG3)내의 상기 버퍼메모리에 기억된 모든 셀을 전달하는 수단과; 상기 입력레지스터(REG3)에 기억된 셀을 결합되는 제1지연 스탬프치를 상기 소정의 총값(D)과 비교하는 비교기(COMP)와; 상기 입력 레지스터(REG3)에 기억된 셀을 상기 출력수단의 출력단자(01)에 공급하여 비교 결과치에 따라 상기 버퍼메모리에 후진하여 귀환 셀의 시간값이 애드온 회로(ADD1)에서 1씩 증가되도록 구성되는 게이팅 회로를 포함하는 것을 특징으로 하는 시스템.
  11. 제3항에 있어서, 상기 제1시간지연은 상기 셀의 시간지연 필드에 포함되는 것을 특징으로 하는 시스템.
  12. 제6항 또는 제9항에 있어서, 상기 셀의 리시퀀싱을 실행하기 위해 상기 셀의 리시퀀싱은 직렬의 서브 셀에 의해 각각 구성되어 상기 리시퀀싱 유닛의 입력에 인가되며 후자는 기입 작동 동안 적합하도록 상기 서브 셀이 상기 버퍼 메모리(BM)에 기록되는 버퍼메모리 어드레스의 리스트를 만들게되고 각 리스트의 어드레스는 상기 기입포인터(WP)에 의해 제공된 동일한 스탬프치(TSTP,ROP-DSTP)를 가진 셀의 서브 셀을 포함하여 지연작동의 종료 동안 상기 판독 포인터(RP)에 의해 제공된 순서로 출력 행렬 내의 리스트를 배열하게 되고 그의 어드레스가 상기 행렬내에 기억되는 순서로 판독 작동 동안 (RP)동안 상기 버퍼메모리로 부터 판독하게 되며 리시퀀싱 유닛의 출력에 인가하도록 구성되는 것을 특징으로 하는 시스템.
  13. 제12항에 있어서, 상기 리시퀀싱 유닛(RSU1)은 동일한 스탬프치(TSTP,ROP-DSTP)를 가진 모든 셀의 연속 서브 셀의 버퍼 메모리 어드레스를 결합하는데 사용된 링크 메모리(CM)를 포함하고, 상기 어드레스 메모리(AM)내에 기억시켜 상기 리스트를 만들고 상기 어드레스에서 상기 기입 포인터(WP)가 제공되며 리스트의 개시(SOL1)와 리스트의 종료(EOL1)버퍼메모리는 상기 리스트의 제1 및 최종 서브셀을 어드레스하고 상기 링크 메모리(CM)에 기억시켜중간 서브셀 어드레스는 상기 리스트 어드레스(SOL1,EOL1)의 개시 및 종료를 링크하는 것을 특징으로 하는 시스템.
  14. 제13항에 있어서, 상기 입력 레지스터(REG2)내의 서브 셀의 수신에 대한 서브 시퀀스에서 상기 리시퀀싱유닛은 상기 러브셀이 리스트의 제1 셀 또는 셀의 세트일 경우를 검출하여 동일한 시간 스탬프치 또는 합성 지연스탬프치를 갖고 상기 기입 포인터에 의해 제공된 어드레스에서 상기 어드레스 메모리(AM) 내의 부재 메모리를 초기화하거나 또는 초기화하지 않고 상기 어드레스 메모리(AM)및 상기 링크 메모리(LM)내의 현존 리스트를 갱신하는 것을 특징으로 하는 시스템.
  15. 제14항에 있어서, 상기 초기작동은 상기 버퍼관리회로(BMC)에 의해 상기 제1수신된 서브 셀에 할당된 버퍼메모리 어드레스와 동등한 상기 리스트의 개시 및 리스트의 종료 어드레스를 형성하여 실행하는 것을 특징으로 하는 시스템.
  16. 제14항에 있어서, 상기 어드레서 메모리(AM)의 갱신 작동은 상기 수신된 서브셀의 버퍼메모리 어드레스(A2)와 동등한 상기 리스트의 종료 어드레스(EOL1)를 형성하여 실행되고, 상기 링크 메모리(LM)의 갱신은 리스트 어드레스(EOL1=A1)에서 상기 링크 메모리(LM)내의 상기 수신 서브 셀(A2)의 버퍼 메모리 어드레스를 기억시켜 실행되는 것을 특징으로 하는 시스템.
  17. 제13항에 있어서, 상기 리시퀀싱 유닛(RSU1)은 상기 링크 메모리(LM)에 양쪽 연결된 행렬 판독포인터의 개시(SOQ)와 행렬 기입포인터의 종료(EOQ)를 포함하며 상기 어드레스 메모리(AM)으로부터 리스트의 개시(SOL1) 및 종료 어드레스의 판독에 따라 상기 판독 포인터에 의해 상기 행렬 기입 포인터의 종료에 의해 제공된어드레스에서 상기 링크 메모리(LM)의 내에 리스트 어드레스의 개시(SOL1)를 기억시켜 행렬로 배치된 상기 리스트를 포함하여 행렬 포인터(EOQ)의 종료시 리스트 어드레스이 종료를 기억시키는 것을 특징으로 하는 시스템.
  18. 제17항에 있어서, 버퍼 메모리 판독 작동 동안 행렬 포인터의 개시(SOQ)는 버퍼 메모리 어드레스(BM)를 상기 버퍼메모리(BM)에 제공하며 이 어드레스에서 상기 링크메모리(LM)을 판독하여 얻어진 어드레스가 행렬포인터의 개시에 귄환하는 것을 특징으로 하는 시스템.
  19. 제12항에 있어서, 상기 리시퀀싱 유닛(RSU1)은 동일한 스탬프치(TSTP,ROP-DSTP)를 가진 모든 셀의 연속 서브 셀의 버퍼 메모리 어드레스를 결합하는데 사용된 링크 메모리(CM)를 포함하고, 상기 어드레스 메모리(AM)내에 기억시켜 상기 리스트를 반들고 상기 어드레스에서 상기 기입 포인터(WP)가 제공되며 리스트의 개시(SOL1)와 리스트의 종료(EOL1)버퍼메모리는 상기 리스트의 제1및 최종 서브셀을 어드레스하고 상기 링크 메모리(CM)에 기억시켜중간 서브셀 어드레스는 상기 리스트 어드레스(SOL1,EOL1)의 개시 및 종료를 링크하며, 상기 입력레지스터(REG2)내의 서브 셀의 수신에 대한 서브 시퀸스에서 상기 리스퀀싱 유닛은 상기 서브셀이 리스트의 제1셀 또는 셀의 세트일 경우를 검출하여 동일한 시간 스탬프치 또는 합성 지연스탬프치를 갖고 상기 기입 포인터에 의해 제공된 어드레스에서 상기 어드레스 메모리(AM)내의 부재 메모리를 초기화하거나 또는 초기화하지 않고 상기 어드레스 메모리(AM) 및 상기 링크 메모리(LM)내의 현존 리스트를 갱신하며, 상기 리시퀀싱 유닛(RSU1)은 리스트의 부재를 지시하기 위해 버퍼메모리 판독 작동 동안 상기 어드레스 메모리(AM)를 리스트하는 리세트 메모리를 포함하는 것을 특징으로 하는 시스템.
  20. 제14항에 있어서, 상기 제1시간 스템프치는 상기 셀의 시간 스템프필드(TSTP)부분을 형성하며, 상기 셀은 상기 스템프치(TSTP,DSTP)를 포함하고 상기 서브 셀 각각은 서브 셀의 셀의 제1셀 인가 또는 아닌가 여부를 나타내는 코드를 포함하고 상기 입력 레지스터(REG2)에 기억된 서브셀이 제1셀 인가의 여부를 검출하기 위한 수단은 포함하는데, 이런 수단을 상기 입력 레지스터(REG2)에 결합되어 상기 코드(SC7)를 판독할 수 있고 서브셀이 제1셀 인가의 여부를 나타내는 출력신호(A,B)를 제공하는 제1검출회로(DET1)와; 상기 서브셀의 상기 스템프치(TSTP,DSTP)로 부터 유도된 어드레스에서 이런 메모리를 판독하기 위해 상기 어드레스에 결합된 제2판독포인터(RP2)와; 상기 리스트 어드레스 개시는 상기 제1서브 셀이 제1셀 인자의 여부를 나타내는 상기 제2판독 포인터에 의해 판독된 경우 상기 표시신호(MB)를 사용하여 검사하도록 상기 어드레스 메모리(AM)에 결합되는 제2검출회로(DET2)를 포함하는 것을 특징으로 하는 시스템.
  21. 제14항 또는 제20항에 있어서, 상기 셀은 상기 스탬프 치(TSTP,DSTP)를 포함하고 상기 서브 셀 각각은 서브 셀이 셀의 제1셀 인가 또는 아닌가 여부를 나타내는 코드를 포함하고 상기 입력 레지스터(RSG2)에 기억된 서브셀이 제1셀 인가의 여부를 검출하기 위한 수단을 포함하는데, 이런 수단은 상기 입력 레지스터(RSG2)에 결합되어 상기 코드(SC7)를 판독할 수 있고 서브 셀이 제1셀 인가의 여부를 나타내는 출력신호(A,B)를 제공하는 제1검출회로(DET1)와; 상기 서브셀의 상기 스탬프치(TSTP,DSTP)로 부터 유도된 어드레스에서 이런 메모리를 판독하기 위해 상기 어드레스에 결합된 제2판독포인터(RP2)와; 상기 리스트 어드레스 개시는 상기 제1서브 셀이 제1셀 인자의 여부를 나타내는 상기 제2판독 포인터에 의해 판독된 경우 상기 표시신호(MB)를 사용하여 검사하도록 상기 어드레스 메모리(AM)에 결합되는 제2검출회로(DET2)를 포함하는 것을 특징으로 하는 시스템.
  22. 제12항에 있어서, 상기 리시퀀싱 유닛은 U입력과, 동일한 출력회로에 결합된 V등가 출력을 가지며, 상기 각 V출력상에 있는 상기 셀의 비트율은 상기 각 U출력에서 보다 더 큰 W배수이고 서브 셀 간격에 있는 리시퀀싱 유닛은 U기록작동, 단일 포인터 지연작동 및 V X W 판독작동을 연속적으로 실행하는 것을 특징으로 하는 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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