JP2643612B2 - パイプライン方式 - Google Patents
パイプライン方式Info
- Publication number
- JP2643612B2 JP2643612B2 JP3017202A JP1720291A JP2643612B2 JP 2643612 B2 JP2643612 B2 JP 2643612B2 JP 3017202 A JP3017202 A JP 3017202A JP 1720291 A JP1720291 A JP 1720291A JP 2643612 B2 JP2643612 B2 JP 2643612B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- write data
- check bit
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Detection And Correction Of Errors (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパイプライン方式に関
し、特にパイプラインの中に、メモリ・アクセス時に発
生する１ビット・エラー（ソフト・エラー）の訂正用チ
ェック・ビット生成回路を挿入したパイプライン方式に
関する。
し、特にパイプラインの中に、メモリ・アクセス時に発
生する１ビット・エラー（ソフト・エラー）の訂正用チ
ェック・ビット生成回路を挿入したパイプライン方式に
関する。
【０００２】
【従来の技術】従来の技術としては、ソフト・エラー訂
正用のチェック・ビット生成回路はプロセッサとメモリ
の中間に位置し、プロセッサの出力するデータからチェ
ック・ビットを生成し、メモリに書き込んでいた。
正用のチェック・ビット生成回路はプロセッサとメモリ
の中間に位置し、プロセッサの出力するデータからチェ
ック・ビットを生成し、メモリに書き込んでいた。
【０００３】
【発明が解決しようとする課題】上述した従来の技術の
ように、プロセッサの出力するデータからチェック・ビ
ットを生成しメモリに書き込む方式では、チェック・ビ
ットを生成する時間がそのままメモリ・サイクル・タイ
ムに含まれてしまい、インターリーブなどの技術を駆使
できない小規模な装置においては、性能上大きな問題に
なっていた。
ように、プロセッサの出力するデータからチェック・ビ
ットを生成しメモリに書き込む方式では、チェック・ビ
ットを生成する時間がそのままメモリ・サイクル・タイ
ムに含まれてしまい、インターリーブなどの技術を駆使
できない小規模な装置においては、性能上大きな問題に
なっていた。
【０００４】
【課題を解決するための手段】本発明のパイプランイン
方式は、演算結果を格納するアキュムレータに保持され
たストア・データを書き込みデータ・レジスタに転送
し、次のマシンサイクルでメモリに対する書き込み動作
を行うパイプライン方式の１チップ・プロセッサにおい
て、前記アキュムレータに保持されたストア・データを
入力して、エラー訂正用のチェック・ビットを生成する
第一の手段と、前記第一の手段により生成されたチェッ
ク・ビットを、前記書き込みデータ・レジスタに前記ス
トア・データを格納するタイミングと同じタイミングで
保持する第二の手段により、ストア命令に従って、メモ
リデータを書き込む際に、データの同じタイミングでチ
ェック・ビットをメモリに対して出力して構成される。
方式は、演算結果を格納するアキュムレータに保持され
たストア・データを書き込みデータ・レジスタに転送
し、次のマシンサイクルでメモリに対する書き込み動作
を行うパイプライン方式の１チップ・プロセッサにおい
て、前記アキュムレータに保持されたストア・データを
入力して、エラー訂正用のチェック・ビットを生成する
第一の手段と、前記第一の手段により生成されたチェッ
ク・ビットを、前記書き込みデータ・レジスタに前記ス
トア・データを格納するタイミングと同じタイミングで
保持する第二の手段により、ストア命令に従って、メモ
リデータを書き込む際に、データの同じタイミングでチ
ェック・ビットをメモリに対して出力して構成される。
【０００５】
【実施例】図１に本発明の実施例を示す。図中１は加算
器１０の経過を格納するアキュムレータ、図中２はアキ
ュムレータ１の内容が常に出力されている内部バス、図
中４は書き込みデータ・レジスタ、図中６は外部メモリ
である。図中５は第一の手段の一例で、本発明の特徴で
あるソフト・エラー訂正用チェック・ビット生成回路で
あり、図中３は第二の手段の一例で、そのチェック・ビ
ットを格納するレジスタである。チェック・ビット生成
回路の入力内部バス２に接続されている。
器１０の経過を格納するアキュムレータ、図中２はアキ
ュムレータ１の内容が常に出力されている内部バス、図
中４は書き込みデータ・レジスタ、図中６は外部メモリ
である。図中５は第一の手段の一例で、本発明の特徴で
あるソフト・エラー訂正用チェック・ビット生成回路で
あり、図中３は第二の手段の一例で、そのチェック・ビ
ットを格納するレジスタである。チェック・ビット生成
回路の入力内部バス２に接続されている。
【０００６】ストア命令実行は、まず、書き込みデータ
を加算器経由でアキュムレータ１に格納し、次のマシン
サイクルで内部バス２を介して書き込みデータ・レジス
タ４に転送し、更に次のマシンサイクルで外部メモリ６
に対して書き込み動作を行う。
を加算器経由でアキュムレータ１に格納し、次のマシン
サイクルで内部バス２を介して書き込みデータ・レジス
タ４に転送し、更に次のマシンサイクルで外部メモリ６
に対して書き込み動作を行う。
【０００７】本発明においては上記書き込みデータの流
れに沿ってチェック・ビットを生成するものである。つ
まり、書き込みデータがアキュムレータ１から書き込み
データ・レジスタ４に転送される期間において、ソフト
・エラー訂正用チェック・ビット生成回路５によってチ
ェック・ビットが生成され、書き込みデータが書き込み
データ・レジスタ４に格納されるのと同時にレジスタ３
に格納される。また、外部メモリ６に対して書き込み動
作が行われる期間では、書き込みデータ・レジスタ４に
格納されたデータがメモリに対して出力されるのと同じ
タイミングで、レジスタ３に格納されたチェック・ビッ
トも出力される。
れに沿ってチェック・ビットを生成するものである。つ
まり、書き込みデータがアキュムレータ１から書き込み
データ・レジスタ４に転送される期間において、ソフト
・エラー訂正用チェック・ビット生成回路５によってチ
ェック・ビットが生成され、書き込みデータが書き込み
データ・レジスタ４に格納されるのと同時にレジスタ３
に格納される。また、外部メモリ６に対して書き込み動
作が行われる期間では、書き込みデータ・レジスタ４に
格納されたデータがメモリに対して出力されるのと同じ
タイミングで、レジスタ３に格納されたチェック・ビッ
トも出力される。
【０００８】ソフト・エラー訂正用チェック・ビット生
成回路５の詳細については、すでにチェック・ビット生
成回路自体は一般的であり、また本発明の請求範囲には
何ら関わらないので、ここでは省略する。
成回路５の詳細については、すでにチェック・ビット生
成回路自体は一般的であり、また本発明の請求範囲には
何ら関わらないので、ここでは省略する。
【０００９】本発明の最も効果的な例として、ストア命
令が連続して処理されるときのタイミング・チャートを
図２に示す。ここで示すパイプライン方式としては、１
命令の処理は下に示すように各処理に分けられ、パイプ
ライン段数は７段となっている。各処理は基本的には１
クロックで終了し、メモリ・アクセスは１クロックで行
うことができ、命令フェッチはオペランド・リード／ラ
イト動作のないときに行われるものとする。
令が連続して処理されるときのタイミング・チャートを
図２に示す。ここで示すパイプライン方式としては、１
命令の処理は下に示すように各処理に分けられ、パイプ
ライン段数は７段となっている。各処理は基本的には１
クロックで終了し、メモリ・アクセスは１クロックで行
うことができ、命令フェッチはオペランド・リード／ラ
イト動作のないときに行われるものとする。
【００１０】 Ｄ：命令デコード Ａ：アドレス計算 Ｔ：アドレス変換 Ｐ：オペランド・リード Ｅ：演算 Ｓ：演算結果格納 アキュムレータの内容をジェネラ
ルレジスタ等に転送する Ｗ：メモリ・ライト ストア命令以外では現れないス
テージ ここでは、書き込みデータがアキュムレータ１から書き
込みデータ・レジスタ４に転送される処理がＳステー
ジ、外部メモリ６に対して書き込み動作がＷステージで
行われるものである。したがって、本発明に依れば、書
き込みデータのチェック・ビットはＳステージの終了時
には書き込みデータとともに用意されており、次のＷス
テージにおいては書き込みデータと同タイミングでメモ
リに供給される。したがって、チェック・ビット生成に
要する時間はＳステージに含まれＷステージには含まれ
ないので、Ｗステージにおいて高速なメモリ・ライトが
可能で、パイプラインに乱れは生じず、後続命令も待ち
合わせ無く処理される。また、Ｓステージの処理として
は、通常、アキュムレータ１から書き込みデータ・レジ
スタ４に書き込みデータを転送するだけなので、ここに
チェック・ビット生成に要する時間を加えても、Ｓステ
ージのディレイ・タイムは十分にマシンサイクル内に抑
えることができる。
ルレジスタ等に転送する Ｗ：メモリ・ライト ストア命令以外では現れないス
テージ ここでは、書き込みデータがアキュムレータ１から書き
込みデータ・レジスタ４に転送される処理がＳステー
ジ、外部メモリ６に対して書き込み動作がＷステージで
行われるものである。したがって、本発明に依れば、書
き込みデータのチェック・ビットはＳステージの終了時
には書き込みデータとともに用意されており、次のＷス
テージにおいては書き込みデータと同タイミングでメモ
リに供給される。したがって、チェック・ビット生成に
要する時間はＳステージに含まれＷステージには含まれ
ないので、Ｗステージにおいて高速なメモリ・ライトが
可能で、パイプラインに乱れは生じず、後続命令も待ち
合わせ無く処理される。また、Ｓステージの処理として
は、通常、アキュムレータ１から書き込みデータ・レジ
スタ４に書き込みデータを転送するだけなので、ここに
チェック・ビット生成に要する時間を加えても、Ｓステ
ージのディレイ・タイムは十分にマシンサイクル内に抑
えることができる。
【００１１】パイプライン方式である以上、上記の各ス
テージの処理は所定の同じ時間（図２では１クロック）
内に終わることが要求される。しかし、この要求が最も
厳しいのはＰステージとＷステージで、つまりメモリ・
アクセスを行うステージである。とりわけＷステージに
おいてメモリのデータを書き込む際にソフト・エラー訂
正用チェック・ビットを生成する必要性のある時は、チ
ェック・ビット生成に要する時間がまともにＷステージ
の処理時間が加算され、１マシンサイクル内に処理を終
えることができず、Ｗステージだけ例えば２倍になるこ
とは避けられない。
テージの処理は所定の同じ時間（図２では１クロック）
内に終わることが要求される。しかし、この要求が最も
厳しいのはＰステージとＷステージで、つまりメモリ・
アクセスを行うステージである。とりわけＷステージに
おいてメモリのデータを書き込む際にソフト・エラー訂
正用チェック・ビットを生成する必要性のある時は、チ
ェック・ビット生成に要する時間がまともにＷステージ
の処理時間が加算され、１マシンサイクル内に処理を終
えることができず、Ｗステージだけ例えば２倍になるこ
とは避けられない。
【００１２】最近は高速のＳＲＡＭの登場でメモリ・ア
クセスを１クロックで行えるようになり、これにより性
能の向上が大幅に図られている。ここでもしステータス
が他のステージよりも処理時間が伸びたならば、図３に
示すように、ライト命令の後続命令は前段のステージで
待たされることになる。
クセスを１クロックで行えるようになり、これにより性
能の向上が大幅に図られている。ここでもしステータス
が他のステージよりも処理時間が伸びたならば、図３に
示すように、ライト命令の後続命令は前段のステージで
待たされることになる。
【００１３】
【発明の効果】以上説明したように本発明は、ソフト・
エラー訂正用のチェック・ビット生成回路をパイプライ
ンの中に取り込み、書き込みデータをアキュムレータか
ら書きみ込みデータ・レジスタに転送するのと並行して
チェック・ビットを生成し、メモリに対して書き込みデ
ータの同じタイミングで送出することにより、チェック
・ビット生成にかかる時間によるメモリ書き込みの動作
を遅れを解消し、性能向上に大きく貢献するもとであ
る。
エラー訂正用のチェック・ビット生成回路をパイプライ
ンの中に取り込み、書き込みデータをアキュムレータか
ら書きみ込みデータ・レジスタに転送するのと並行して
チェック・ビットを生成し、メモリに対して書き込みデ
ータの同じタイミングで送出することにより、チェック
・ビット生成にかかる時間によるメモリ書き込みの動作
を遅れを解消し、性能向上に大きく貢献するもとであ
る。
【００１４】一方、ソフト・エラー訂正機能（ＥＣＣ機
能）は、高信頼性を求められる装置には欠かすことがで
きないため、近年ＳＲＡＭを使った小規模な装置におい
ても一般的に採用されている。ＥＣＣ機能をプロセッサ
とメモリの中間に備えた場合は実施例でも述べた通り、
メモリ・サイクル・タイムが増大することで性能が低下
することになる。本発明はこの信頼性と性能のギャップ
を完全に克服するものである。
能）は、高信頼性を求められる装置には欠かすことがで
きないため、近年ＳＲＡＭを使った小規模な装置におい
ても一般的に採用されている。ＥＣＣ機能をプロセッサ
とメモリの中間に備えた場合は実施例でも述べた通り、
メモリ・サイクル・タイムが増大することで性能が低下
することになる。本発明はこの信頼性と性能のギャップ
を完全に克服するものである。
【図１】本発明の一実施例の構成を示すブロック図。
【図２】本発明においてストア命令が連続したときの有
効性を示すタイミング・チャートである。
効性を示すタイミング・チャートである。
【図３】同様にメモリ書き込みに１クロック余計にかか
るときのストア命令が連続したときのタイミング・チャ
ートである。
るときのストア命令が連続したときのタイミング・チャ
ートである。
１ アキュムレータ ２ 内部バス ３ チェック・ビットを格納するレジスタ ４ 書き込みデータを格納するレジスタ ５ ソフト・エラー訂正用チェック・ビット生成回路 ６ 外部メモリ １０ 加算器 １１ １チップ・プロセッサ
Claims (1)
- 【請求項１】 演算結果を格納するアキュムレータに保
持されたストア・データを書き込みデータ・レジスタに
転送し、次のマシンサイクルでメモリに対する書き込み
動作を行うパイプライン方式の１チップ・プロセッサに
おいて、前記アキュムレータに保持されたストア・デー
タを入力して、エラー訂正用のチェック・ビットを生成
する第一の手段と、前記第一の手段により生成されたチ
ェック・ビットを、前記書き込みデータ・レジスタに前
記ストア・データを格納するタイミングと同じタイミン
グで保持する第二の手段により、ストア命令に従って、
メモリデータを書き込む際に、データの同じタイミング
でチェック・ビットをメモリに対して出力して成ること
を特徴とするパイプライン方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017202A JP2643612B2 (ja) | 1991-02-08 | 1991-02-08 | パイプライン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017202A JP2643612B2 (ja) | 1991-02-08 | 1991-02-08 | パイプライン方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04256032A JPH04256032A (ja) | 1992-09-10 |
| JP2643612B2 true JP2643612B2 (ja) | 1997-08-20 |
Family
ID=11937353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017202A Expired - Lifetime JP2643612B2 (ja) | 1991-02-08 | 1991-02-08 | パイプライン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643612B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990002372A1 (en) * | 1988-08-30 | 1990-03-08 | Unisys Corporation | Pipelined address check bit stack controller |
-
1991
- 1991-02-08 JP JP3017202A patent/JP2643612B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04256032A (ja) | 1992-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970401 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090502 Year of fee payment: 12 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100502 Year of fee payment: 13 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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