JP2642135B2 - データ伝送におけるスイッチング回路網 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、高信頼性が要求される計算機データなど
と実時間性が要求される音声データや画像データなどを
統合的に伝送する高速広帯域通信網などのデータ伝送に
おけるスイッチング回路網に関するものである。

［従来の技術］ 各種の送信データを、高信頼度で伝送するために、パ
ケット交換網が用いられており、このパケット交換網で
は、前記送信データは定形フォーマットのパケットに分
割され、各パケットには、伝送先毎のアドレス情報を含
むヘッダが付加され、各パケットがバースト的に交換路
に送り出される。

この種のパケット交換網において、各交換機にはスイ
ッチング網が設けられており、前記伝送されたパケット
をヘッダ内のアドレス情報に基づいてスイッチングし、
送られた送信データの分配を行っている。

そして、これらのスイッチング網は、複数の単位スイ
ッチから形成され、前記ヘッダのアドレス情報を読み取
って分配を行う。

第４図、第５図は例えば公開特許公報昭62−155648号
に示された従来の単位スイッチと、その単位スイッチを
多段接続して構成した８入力８出力のスイッチング網で
ある。

第４図において、（３）は単位スイッチ、（301）、
（302）は入力端子、（303）、（304）は出力端子であ
る。

第５図において、（４）はスイッチング網であり、３
つの段（403）、（404）、（405）から構成され、各段
はそれぞれ４つの単位スイッチ（３）を有する。

（410）、（411）、（412）、（413）、（414）、（4
15）、（416）、（417）は入力線、（420）、（421）、
（422）、（423）、（424）、（425）、（426）、（42
7）は出力線である。

次に動作について説明する。第４図において、単位ス
イッチ（３）は、入力端子（301）あるいは入力端子（3
02）から入力したパケットの特定アドレスビットを判定
し、それが０なら上側の「０」出力端子（303）へパケ
ットを送り、特定アドレスビットが１なら下側の「１」
出力端子（304）へパケットを送る。

第５図には、アドレス情報011（出力線（423）宛）を
有するパケットが入力線（410）から入力した時の経時
（401）とアドレス情報010（出力線（422）宛）を有す
るパケットが入力線（413）から入力した時の経路（40
2）を示している。

経路（401）におけるパケットが経路（402）における
パケットよりも先にスイッチング網（４）に入力した場
合について説明する。

経路（401）におけるパケットは、アドレス情報の最
初のビットが０であるから、段（403）の単位スイッチ
（3a）の上側の出力端子へ送られる。段（404）と段（4
05）においては、アドレス情報の第２と第３のビットが
ともに１であるので、パケットは単位スイッチ（3b）、
（3c）の下側の出力端子へパケットはアドレス情報が示
す出力線（423）へ出力される。

また、経路（402）におけるパケットは、アドレス情
報の最初のビットが０であるから、段（403）の単位ス
イッチ（3d）の上側の出力端子へ送られる。

段（404）においては、アドレス情報の第２ビットが
１であるので、パケットは単位スイッチ（3b）の下側の
出力端子へ送られるが、単位スイッチ（3b）の下側の出
力端子は経路（401）におけるパケットが使用中である
ので、経路（402）におけるパケットは廃棄されるか、
あるいは単位スイッチ（3b）の下側の出力端子が使用可
能の状態になるまで単位スイッチ（3b）において保留と
される。

経路（402）におけるパケットは、単位スイッチ（3
b）において廃棄されず保留とされた場合、段（405）に
おいては、アドレス情報の第３ビットが０であるので、
パケットは単位スイッチ（3c）の上側の出力端子へ送ら
れ、アドレス情報が示す出力線（422）へ出力される。

第５図に示されているスイッチング網（４）では、経
路（401）と経路（402）のように、単位スイッチ（3b）
の出力端子においてパケットの衝突が発生することがあ
る。

このような時は、一方のパケットは廃棄されるか、ま
たは、一旦該単位スイッチで保留し出力端子が使用可能
な状態になってから、パケットの送出を開始する。

［発明が解決しようとする課題］ 従来のスイッチング回路網を構成する各単位スイッチ
では、アドレスビット０に対する出力端子とアドレスビ
ット１に対する出力端子がそれぞれ１つずつしかないた
め、各単位スイッチにおいてパケットの衝突が発生する
確率が非常に高くなっている。

また、パケットの衝突が発生した場合には、一方のパ
ケットは廃棄されるかまたは該単位スイッチで一旦保留
し、出力端子が使用可能な状態になるまでパケットを蓄
積しておく必要がある。更に、パケットの衝突が発生す
る確率が高いと、廃棄されるパケットが多くなるか、あ
るいはパケットの蓄積回数が多くなるため、パケットの
遅延が大きくなり極端な通信品質の劣化を招く問題があ
った。

この発明は上記のような問題点を解消するためになさ
れたものであり、スイッチング回路網を構成する各単位
スイッチにおいてパケットの衝突が発生する確率を低く
し、通信品質の劣化を防止できるデータ交換装置を得る
ことを目的とする。

［課題を解決するための手段］ 本発明に係るデータ伝送におけるスイッチング回路網
は、送信データを定形フォーマットのパケットに分割
し、前記パケットに伝送先のアドレス情報を含むヘッダ
を付加して、前記パケットをバースト的に伝送するデー
タ伝送網において、前記データ網は前記ヘッダ内のアド
レス情報に基づき前記パケットのスイッチングを行う複
数の単位スイッチから形成されたスイッチング回路網を
含み、前記各単位スイッチの各入出力端子は、それぞれ
１つのメイン入出力端子と１つまたは複数のサブ入出力
端子からなり、各入力端子からの入力は、それぞれメイ
ン出力端子あるいはサブ出力端子に分配され、前記各単
位スイッチは、前記各入力端子に対応して設けられ、入
力された前記パケットに含まれるアドレス情報を判定す
るパス判定回路と、前記メイン出力端子毎に対応させて
設けられ、前記アドレス情報に対応した前記出力端子の
使用状態を監視し、使用可能な前記メイン出力端子ある
いは前記サブ出力端子を指示するスイッチ制御回路と、
前記各入力端子に対応して設けられ、入力された前記パ
ケットを前記スイッチ制御回路により指示された前記メ
イン出力端子あるいは前記サブ出力端子のいずれかから
出力するスイッチ回路と、を有することを特徴とする。

［作用］ この発明におけるデータ交換方式は、スイッチング回
路網を構成する各単位スイッチがサブ入力端子及びサブ
出力端子を備えている。このため、各単位スイッチに複
数の等しいアドレスビットをもつパケットが入力した場
合においてもサブ出力端子及び次段の単位スイッチのサ
ブ入力端子を使用することにより、パケットの衝突確率
を低くすることができ、パケットの消失あるいはパケッ
トの遅延を減少させることができ、通信品質の劣化を防
止できる。

［実施例］ 以下、この発明の一実施例を図について説明する。

説明には、各メイン端子に対してそれぞれ１つのサブ
端子を有する、すなわち２つのサブ入力端子と２つのサ
ブ出力端子を有する単位スイッチを例にとる。

以下、本発明の構成について説明する。

第１図において、（１）は単位スイッチ、（101）、
（103）はこの単位スイッチ（１）のメイン入力端子、
（102）、（104）は単位スイッチ（１）のサブ入力端子
（105）、（107）は単位スイッチ（１）のメイン出力端
子、（106）、（108）は単位スイッチ（１）のサブ出力
端子であり、メイン出力端子（105）とサブ出力端子（1
06）はアドレスビットが０のパケットを出力し、メイン
出力端子（107）とサブ出力端子（108）はアドレスビッ
トが１のパケットを出力する。

第２図は第１図の単位スイッチ（１）を多段接続して
構成した８入力８出力のスイッチング網の構成図であ
る。スイッチング網（２）は３つの段（204）、（20
5）、（206）から構成され、各段はそれぞれ４つの単位
スイッチ（１）を有する。

（210）、（211）、（212）、（213）、（214）、（2
15）、（216）、（217）は入力線、（220）、（221）、
（222）、（223）、（224）、（225）、（226）、（22
7）は出力線、（203）はFIFOバッファである。

第３図は単位スイッチ（１）の内部構造例を示したも
のである。（110）、（120）、（130）、（140）はFIFO
バッファ、 （111）、（121）、（131）、（141）はパス判定回
路、（112）、（122）、（132）、（142）はスイッチ回
路、（150）、（151）はスイッチ制御回路である。

次に、この発明による一実施例の作用について詳細な
動作の説明を行う。

第１図において単位スイッチ（１）は、入力端子（10
1）〜（104）から入力したパケットのアドレスビットを
判定し、それが０ならメイン「０」出力端子（105）へ
パケットを送り、メイン「０」出力端子（105）が使用
できない場合はサブ「０」出力端子（106）へパケット
を送り、サブ出力端子（106）も使用できない場合はど
ちらかの出力端子が使用可能になるまで該パケットは保
留にされる。

次に、パケットのアドレスビットが１ならばメイン
「１」出力端子（107）へパケットを送り、メイン
「１」出力端子（107）が使用できない場合はサブ
「１」出力端子（108）へパケットを送り、更にサブ
「１」出力端子（108）も使用できない場合は、どちら
かの出力端子が使用可能になるまで該パケットは保留に
される。

第２図のスイッチング網の動作について説明する。

第２図にはアドレス情報011（出力線（223）宛）を有
するパケットが入力線（21）から入力した時の経路（20
1）と、アドレス情報010（出力線（222）宛）を有する
パケットが入力線（213）から入力した時の経路（202）
を示している。

経路（201）のパケットが経路（202）のパケットより
も、先にスイッチング網（２）に入力した場合について
説明する。

経路（201）におけるパケットはアドレス情報の最初
のビットが０であり、段（204）の単位スイッチ（1a）
の上側のメイン出力端子が使用可能であるので、単位ス
イッチ（1a）の上側のメイン出力端子へ送られる。

また、段（205）においては、アドレス情報の第２ビ
ットが１であり、単位スイッチ（1b）の下側のメイン出
力端子が使用可能であるので、単位スイッチ（1b）の下
側のメイン出力端子へ送られる。

段（206）においては、アドレス情報の第３ビットが
１であり、単位スイッチ（1c）の下側のメイン出力端子
が使用可能であるので、単位スイッチ（1c）の下側のメ
イン出力端子へ送られ、アドレス情報が示す出力線（22
3）へ出力される。

また、経路（202）におけるパケットは、アドレス情
報の最初のビットが０であり、段（204）の単位スイッ
チ（1d）の上側のメイン出力端子が使用可能であるの
で、単位スイッチ（1d）の上側のメイン出力端子へ送ら
れる。

次に、段（205）においては、アドレス情報の第２ビ
ットが１であり、単位スイッチ（1b）の下側のメイン出
力端子が使用不可であるが下側のサブ出力端子が使用可
能であるので単位スイッチ（1b）の下側のサブ出力端子
へ送られる。

また、段（206）においては、アドレス情報の第３ビ
ットが０であり、単位スイッチ（1c）の上側のメイン出
力端子が使用可能であるので単位スイッチ（1c）の上側
のメイン出力端子へ送られ、アドレス情報が示す出力線
（222）へ出力される。

この場合、経路（201）におけるパケットと経路（20
2）におけるパケットは衝突せず、どちらも保留とされ
ることなく、アドレス情報が示す出力線（222），（22
3）へ出力される。

第３図において、単位スイッチ（１）の内部動作につ
いて一実施例として、入力端子（101）からアドレスビ
ット１をもつパケットが入力した場合について説明す
る。

入力端子（101）から入力したパケットはスイッチ回
路（112）が使用可能になるまでFIFO1のバッファ（11
0）に保留とされる。

入力端子（101）からパケットが入力されると、その
アドレスピットをパス判定回路（111）が判定し、アド
レスビットが０なら制御信号線（116a）によりスイッチ
制御回路（150）へアドレスビット０をもつパケットが
入力したことを通知する。

また、アドレスビットが１なら制御信号線（116b）に
よりスイッチ制御回路（151）へアドレスビット１をも
つパケットが入力したことを通知する。

この実施例では、パケットのアドレスビットは１であ
るので、スイッチ制御回路（151）へパケットが入力し
たことを通知する。

次に、スイッチ制御回路（151）は、下側のメイン出
力端子（107）とサブ出力端子（108）の使用状態を監視
し、メイン出力端子（107）が使用可能である場合に
は、制御信号線（118b）によりスイッチ回路（112）へ
パケット出力線（113）とパケット出力線（119c）を接
続することを指示する。

また、メイン出力端子（107）が使用不可で、サブ出
力端子（108）が使用可能である場合には、制御信号線
（118b）によりスイッチ回路（112）へパケット出力線
（113）とパケット出力線（119d）を接続することを指
示する。

更にスイッチ制御回路（151）は、メイン出力端子（1
07）、サブ出力端子（108）ともに使用不可の場合に
は、どちらか一方が使用可能になるまで接続を指示しな
い。

スイッチ回路（112）は、スイッチ制御回路（151）か
らパケット出力線（113）とパケット出力線（119c）あ
るいはパケット出力線（119d）の接続通知を受けると、
通知されたパケット出力線同志を接続し、制御信号線
（114）によりFIFO1のバッファ（110）にパケットの出
力が可能であることを通知し、FIFO1のバッファ（110）
はパケット出力線（113）によりパケットを出力する。

FIFO1のバッファ（110）はパケットの送出が完了する
と制御信号線（115）によりスイッチ回路（112）へパケ
ットの送出が完了したことを通知し、スイッチ回路（11
2）は接続していたパケット出力線を切断する。

また、FIFO1バッファ（110）は制御信号線（117b）に
よりスイッチ制御回路（151）へパケットの送出が完了
したことを通知し、スイッチ制御回路（151）はメイン
出力端子（107）あるいはサブ出力端子（108）が使用可
能になったことを記憶する。

このようにして、１つの単位スイッチ（１）における
パケットの交換処理のサイクルが実行される。

ここで、アドレスビット０をもつパケットが入力端子
（101）〜（104）のいずれかから入力した場合は、スイ
ッチ制御回路（151）の代りにスイッチ制御回路（150）
が動作する。

即ち、入力端子（102）からパケットが入力した場合
は、FIFO2のバッファ（120）、パス判定回路（121）、
スイッチ回路（122）が動作し、入力端子（103）からパ
ケットが入力した場合は、FIFO3のバッファ（130）、パ
ス判定回路（131）、スイッチ回路（132）が動作し、更
に、入力端子（104）からパケットが入力した場合は、F
IFO4のバッファ（140）、パス判定回路（141）、スイッ
チ回路（142）が動作する。

なお、上記実施例では、２つのサブ入力端子（10
2）、（104）と２つのサブ出力端子（106）、（108）の
計４つのサブ端子を備えた単位スイッチを示したが、サ
ブ端子の数は特に制限はなく、また、サブ端子の数によ
らず、上記実施例と同様の効果を奏する。

ここで、サブ端子の数が多いほどパケットの衝突する
確率を低くする効果がある。

また、上記実施例では、各単位スイッチはパケットの
蓄積機能を備えているが、パケットの蓄積機能を備えて
いなくても良い。

さらに、上記実施例では、この発明による単位スイッ
チをスイッチング網に適用した場合を示したが、スイッ
チング網を効率的に使用するために用いられる分散網な
どに適用することも可能であり、上記実施例と同様の効
果を奏する。

［発明の効果］ 以上のように、この発明によれば、スイッチング回路
網を構成する各単位スイッチとして、１つまたは複数の
サブ入力端子と１つまたは複数のサブ出力端子を備えた
単位スイッチを用いるため、各単位スイッチでのパケッ
トの衝突確率を低くすることが可能であり、パケットの
消失やパケットの遅延を減少させることができると同時
に、伝送品質の高いデータ交換装置を構成することがで
きる。

【図面の簡単な説明】

第１図はこの発明による単位スイッチの一実施例を示す
説明図、第２図はこの発明による単位スイッチを用いて
構成したスイッチング網の構成図、第３図はこの発明に
よる単位スイッチの内部構造図、第４図は従来の単位ス
イッチを示す説明図、第５図は従来の単位スイッチを用
いて構成したスイッチング網の構成図である。 図において、（１）、（３）は単位スイッチ、（10
1）、（103）はメイン入力端子、（102）、（104）はサ
ブ入力端子、（105）、（107）はメイン出力端子、（10
6）、（108）はサブ出力端子、（110）、（120）、（13
0）、（140）はFIFOバッファ、（111）、（121）、（13
1）、（141）はパス判定回路、（112）、（122）、（13
2）、（142）はスイッチ回路、（150）、（151）はスイ
ッチ制御回路、（301）、（302）は入力端子、（30
3）、（304）は出力端子である。 なお、図中、同一符号は同一、又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 信之 神奈川県鎌倉市大船５丁目１番１号 三 菱電機株式会社通信システム技術開発セ ンター内 (56)参考文献 特開 昭61−84945（ＪＰ，Ａ) 特表 昭62−503208（ＪＰ，Ａ) Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈ ｅ 1983 Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｐａｒ ａｌｌｅｌ Ｐｒｏｃｅｓｓｉｎｇ（23 −26Ａｕｇ 1983）Ｐ10−18 Ｍａｎｏ ｊ Ｋｕｍａｒ ｅｔ ａｌ”Ｇｅｎｅ ｒａｌｉｚｅｄ Ｄｅｌｔａ Ｎｅｔｗ ｏｒｋｓ"

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】送信データを定形フォーマットのパケット
   に分割し、前記パケットに伝送先のアドレス情報を含む
   ヘッダを付加して、前記パケットをバースト的に伝送す
   るデータ伝送網において、前記データ網は前記ヘッダ内
   のアドレス情報に基づき前記パケットのスイッチングを
   行う複数の単位スイッチから形成されたスイッチング回
   路網を含み、 前記各単位スイッチの各入出力端子は、それぞれ１つの
   メイン入出力端子と１つまたは複数のサブ入出力端子か
   らなり、各入力端子からの入力は、それぞれメイン出力
   端子あるいはサブ出力端子に分配され、 前記各単位スイッチは、 前記各入力端子に対応して設けられ、入力された前記パ
   ケットに含まれるアドレス情報を判定するパス判定回路
   と、 前記メイン出力端子毎に対応させて設けられ、前記アド
   レス情報に対応した前記出力端子の使用状態を監視し、
   使用可能な前記メイン出力端子あるいは前記サブ出力端
   子を指示するスイッチ制御回路と、 前記各入力端子に対応して設けられ、入力された前記パ
   ケットを前記スイッチ制御回路により指示された前記メ
   イン出力端子あるいは前記サブ出力端子のいずれかから
   出力するスイッチ回路と、 を有することを特徴とするデータ伝送におけるスイッチ
   ング回路網。