JP2640869B2 - ビデオ機器のモータ制御信号デコード回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ビデオ機器のモータ制御信号デコード回
路に関し、詳しくは、ビデオテープレコーダ（以下VT
R）、ビデオカメラ等のモータ制御回路に対してシリア
ルな指令データとして送出されたテープ送りモード等を
含むデータをパラレルなモータ制御データとして発生す
る、ノイズに強く、誤動作し難いようなモータ制御信号
デコード回路に関する。

［従来の技術］ VTRやビデオカメラ等のビデオ機器では、所定の長さ
のテープを長時間使用できるように録画や再生の速度を
２倍,3倍モードというように選択できるようになってい
る。

このモード選択に応じてテープ走行速度が選択される
ことになるが、それは、テープ走行を制御するモータの
回転速度をそれに応じて制御することで行われる。この
種のモータ駆動制御回路では、モータ制御信号デコード
回路からモードに応じた制御信号と記録、再生、巻戻
し、サーチ等の動作に応じて発生するモータに対する各
種の制御信号とをパラレルなコードとしてモータ駆動制
御回路が受け、それをデコードすることで指令に応じた
制御をモータに対して行っている。

モータ制御信号デコード回路で発生するモータ制御デ
ータは、複数ビットからなるパラレルなコードである
が、VTR等の機器を制御するマイクロプロセッサ側で
は、VTR等について種々の制御を行わなければならない
関係からモード制御を含めた各種のモータ制御に関する
信号をシリアルな指令データとして送出する。一方、モ
ータ駆動制御回路は、回転速度や送り方向等に関するモ
ータ制御信号のデータは通常パラレルなモータ制御デー
タとして受けるようになっている。

そこで、シリアルな指令データをモータ駆動制御回路
が受けるパラレルなモータ制御データに変換することが
必要になり、その変換が通常サーボICと言われる制御回
路の中で行われる。このサーボIC内部には、モータ制御
に関するシリアルな指令データをパラレルなモータ制御
データとして生成するデコーダ回路が組込まれている。
そのモータ制御信号デコード回路の一例を示すのが第２
図である。

第２図に示すように、モータ制御信号デコード回路10
は、マイクロプロセッサ１に対して配線ライン２（ある
いはバス２）を介して接続されていて、マイクロプロセ
ッサ１からモータ制御に関する指令データをシリアルに
データ端子3aに受け、マイクロプロセッサ１からクロッ
クをクロック端子3bに受け、さらに送出されたデータを
ラッチするラッチ制御信号を制御端子3cに受ける。

クロックと指令データとは、それぞれシフトレジスタ
４のデータ入力（Ｄ），クロック入力（Ｃ）にそれぞれ
入力され、指令データがクロックに応じてシフトされて
いく。指令データが所定桁分シフトされてシフトレジス
タ４が一杯になると、そのタイミングでマイクロプロセ
ッサ１からラッチ信号が送出され、それが制御端子から
ラッチレジスタ５のラッチ入力（Ｌ）に入力されてシリ
アルなデータが桁対応にパラレルなデータとしてラッチ
されて出力される。したがって、これらシフトレジスタ
４とラッチレジスタ５とはシリアル／パラレル変換回路
を構成している。

ここで、パラレルに変換された指令データは、ラッチ
レジスタ５からプログラムロジックアレイで構成される
デコード論理回路６のAND論理回路部6aに入力され、そ
こで指令データの各ビットが所定のAND条件によりデコ
ードされて１倍,2倍,3倍のモードのテープ送り制御のう
ちの１つの信号がデコードされる。さらに、送り方向や
記録、再生、巻戻し、サーチ等に対するモータ制御の信
号もそれぞれデコードされる。モードに関する信号はそ
れぞれここでは１倍,2倍,3倍に対応するモード制御信号
線7a,7b,7cのいずれかに発生する。これらとその他のデ
コードされた制御信号とがAND論理回路部6aのそれぞれ
の出力端子からさらにこれら出力端子対応に設けられた
OR論理回路部6bのそれぞれに入力されて所定の指定され
た速度モードの信号とモータ制御に必要な信号がモータ
制御データとしてOR論理回路部6bで生成されてそれらが
デコード出力としてOR論理回路部6bからパラレルにモー
タ駆動制御回路８に入力される。

モータ駆動制御回路８は、モータ制御信号デコード回
路10により得られたデコード出力に応じて内蔵されたF/
V変換回路等でモードに応じた制御電圧を発生して指定
された回転方向で所定の回転数でモータを制御してテー
プ送りの制御を行う。

［解決しようとする課題］ このようなモータ制御信号デコード回路は、マイクロ
プロセッサ側から送出された指令データが正しい場合で
あってもシリアルなデータのうちの１ビットでも配線ラ
イン２上でノイズにより化ければデコード出力が異なる
データに化ける。それが原因となってモータの暴走を引
き起こし易く、テープを傷める。

このような問題を回避するために、第２図のOR論理回
路部6bにデータが正しいときにのみ、出力を発生するよ
うな機能を持たせることも考えられるが、単にそのよう
にすると、データが正しいか、否かを常時判定する回路
と、そのデータをラッチするようなラッチ回路と、さら
に出力するタイミングの制御をする回路等が新たに必要
になって、回路規模が大きくならざるを得ない。

この発明は、このような従来技術の問題点を解決する
ものであって、ノイズに影響され難いビデオ機器のモー
タ制御信号デコード回路を発生することを目的とする。

［課題を解決するための手段］ このような目的を達成するためのこの発明のモータ制
御信号デコード回路の特徴は、指令データをクロックに
応じて受けるシフトレジスタと、複数のモードに対応す
るそれぞれの信号端子を内部又は外部端子として有し、
シフトレジスタの各桁の出力をパラレルに受けてモード
に対応する制御信号を前記信号端子の１つに発生しかつ
指令データをモータを制御するためのパラレルな制御デ
ータとして発生するデコード回路と、制御データをパラ
レルに受けてラッチするラッチ回路と、デコード回路内
部またはこれとは別に設けられ、それぞれの信号端子の
出力を受ける論理和回路とを備えていて、論理和回路の
出力と演算処理回路から送出される、指令データに対す
るラッチ信号との論理積によりラッチ回路に制御データ
をラッチしてモータ駆動制御回路にそれをパラレルに出
力するものである。

［作用］ このように、デコード回路でモードに対応する制御信
号を発生したときにのみモータ駆動制御回路に送出する
パラレルなモータ制御データをラッチするようにするこ
とで、デコード回路でモードに対する制御信号がデコー
ドされないときには１つ前のモータ制御データが保持さ
れる。その結果、それによってモータが制御され、モー
タに対するモータ制御データはデコード回路でモード制
御信号がデコードされない限り、更新されることはな
い。

この場合、ラッチ回路は、従来のシフトレジスタとデ
コーダとの間にあるラッチ回路を利用することができる
ので、回路規模が特別に増加する訳ではなく、また、タ
イミング制御も演算処理回路から送出されるラッチ信号
を利用しているので、特別なタイミング制御の論理回路
も不要である。また、ラッチ信号を利用しているので、
このラッチ信号が発生するタイミング以外にノイズによ
ってたとえ正しいモータ制御データに化けたデータが発
生したとして、あるいは正しくないモータ制御データが
発生したとしても、ラッチ信号と正しいモード信号との
論理積条件でモータ制御データのラッチが行われるの
で、これら以外のものはすべて排除される。しかも、ラ
ッチ信号は、演算処理回路から送出されるものであり、
デコード回路の内部で発生するものではないので、ノイ
ズに対して影響を受け難い。

このようなことからラッチ信号の発生タイミング以外
においてノイズにより指令データが変化したとしても、
それに対応してモード制御信号が発生するようなことは
ほとんど生じないので、モータ制御データが影響を受け
ることがない。一方、ラッチ信号の発生タイミングにお
いて、モータ制御データがノイズにより変化して本来と
は別の正しい制御データに化けるような確率は極めて少
ない。したがって、モータの暴走がほとんど発生しな
い。

［実施例］ 以下、この発明の一実施例について図面を参照して詳
細に説明する。

第１図は、この発明を適用したVTRのモータ制御信号
デコード回路のブロック図である。なお、第２図に示す
構成要素と同等なものは同一の符号で示し、その説明を
割愛する。

第１図では、第２図のラッチレジスタ５が削除されて
いて直接シフトレジスタ４によりシリアルに変換された
指令データがラッチ信号の有無にかかわらず常時クロッ
クの発生タイミングでシフトレジスタ４からデコード論
理回路６のAND論理回路部6aにパラレルに入力される構
成を採る。

OR論理回路部6bには、AND論理回路部6aのモード制御
信号線7a,7b,7cの信号の論理和を採るOR回路９が設けら
れていて、OR回路９の出力がOR論理回路部6bの出力9aを
介して２入力のAND回路11の第１の入力に送出されてい
る。

AND回路11は、マイクロプロセッサ１からのラッチ信
号を第２の入力に受けて、OR回路９の出力9aとラッチ信
号の論理積でラッチ信号11aを出力してそれをラッチレ
ジスタ12のラッチ入力（Ｌ）に加える。

ラッチレジスタ12は、OR論理回路部6bのモータ制御デ
ータ出力をパラレル（ただし、出力9aは除く）を受け、
それをモータ駆動制御回路８にモータ制御データとして
出力する。

次にその動作を説明すると、デコード論理回路６は、
マイクロプロセッサ１から受けるクロックに応じて常時
指令データをデコードしている。したがって、指令デー
タのビット数がシフトレジスタ４に完全に入力された状
態でなくてもデコードは行われている。OR論理回路部6b
の出力は、クロックに応じて発生するが、それらは有効
なモータ制御データではないのでラッチレジスタ12にラ
ッチされることはなく、ラッチレジスタ12のデータは、
１つ前にラッチされているモータ制御データが保持され
ている。これによりモータ駆動制御回路８は制御されて
いる。

ラッチレジスタ12が新しいモータ制御データをラッチ
するのはラッチ信号が発生したときであるが、ラッチレ
ジスタ12に対するラッチ信号11aは、マイクロプロセッ
サ１からのラッチ信号に加えてさらにデコード論理回路
６のAND論理回路部6aで正しい論理でモード制御信号の
１つがデコードされたときである。それがデコードされ
ない限りはラッチは行われない。

すなわち、OR回路９は、AND論理回路部6aのモード制
御信号線7a,7b,7cの信号を受けてその論理和を採るの
で、入力データが正しいデータで入力され、かつ、確実
にモード制御信号線7a,7b,7cのいずれかの信号がデコー
ドされたときにのみAND回路11がマイクロプロセッサ１
からのラッチ信号をゲートしてラッチレジスタ12にラッ
チ信号11aを送出する。

このようにすることによりラッチ信号が発生するタイ
ミングにおいて正しいモード信号が発生したときという
論理積条件においてのみモータ駆動制御回路８のモータ
制御データが新しくなり、それ以外では前のモータ制御
データでモータが制御されるために、たとえ、他のモー
ド制御に関するビットデータがノイズにより変化したと
してもそれに影響されることはない。したがって、その
ようなことによってモータが暴走するようなことは生じ
ない。言い換えれば、マイクロプロセッサ１側のシリア
ルな指令データにノイズが乗ってモード制御信号線7a,7
b,7cのいずれもがデコードされない場合にはラッチ信号
が発生しなくなるが、そのようなときにはモータの制御
が前のままに維持されて制御が行われていて、モータは
暴走しない。なお、万一、ノイズによりモード制御信号
線7a,7b,7cのうちの他の制御信号に変化するようなデコ
ードがラッチ信号の発生タイミングにおいて発生したと
してもそれは確率的に非常に小さく、たとえそれが起こ
ったときでも連続することは皆無であるので次のラッチ
信号のときには元に戻り、モータが暴走するまでの状態
には到らない。

このようなことからモータ制御信号デコード回路はノ
イズに強い回路になり、誤動作が発生し難い。

以上説明してきたが、実施例では、デコード論理回路
がAND論理回路部とOR論理回路部とに別れているが、デ
コード論理回路は、マイクロプロセッサ側のシリアルな
指令データの内容に応じて決定されるものであって、こ
のような回路構成に限定されるものではない。したがっ
て、これは、モータ制御に関係するシリアルな指令デー
タからそれぞれのテープ送りモードに応じてモード指定
信号等がそれぞれデコードされる回路であればどのよう
な回路であってもよい。なお、実施例ではOR論理回路部
6aの内部にモード制御信号線7a,7b,7cの信号の論理和を
採る回路を設けているが、このOR回路はAND回路と同様
にデコード論理回路６の外部に設けられていてもよい。
これとは逆にAND回路をデコード論理回路６の内部に設
けてもよい。

実施例では、クロックをマイクロプロセッサ側から供
給しているが、これは、システムの基準クロックをクロ
ック発生回路から独立に受けてもよく、クロックが指令
データの各ビットに送り速度に対応するような形態で生
成されていればどのようなクロクであってもよい。

［発明の効果］ 以上の説明から理解できるように、この発明にあって
は、デコード回路でモードに対応する制御信号を発生し
たときにのみモータ駆動制御回路に送出するパラレルな
モータ制御データをラッチするようにしているので、モ
ータに対するモータ制御データはデコード回路でモード
制御信号がデコードされたない限り、更新されることは
ない。

その結果、ラッチ信号の発生タイミング以外において
ノイズにより指令データが変化したとしても、それに対
応してモード制御信号が発生するようなことはほとんど
生じないので、モータ制御データが影響を受けることが
ない。一方、ラッチ信号の発生タイミングにおいて、指
令データがノイズにより変化して本来とは別の正しいモ
ード制御信号に化けるような確率は極めて少ない。した
がって、モータの暴走がほとんど発生しない。

【図面の簡単な説明】

第１図は、この発明を適用したVTRのモータ制御信号デ
コード回路のブロック図、第２図は、従来におVTRのモ
ータ制御信号デコード回路のブロック図である。 １……マイクロプロセッサ、２……配線ライン、 3a……データ端子、3b……クロック端子、 3c……制御端子、４……シフトレジスタ、 5,12……ラッチレジスタ、６……デコード論理回路、6a
……AND論理回路部、 6b……OR論理回路部、 7a,7b,7c……モード制御信号、 ８……モータ駆動制御回路、９……OR回路、 10……モータ制御信号デコード回路、 11……AND回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】演算処理回路からテープ送り速度について
   の複数のモードのうちの１つのモードを指定するデータ
   を含むモータ制御に関する指令データをシリアルに受け
   るビデオ機器のモータ制御信号デコード回路において、
   前記指令データをクロックに応じて受けるシフトレジス
   タと、前記複数のモードに対応するそれぞれの信号端子
   を内部又は外部端子として有し、前記シフトレジスタの
   各桁の出力をパラレルに受けて前記モードに対応する制
   御信号を前記信号端子の１つに発生しかつ前記指令デー
   タをモータを制御するためのパラレルな制御データとし
   て発生するデコード回路と、前記制御データをパラレル
   に受けてラッチするラッチ回路と、前記デコード回路内
   部またはこれとは別に設けられ、前記それぞれの信号端
   子の出力を受ける論理和回路とを備え、前記論理和回路
   の出力と前記演算処理回路から送出される、前記指令デ
   ータに対するラッチ信号との論理積により前記ラッチ回
   路に前記制御データをラッチしてモータ制御回路にそれ
   をパラレルに出力することを特徴とするビデオ機器のモ
   ータ制御信号デコード回路。