JP2636340B2 - ゲート駆動回路 - Google Patents
ゲート駆動回路Info
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- JP2636340B2 JP2636340B2 JP63142075A JP14207588A JP2636340B2 JP 2636340 B2 JP2636340 B2 JP 2636340B2 JP 63142075 A JP63142075 A JP 63142075A JP 14207588 A JP14207588 A JP 14207588A JP 2636340 B2 JP2636340 B2 JP 2636340B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はMOS−FET等の高速スイッチング用半導体素
子に対するゲート駆動回路に関する。
子に対するゲート駆動回路に関する。
従来のこの種のゲート駆動回路としては第２図に例示
する回路図のものが知られている。第３図は第２図に示
すゲート駆動回路を用いた降圧チョッパ回路の回路図の
例示であり、第４図は第３図における動作波形図であ
る。
する回路図のものが知られている。第３図は第２図に示
すゲート駆動回路を用いた降圧チョッパ回路の回路図の
例示であり、第４図は第３図における動作波形図であ
る。
第２図において、１はスイッチでありその端子Ｃ−Ｂ
間閉路時には直流制御電源２を接続してホトカプラ３を
ONし、逆にその端子Ｃ−Ａ間閉路時には前記電源２を解
放して前記ホトカプラ３をOFFとなすものであり、外部
のスイッチング制御回路の動作を等価的に示すものであ
る。４〜６はトランジスタであり前記ホトカプラ３がON
の時には該トランジスタの４がOFF、５がON、６がOFFと
なりゲート駆動用出力端子Ｇの電位は同端子Ｓの電位よ
り高くなる。逆に前記ホトカプラ３のOFF時に前記のト
ランジスタ４はON、５はOFF、６はONとなり前記端子Ｇ
の電位は同端子Ｓの電位より低くなる。
間閉路時には直流制御電源２を接続してホトカプラ３を
ONし、逆にその端子Ｃ−Ａ間閉路時には前記電源２を解
放して前記ホトカプラ３をOFFとなすものであり、外部
のスイッチング制御回路の動作を等価的に示すものであ
る。４〜６はトランジスタであり前記ホトカプラ３がON
の時には該トランジスタの４がOFF、５がON、６がOFFと
なりゲート駆動用出力端子Ｇの電位は同端子Ｓの電位よ
り高くなる。逆に前記ホトカプラ３のOFF時に前記のト
ランジスタ４はON、５はOFF、６はONとなり前記端子Ｇ
の電位は同端子Ｓの電位より低くなる。
なお７と８とはそれぞれ直流制御電流、R1〜R8は抵抗
であり、ゲート駆動回路9aは前記の諸要素３〜８と抵抗
R1〜R8とから成る。
であり、ゲート駆動回路9aは前記の諸要素３〜８と抵抗
R1〜R8とから成る。
次に第３図において、15は電圧Edcを有する直流電
源、18はMOS−FET（MOS形電界効果トランジスタ）であ
りＤとＳとＧとはそれぞれ該MOS−FETのドレイン端子と
ソース端子とゲート端子とでありIdはそのドレイン電流
である。又16は前記電源15の正極側と前記MOS−FETの端
子Ｄ間配線インダクタンス、17はスナバダイオード、19
はリアクトル、20はフライホイールダイオード、21はコ
ンデンサ、22は負荷抵抗である。
源、18はMOS−FET（MOS形電界効果トランジスタ）であ
りＤとＳとＧとはそれぞれ該MOS−FETのドレイン端子と
ソース端子とゲート端子とでありIdはそのドレイン電流
である。又16は前記電源15の正極側と前記MOS−FETの端
子Ｄ間配線インダクタンス、17はスナバダイオード、19
はリアクトル、20はフライホイールダイオード、21はコ
ンデンサ、22は負荷抵抗である。
次に第４図について第３図の回路動作に従って説明す
る。
る。
今前記スイッチ１の端子Ｃ−Ｂ間をONすれば、前記の
如くゲート駆動回路9aの端子Ｇの電位は端子Ｓの電位よ
りも高くなり、前記MOS−FET18はON状態となり、そのド
レイン電流Idは回路定数により決定される勾配に従い増
大する。この状態がモードM1である。この時前記MOS−F
ET18のドレイン電圧Vadとソース電圧Vasとは共に前記直
流電源15の電圧Edcと略等しくなる。
如くゲート駆動回路9aの端子Ｇの電位は端子Ｓの電位よ
りも高くなり、前記MOS−FET18はON状態となり、そのド
レイン電流Idは回路定数により決定される勾配に従い増
大する。この状態がモードM1である。この時前記MOS−F
ET18のドレイン電圧Vadとソース電圧Vasとは共に前記直
流電源15の電圧Edcと略等しくなる。
次に前記スイッチ１の端子Ｃ−Ａ間をONすれば、前記
の端子Ｃ−Ｂ間閉路時と逆状態となって前記の端子Ｇの
電位は端子Ｓの電位よりも低くなり、前記MOS−FET18は
OFF動作を開始しそのドレイン電流Idは前記スイッチ１
の端子Ｃ−Ａ間のON直前の値を初期値として減少を開始
しやがて零となり前記MOS−FET18はOFF状態となる。こ
の時前記初期値電流の一部は前記配線インダクタンス16
とスナバダイオード17とによる閉回路の還流電流Ishと
なる。この時前記ドレイン電圧Vadは前記電圧Edcを保
ち、又前記ソース電圧Vasは前記電流Idの減少と同様の
変化を行なって零に至る。更に前記電圧Vasの減少と共
にリアクトル19の蓄積エネルギの放出による還流電流I
fwdが該リアクトルとフライホイールダイオード20とコ
ンデンサ21と負荷抵抗22とから成る閉回路を第３図に示
す矢印の方向に流れ始める。この状態がモードM2であ
る。
の端子Ｃ−Ｂ間閉路時と逆状態となって前記の端子Ｇの
電位は端子Ｓの電位よりも低くなり、前記MOS−FET18は
OFF動作を開始しそのドレイン電流Idは前記スイッチ１
の端子Ｃ−Ａ間のON直前の値を初期値として減少を開始
しやがて零となり前記MOS−FET18はOFF状態となる。こ
の時前記初期値電流の一部は前記配線インダクタンス16
とスナバダイオード17とによる閉回路の還流電流Ishと
なる。この時前記ドレイン電圧Vadは前記電圧Edcを保
ち、又前記ソース電圧Vasは前記電流Idの減少と同様の
変化を行なって零に至る。更に前記電圧Vasの減少と共
にリアクトル19の蓄積エネルギの放出による還流電流I
fwdが該リアクトルとフライホイールダイオード20とコ
ンデンサ21と負荷抵抗22とから成る閉回路を第３図に示
す矢印の方向に流れ始める。この状態がモードM2であ
る。
続いて前記MOS−FETのOFF状態が進行しそのドレイン
・ソース間電位差が前記電圧Edcに等しくなると前記電
流Ifwdは前記閉回路の時定数に従って減少し、又前記電
圧Vasは前記ダイオード20の沿層電圧分だけ負電位とな
る。この状態がモードM3である。
・ソース間電位差が前記電圧Edcに等しくなると前記電
流Ifwdは前記閉回路の時定数に従って減少し、又前記電
圧Vasは前記ダイオード20の沿層電圧分だけ負電位とな
る。この状態がモードM3である。
次に再度前記スイッチ１の端子Ｃ−Ｂ間がONされ前記
MOS−FET18がON動作されると、該MOS−FETソース電圧Va
sが前記の如く零に近い負電位にあるため、そのピーク
値をIdsとする前記ドレイン電流Idの突入電流が前記配
線インダクタンス16を経由して流入する。この時該突入
電流の急峻な変動に伴ないその変動率dId/dtに比例した
大きな電圧降下が前記配線インダクタンス16において発
生し、該電圧降下により前記ドレイン電圧Vadは急激に
低下する。この状態がモードM4である。
MOS−FET18がON動作されると、該MOS−FETソース電圧Va
sが前記の如く零に近い負電位にあるため、そのピーク
値をIdsとする前記ドレイン電流Idの突入電流が前記配
線インダクタンス16を経由して流入する。この時該突入
電流の急峻な変動に伴ないその変動率dId/dtに比例した
大きな電圧降下が前記配線インダクタンス16において発
生し、該電圧降下により前記ドレイン電圧Vadは急激に
低下する。この状態がモードM4である。
次に前記ドレイン電流Idの突入状態終了による前記変
動率dId/dtの消滅に伴ない前記のドレイン電圧Vad従っ
てソース電圧Vasも共に急速に回復して前記電圧Edcに至
り、以後定常状態に入る。この状態がモードM5である。
動率dId/dtの消滅に伴ない前記のドレイン電圧Vad従っ
てソース電圧Vasも共に急速に回復して前記電圧Edcに至
り、以後定常状態に入る。この状態がモードM5である。
しかしながら上記の如く従来方式によるゲート駆動回
路は例えばMOS−FETの如き高速スイッチング素子のゲー
ト制御時、第４図に示す如くモードM4から同M5に移行す
る時点においてそのゲート駆動信号出力端子Ｓが電位急
変を受け、該電位変動に基く誘電電圧により前記ゲート
駆動回路入力部のホトカプラもそのエミッタ電位の急変
を受けてOFF状態に入り、このため一旦ON状態に入った
前記高速スイッチング素子は再度異常動作としてOFF状
態に反転しその円滑なON−OFF制御が阻害される可能性
があった。因に前記電位変動は2000V/μｓに達する。
路は例えばMOS−FETの如き高速スイッチング素子のゲー
ト制御時、第４図に示す如くモードM4から同M5に移行す
る時点においてそのゲート駆動信号出力端子Ｓが電位急
変を受け、該電位変動に基く誘電電圧により前記ゲート
駆動回路入力部のホトカプラもそのエミッタ電位の急変
を受けてOFF状態に入り、このため一旦ON状態に入った
前記高速スイッチング素子は再度異常動作としてOFF状
態に反転しその円滑なON−OFF制御が阻害される可能性
があった。因に前記電位変動は2000V/μｓに達する。
上記に鑑み本発明は、その制御対象である高速スイッ
チング素子の主回路につながる制御信号出力端子におけ
る急激な電位変動発生時にも前記スイッチング素子の正
常なゲート駆動制御を行ない得るゲート駆動回路の提供
を目的とする。
チング素子の主回路につながる制御信号出力端子におけ
る急激な電位変動発生時にも前記スイッチング素子の正
常なゲート駆動制御を行ない得るゲート駆動回路の提供
を目的とする。
上記目的を達成するために、本発明のゲート駆動回路
においては、制御信号をホトカプラを介して受信し高速
スイッチング用半導体素子のON又はOFF動作用ゲート信
号を出力する前記半導体素子のゲート駆動回路におい
て、該ゲート駆動回路の出力側にノーマルモードチョー
クコイルとコモンモードチョークコイルとを設け、該両
チョークコイルを経由してその出力ゲート信号を前記半
導体素子に与えるものである。
においては、制御信号をホトカプラを介して受信し高速
スイッチング用半導体素子のON又はOFF動作用ゲート信
号を出力する前記半導体素子のゲート駆動回路におい
て、該ゲート駆動回路の出力側にノーマルモードチョー
クコイルとコモンモードチョークコイルとを設け、該両
チョークコイルを経由してその出力ゲート信号を前記半
導体素子に与えるものである。
前記の如く高速スイッチング用半導体素子のゲート駆
動回路の誤動作発生の原因は、前記半導体素子の主回路
につながる前記ゲート駆動回路の制御信号出力端子が前
記半導体素子の高速スイッチング動作によって必然的に
発生する急激な電位変動の影響を直接受け、該電位変動
により前記ゲート駆動回路構成要素各部の浮遊容量を通
して発生する誘電電圧或いは充電電流によって前記ゲー
ト駆動回路各部の正常な電圧・電流関係が阻害されるこ
とにあった。
動回路の誤動作発生の原因は、前記半導体素子の主回路
につながる前記ゲート駆動回路の制御信号出力端子が前
記半導体素子の高速スイッチング動作によって必然的に
発生する急激な電位変動の影響を直接受け、該電位変動
により前記ゲート駆動回路構成要素各部の浮遊容量を通
して発生する誘電電圧或いは充電電流によって前記ゲー
ト駆動回路各部の正常な電圧・電流関係が阻害されるこ
とにあった。
従って本発明においては、前記ゲート駆動回路の制御
信号出力端子と該出力端子を接続すべき前記半導体素子
の主回路接続点との間にノーマルモードチョークコイル
とコモンモードチョークコイルとを挿入し、前記主回路
に発生する急激な電位変動の影響が前記ゲート駆動回路
の内部に及ぶことを阻止することにより該ゲート駆動回
路の誤動作を防止するものである。
信号出力端子と該出力端子を接続すべき前記半導体素子
の主回路接続点との間にノーマルモードチョークコイル
とコモンモードチョークコイルとを挿入し、前記主回路
に発生する急激な電位変動の影響が前記ゲート駆動回路
の内部に及ぶことを阻止することにより該ゲート駆動回
路の誤動作を防止するものである。
以下この発明の実施例を図面により説明する。第１図
はこの発明の実施例を示すゲート駆動回路の回路図であ
る。なお第１図においては第２図に示す従来技術の実施
例の場合と同一機能の構成要素に対しては同一の表示符
号を附している。更に第３図に示す降圧チョッパ回路と
第１図に示す回路との接続関係は第３図と第２図との関
係と同一である。
はこの発明の実施例を示すゲート駆動回路の回路図であ
る。なお第１図においては第２図に示す従来技術の実施
例の場合と同一機能の構成要素に対しては同一の表示符
号を附している。更に第３図に示す降圧チョッパ回路と
第１図に示す回路との接続関係は第３図と第２図との関
係と同一である。
第１図は第２図に示す回路図において、ノーマルモー
ドチョークコイルの10と11とコモンモードチョークコイ
ル12とを設けたものである。なお該チョークコイル12に
図示する●印はその２巻線間の巻線極性を示すものであ
る。
ドチョークコイルの10と11とコモンモードチョークコイ
ル12とを設けたものである。なお該チョークコイル12に
図示する●印はその２巻線間の巻線極性を示すものであ
る。
従ってゲート駆動回路９の制御信号出力端子ＧとＳと
は前記両チョークコイルを介してその制御対象である第
３図のMOS−FET18のゲート端子Ｇとソース端子Ｓとにそ
れぞれ接続されることになり、前記の如くMOS−FET18ス
イッチング時のそのソース側における急激な電位変動に
よる誘電電圧或いは充電電流の前記ゲート駆動回路９へ
の内部流入は阻止されることになる。
は前記両チョークコイルを介してその制御対象である第
３図のMOS−FET18のゲート端子Ｇとソース端子Ｓとにそ
れぞれ接続されることになり、前記の如くMOS−FET18ス
イッチング時のそのソース側における急激な電位変動に
よる誘電電圧或いは充電電流の前記ゲート駆動回路９へ
の内部流入は阻止されることになる。
この発明によれば、ホトカプラを制御入力受信素子と
する高速スイッチング用半導体素子のゲート駆動回路の
制御信号出力側にノーマルモードチョークコイルとコモ
ンモードチョークコイルとを設けることにより、前記半
導体素子主回路の急激な電位変動の影響が前記ゲート駆
動回路の内部に及ぶことを阻止し、該駆動回路の誤動作
と該誤動作による異常スイッチングを原因とする前記半
導体素子の破壊とを簡単且つ確実に防止することが可能
となる。
する高速スイッチング用半導体素子のゲート駆動回路の
制御信号出力側にノーマルモードチョークコイルとコモ
ンモードチョークコイルとを設けることにより、前記半
導体素子主回路の急激な電位変動の影響が前記ゲート駆
動回路の内部に及ぶことを阻止し、該駆動回路の誤動作
と該誤動作による異常スイッチングを原因とする前記半
導体素子の破壊とを簡単且つ確実に防止することが可能
となる。
第１図はこの発明の実施例を示す回路図、第２図は従来
技術の実施例を示す回路図、第３図は第１図又は第２図
に示す回路と組合せた降圧チョッパ回路の回路図、第４
図は第２図に示す回路を用いた場合の第３図回路の動作
波形図である。 １……スイッチ、２……直流制御電源、３……ホトカプ
ラ、４〜６……トランジスタ、7,8……直流制御電源、
9,9a……ゲート駆動回路、10,11……ノーマルモードチ
ョークコイル、12……コモンモードチョークコイル、15
……直流電源、16……配線インダクタンス、17……スナ
バダイオード、18……MOS−FET、19……リアクトル、20
……フライホイールダイオード、21……コンデンサ、22
……負荷抵抗、R1〜R8……抵抗。
技術の実施例を示す回路図、第３図は第１図又は第２図
に示す回路と組合せた降圧チョッパ回路の回路図、第４
図は第２図に示す回路を用いた場合の第３図回路の動作
波形図である。 １……スイッチ、２……直流制御電源、３……ホトカプ
ラ、４〜６……トランジスタ、7,8……直流制御電源、
9,9a……ゲート駆動回路、10,11……ノーマルモードチ
ョークコイル、12……コモンモードチョークコイル、15
……直流電源、16……配線インダクタンス、17……スナ
バダイオード、18……MOS−FET、19……リアクトル、20
……フライホイールダイオード、21……コンデンサ、22
……負荷抵抗、R1〜R8……抵抗。
Claims (1)
- 【請求項１】制御信号をホトカプラを介して受信し高速
スイッチング用半導体素子のON又はOFF動作用ゲート信
号を出力する前記半導体素子のゲート駆動回路におい
て、該ゲート駆動回路の出力側にノーマルモードチョー
クコイルとコモンモードチョークコイルとを設けたこと
を特徴とするゲート駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142075A JP2636340B2 (ja) | 1988-06-09 | 1988-06-09 | ゲート駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142075A JP2636340B2 (ja) | 1988-06-09 | 1988-06-09 | ゲート駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01311858A JPH01311858A (ja) | 1989-12-15 |
| JP2636340B2 true JP2636340B2 (ja) | 1997-07-30 |
Family
ID=15306852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142075A Expired - Fee Related JP2636340B2 (ja) | 1988-06-09 | 1988-06-09 | ゲート駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2636340B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2528233A1 (en) * | 2011-05-24 | 2012-11-28 | Siemens Aktiengesellschaft | Coupling circuit for coupling a control circuit to a semiconductor switch |
| JP6430345B2 (ja) * | 2015-08-24 | 2018-11-28 | 本田技研工業株式会社 | 半導体電力変換装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6063335U (ja) * | 1983-10-07 | 1985-05-04 | 三菱自動車工業株式会社 | シ−ト装置 |
| JPS61196740U (ja) * | 1985-05-31 | 1986-12-08 | ||
| JPH0246346Y2 (ja) * | 1985-05-31 | 1990-12-06 |
-
1988
- 1988-06-09 JP JP63142075A patent/JP2636340B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01311858A (ja) | 1989-12-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |