JP2628240B2 - パケット交換方法および交換システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多数の入力及び多数の出
力を含む交換システムにおいて、到着した１の入力から
制御コードにより選ばれる１の出力へ転送可能でそれぞ
れに制御コードを含むデータパケットを交換する方法で
あって、該それぞれのパケットの伝送は第１の伝送速度
をもつ第１タイムスロットからなる多数の第１伝送チャ
ンネルの１から第２の伝送速度をもつ第２タイムスロッ
トからなる多数の第２伝送チャンネルの１つへなされ
て、該多数の第２伝送チャンネルの１つとは交換システ
ムの該選ばれた出力へ通じるものである方法に関する。
本発明はさらに上記方法を好適に実施することのできる
交換システムに関する。

【０００２】

【従来の技術】ＵＳ−Ａ−４９３７８１４には第１のバ
スから第２のバスへデータパケットを転送するための中
継スイッチからなる交換システムが記載される。中継ス
イッチはパケットアドレスを新しいアドレスに翻訳する
ための翻訳メモリー、第２バスへ送られるべきパケット
を選ぶためのコンパレーター、及び空きパケットコード
（ＥＰＣ）受領後に挿入回路が直並（シフト）レジスタ
ーによって、貯蔵されていたパケットを他のバス上の最
初に到着した空きタイムスロットに設置するまで該選ば
れたパケットを貯蔵するためのパケットキュー（待ち行
列）メモリーからなる。 またＹｅｈ，ｙ．ｓ．；Ｈｌｕ
ｃｈｙｊ，Ｍ．Ｇ，；Ａｃａｍｐｏｒａ，Ａ．Ｓ．，
「ノックアウト交換−高性能パケット交換のための簡単
なモジュール構造」、ＩＥＥＥ Ｊ．，１９８７．１
０、１２７４−１２８３には所謂「ノックアウト」交換
が記載される。パケットはタイムスロットにより転送さ
れ、その情報内容に加えて制御コード（交換システムの
任意の入力から交換システムを通って送られるべき出力
を直接又は間接に出力行先として示す）を有する。この
タイプの交換システムにおける重要な問題はデータの幅
輳（混雑）である。これは同一の出力に到達するように
意図されたパケットが異なる入力に同時に到着すると直
ちに生じる。パケットの到着の先見的な制御なしにこの
問題は避けられないが、そのような制御の正確な実行は
交換システムを相当複雑にする。既知のノックアウト交
換および本発明による交換の双方は、できるだけ簡単で
効果的であり、さらに、多数の入出力のために実用上お
よび望ましい拡張の可能性のため、モジュール構造に好
適な手段を用いてこの問題を解決することを狙ってい
る。上記文献に開示された方法では、収集されたパケッ
トの集信に対して、いわゆる「２・２競合スイッチ」が
使われる。このスイッチは２つの入力と２つの出力を有
し、これらはパケットの制御コードの一部を（任意で一
時的に）なす「ビジー・ビット」によって制御される。
同公報文献に示される図面においてパケットが左手の入
力に到着すると、このパケットは「ビジー・ビット」を
読み取ることによって信号を与えられ、左手の入出力が
互いに接続され同様に右手の入出力が互いに接続されて
パケットは左手の入力から左手の出力へ交換され、一
方、同時に右手の入力に到着するパケットは右手の出力
に交換される。非活性の「ビジー・ビット」が左手の入
力で読み出される（所謂ビットが立っていない）と、こ
れはその時点で入力にあるタイムスロットは空いている
ことを示しており、右手の入力は左手の出力に接続さ
れ、一方、左手の入力と右手の出力は非活性となる。右
手の入力に存在するパケットは、左手の出力に交換され
る。従来の交換システムにおいて多数のこれら「競合ス
イッチ」が集まって「コンセントレータ（集合電信機又
は単に集信素子）」を形成する。これにより交換システ
ムの全ての入力が接続されて、それぞれは多数の出力バ
ッファを介して１つの出力へ開通される。入力に現れる
パケットは「パケット・フィルター」においてその制御
コードを読み出された後、「競合スイッチ」により一連
の内部出力に向けて送られ、次いでバッファを介して、
該制御コードの直接又は間接に示す１つの（外部）出力
即ち交換システムの出力へ送られる。

【０００３】

【発明の目的】 本発明の目的は、異なる入力に到着し、
制御ワードによって示される特定の出力へパケットを送
るための方法と交換システムを提供することにある。こ
のシステムによれば、できるだけ簡単な手段を用いて、
ブロッキングとセル紛失の危険を最小にし、遷移時間が
できるだけ短く、均一である。特には、複数の「ＡＴＭ
スイッチ素子（ＡＳＥ）からなる巨大ＶＬＳＩ装備交換
システム（ＡＴＭ交換構造体）に好適な交換方法を提供
することにある。これらＡＳＥは上記米国特許文献に中
継スイッチと呼ばれており、第１と第２のバスにより形
成されるマトリックスの交差を特徴とする。

【０００４】

【課題を解決するための手段】 本発明による方法は、入
力に現れるパケットが第１タイムスロットを含む多数の
第１伝送チャンネルを通して、交換システムの出力につ
ながっている第２タイムスロットを含む多数の第２伝送
チャンネルに供給され、第１タイムスロットによって転
送されるこのパケットは、常に、その制御コードから引
き出される特定出力に通ずる第２伝送チャンネルの他の
パケットに占有されていないタイムスロットに転送され
ることに特徴がある。こうして、入力に現れるパケット
の集信に対し第２のタイムスロットが所望の出力へ通じ
るものであること（条件１）及びそのタイムスロットが
空いていること（条件２）を満たすときに第２のタイム
スロット（パケットの新しいキャリヤー）に転送され
る。パケットの伝送に対し、所望の出力へ通じる全ての
利用できる空のタイムスロットが利用される。周知方法
に従えば直接集信素子にスイッチされないパケットは紛
失される。一方本願発明によれば入力から連続して同一
出力先をもつパケットが到着しない限りにおいてパケッ
トは空のタイムスロットの通過を待つことができる。し
かしながら同一出力先をもつ次のパケットが到着した場
合は、先に到着して待機していたパケット又は後から到
着したパケットの何れかが犠牲になる。従来方法に対す
る本発明による方法のさらなる利点は、第１タイムスロ
ットを通したパケットの到着時間が、第２タイムスロッ
トへの転送と同期しなくてもよいことである。この場
合、第１タイムスロットを通って到着したパケットも、
空の第２タイムスロットを待つことができる。この利点
は、交換システムに供給されたパケットが、他と互いに
同期しない異なった伝送速度をもつとき一層有用であ
る。

【０００５】パケットの制御コードが、そのパケットの
出力行先の指示に加えて優先指示を含んでいるなら、本
発明の方法は、ある出力へ向けられた第１のパケットが
まだ第２のタイムスロットに転送されない間に、同一出
力へ向けられた１又はそれ以上のパケットが第１のタイ
ムスロットを通って伝送される結果としてブロッキング
の恐れがある場合にも、該第１のパケットはまた、次の
一連のタイムスロットが既に別のパケットに占められて
いても当該別のパケットの優先度が第１のパケットより
低ければ低い優先度のパケットが第２のタイムスロット
から除かれて、該タイムスロットへ転送される。これに
よれば本発明において、第２のタイムスロットが空の場
合、又は輻輳の恐れがあって第１のパケットの優先度が
既に第２タイムスロットを占めているパケットの優先度
より高い場合に、パケットは第１のタイムスロットから
適切な出力へ通じる第２のタイムスロットへ転送され
る。後者の場合には既に第２のタイムスロットを占めて
いたパケットが犠牲となる。

【０００６】さらに詳しくは、本発明の方法は、互いに
交わる該第１タイムスロットの伝送方向と該第２タイム
スロットの伝送方向をもつ。すなわち、第１タイムスロ
ットを通って伝送されるパケットはマトリクス機構を介
して第２タイムスロットへ転送される。

【０００７】従来、パケットを入力から出力へ転送する
間の０の紛失リスクを可能とするためには第２タイムス
ロットの（内部）伝送速度は入力の数と第１タイムスロ
ットの伝送速度との積に等しくなければならないとされ
る。というのは結局出力毎にその出力へ向けられたパケ
ットをさがすために普通は全ての入力が「スキャン」さ
れる必要があるからである。しかしながら、第２タイム
スロットの伝送速度を入力の数より小さいある定数と第
１タイムスロットの伝送速度との積に等しくするなら
ば、紛失リスクは相対的にはほとんどふえないことが見
出された。従って 本発明の方法を用いればパケットの紛
失リスクは、入力数８から無限大に対して該定数が５〜
２５で許容される。

【０００８】第１タイムスロット及びそれによって伝送
されるパケットが短いワード幅（例えば１ビット）で直
列性をもつならば、入力から第１タイムスロットを通っ
て伝送されるパケットを、その適切な特定出力へ通じる
第２タイムスロットへ転送される前に一層並列性の高い
パケット−そのワード幅は第１のものより大きい−に変
換することにより、第２タイムスロットの伝送速度をさ
らに減じることができる。この手続きはまた、クロック
周波数を変えることなく好ましくは、第２タイムスロッ
トの伝送速度の第１タイムスロットの伝送速度に対する
比を第２のワード幅の第１のワード幅に対する比と実質
的に等しくしてなされる。例えば第１タイムスロット及
びそれによって伝導されるパケットが１ビット幅から一
層並列性の高い８ビット幅に変換されるならば、８ビッ
ト幅の第２タイムスロットは第１タイムスロットと同じ
クロック周波数を用いながら、８倍のビット・スループ
ットが得られる。出力に現れるパケットの形態を入力と
同じにするために、好ましくは、変換されて第２タイム
スロットへ転送されたパケットは転送された後に再び変
換されて一層直列性の高い第３のワード幅をもつパケッ
トにされる。第３のワード幅は第２のワード幅と比べて
小さく、好ましくは第３のワード幅は該第１のワード幅
と等しい。パケットが第２タイムスロットへ転送される
前に該パケットを直列パケットから並列パケットに変換
した結果、第２タイムスロットの（内部）伝送速度即ち
第２伝送チャンネルの伝送速度は小さくされ、一方直列
パケットへの逆変換によりパケットは交換システム入力
に現れたときと同じ外観に戻される。よって困難なしに
さらなる同様の交換システムに供給され得る。

【０００９】上記方法の他に本発明は特に上記方法を実
行するための交換システムも提供する。該システムは多
数の入力及び多数の出力を有して、タイムスロットによ
り転送可能であって制御コードをもつパケットをパケッ
トが現れた入力から該パケットの制御コードより指定さ
れた特定出力へ変換するシステムであって、該交換シス
テムは交換システムの出力（Ｕ _1...m ）毎に伝送素子を
有して、これはクロッ ク信号の影響下にタイムスロット
をその入力（ＳＩ _x ）からその出力（ＳＵ _x ）の方向に
シフトし、該出力はバッファー（Ｂ）を通って交換シス
テムの出力（Ｕ _x ）に接続される。該伝送素子はシフト
方向にさらなる入力（Ｓ _1...n ）をもち、該入力（Ｓ
_1...n ）には交換システムの入力（Ｉ _1...n ）に接続さ
れる制御素子（１０）が接続され、該制御素子は交換シ
ステムの入力からのパケットの出力行先（Ｕ _1...m ）を
検出し、伝送素子の入力に現れた伝送セルがパケットで
占められているか否か検出し、制御素子は（ａ）交換シ
ステム入力からのパケットの制御コードが、伝送素子の
接続されている交換システム出力に対応する交換システ
ムの特定出力（Ｕ _x ）を示して且つ（ｂ）伝送素子の入
力に現れた第２タイムスロットが別のパケットで既に占
められていない場合に、交換システム入力からのパケッ
トを伝送素子に交換することを特徴とする。 上記好まし
い直列−並列変換のために本発明の交換システムは、交
換システム入力（Ｉ_1...n ）から発して第１ワード幅を
もつパケットを、第１ワード幅よりも大きな第２ワード
幅をもつパケットに変換するための直列−並列変換素子
（１４）を備える。システムの出力に現れるパケットが
その入力に現れるパケットと同一であるフォームを確実
にするために、本発明による交換システムは、また、伝
送要素（１１）から発して並列性と第２ワード幅をもつ
パケットを、システムの入力（Ｉ_1...n ）に現れるパケ
ットの第１ワード幅と同一の第３のワード幅と直列性を
もつパケットに変換するための並列−直列変換要素も提
供する。好ましい実施例によれば、この並列−直接変換
要素は、伝送要素（１１）の出力（ＳＵ_x ）とシステム
の出力（Ｕ_x ）の間のバッファー（Ｂ）によって構成さ
れ、該バッファーは、伝送要素の側では伝送要素から出
る並列パケットを伴って並列に読みこまれ、システムの
出力側では、直列に読み出される。

【００１０】最後に、本発明による交換システムは、従
来のシステムを拡張する際には既存構造に介在すること
が必要であったが、その必要なく拡張できるという意味
でモジュール構造に非常に適していることも指摘してお
く。本発明の実施例による交換システムは、例えば、そ
れぞれが多数の該伝送素子（１１）及び制御素子（１
０）からなる集信モジュール（１２）及びそれぞれが多
数の該バッファー（Ｂ）からなるバッファーモジュール
（１３）から形成され、該集信モジュールは互いに及び
バッファーモジュールとマトリックスを形成し、交換シ
ステムの入力（Ｉ_1...n ）は一連の集信モジュールの入
力に常に分けて接続され、集信モジュールは互いに直列
に接続され、該互いに接続された一連の集信モジュール
の最後の集信モジュールの出力はバッファーモジュール
の入力に接続され、バッファーモジュールの出力は交換
システムの一群の出力に接続され、そしてこれらの出力
群の全てが集まって交換システムの出力（Ｕ_1...m ）を
構成する。

【００１１】

【実施例】図１において、上記タイプの交換システムの
多数の入力は、Ｉ_1...n で示されている。パケットは、
これらの入力に供給されて第１タイムスロットによって
伝送される数字１・・・５で示されている。これらの数
字は、パケットが送られるべき各出力を示している（実
際には、入力の数と出力の数は通常、図１に示されてい
る数よりも大きい）。図１には第１タイムスロットのう
ち２つがより詳細に示されている。出力先を示す数字が
ブランクである上段のタイムスロットは使われていない
即ちパケットがその中に存在していないタイムスロット
である。数字３で示されるタイムスロットはパケットで
「満たされた」タイムスロットであり、実際には下段に
示すように右から左へ、パケットが送られなければなら
ない出力指示（この場合は３）、このパケットに対する
同定コードＩＤ、およびパケットの情報内容ＩＦからな
る。各パケット（および第１タイムスロット）は（直列
フォームで現れて）直列性を有している。実際には、こ
のタイプのパケットは、たとえば出力指示も含めて４３
６ビット長である。第１タイムスロットを経て、パケッ
トはマトリクスＭに供給され、第２タイムスロットに転
送される。空の第２タイムスロットが図１の上部からマ
トリクスＭに供給されている。これらの空のタイムスロ
ットは、それぞれ、出力１・・・５用である。マトリク
スＭにおいて、第１タイムスロットからのパケットは、
第２タイムスロットが未だ他のパケットに占められてい
ない限り、そして、もちろん、パケットの行先出力に対
応する出力に導くものである限り、第２タイムスロット
に転送される。行先は、上に説明したように、下段のパ
ケットではデータの一番右の数字であってパケット自 身
を表すために用いた数字である。パケットを第２タイム
スロットへ転送した後、この行先情報は再びパケットか
ら除かれる。

【００１２】第２タイムスロットが空の場合だけでな
く、第１タイムスロットによって供給されるパケットよ
りも低い優先度のパケットによって第２タイムスロット
が埋められている場合、及び同じ出力へパケットを連続
供給する結果としてブロッキング（輻輳）が起こりそう
な場合にも、パケットは第２タイムスロットによって送
られることができる。この場合には、各パケットの優先
度の指示が必要である。好ましくは、そのためのスペー
スが制御コード（「ヘッダー」）に予め設けられてい
る。行先指示、優先指示および同定コードは、全体とし
てパケットの制御コードを構成している。しかし、行先
コードのみは一時的なものであり、特定の交換システム
に対してのみ有効である。制御コードはさらに、たとえ
ばエラーコードおよび指示コード（デジグネーター）を
付加的に含むこともできる。図１では、入力Ｉ
_1...n （マトリクスの入力容量まで）に入ってくるパケ
ットのすべてが出力Ｕ _1...5 に導く第２タイムスロット
に送られる。行先出力１をもつパケットはその出力１に
すべて送られ、行先出力２をもつパケットはその出力２
にすべて送られ、以下同じである。第１タイムスロット
の伝送方向が、出力の方向の第２タイムスロットの伝送
方向と交差していることが、図１から分かる。第２タイ
ムスロットの伝送速度の制限に関連して、直列パケット
は第１タイムスロットから第２タイムスロットに転送さ
れる前に、並列（例えば８ビット）パケットに変換され
る。これは図１の右側に、出力３用のパケットで満たさ
れた第２タイムスロットの１つに、より詳しく示されて
いる。そのパケットは、例えば５４オクテットからな
り、その最初のオクテット（最下段）は、タイムスロッ
トがパケットで占められていることを示す「ビジー・ビ
ット」ｂを含む。さらに最初のオクテットは例えばパケ
ットの優先度を示す１以上のビットｐを含んでよく、ブ
ロッキングの恐れがある場合には、それが役割を果た
す。

【００１３】パケットが各出力の方向にあるマトリクス
に集信された後、該出力への情報の流れはＦＩＦＯ（先
入先出）バッファーＢの助けを借りてさらに「圧縮」さ
れる。パケットに交換システムの入力に現れたと同一の
姿を与えるために、ＦＩＦＯバッファーＢの底で、直列
に読み出される。空のタイムスロットを除くこと（圧
縮）に加えて、バッファーＢは並列−直列コンバータと
しても作用する。

【００１４】図２は、この用途に関するタイプの交換シ
ステムの概略構成を示している。このシステムは、本発
明に特定のものではなく、前記引用文献中の図である。
図２は装置が多数（ｎ）の入力Ｉ_1...n から多数（ｍ）
の集信素子Ｃのどれどれへ接続されていることを示して
いる。多数の競合スイッチよりなる各集信素子は入力か
らやってくるパケットをその出力Ｕ_1...m 方向に集信さ
せる。

【００１５】図３は本発明に用いるタイプの集信素子の
概略構成を示している。集信素子は多数の入力Ｉ ₁ 〜Ｉ
_n 及び多数の第１タイムスロット入力ＳＩ ₁ 〜ＳＩ _m 及
び多数の第２タイムスロット出力ＳＵ ₁ 〜ＳＵ _m を持
つ。図３には説明のための任意１列のＳＩ _x −ＳＵ _x の
みが示される点に留意されたい。この集信素子の最も重
要な構成は、ある出力Ｕ _x に向けてマトリクス機能（図
１）を与える伝送素子であるシフトレジスター１１であ
る。シフトレジスター１１において、第２タイムスロッ
トはクロック信号の影響下に入力ＳＩ _x から出力ＳＵ _x
へシフトされる。その間に入力Ｉ _1...n からのパケット
が空きの第２タイムスロットへ転送される。（図３にお
いて入力ＳＩ _x は用いられず従ってシフトすべきデータ
の供給はなく内部的に発生する最初のタイムスロットは
空きである）。パケットが転送されるかどうかは、入力
Ｉ _1...n とシフトレジスター１１の（２次）入力Ｓ
_1...n の間にある多数の制御素子１０によって制御され
る。制御素子１０は、図４にさらに詳しく示されてい
る。入力Ｉ _1...n に現れるパケットは、第１タイムスロ
ットを経て制御素子１０へ供給される。制御素子におい
て、パケットの出力番号（および可能であれば優先指示
も）が検出される。この出力番号が、シフトレジスター
がそれに接続されている出力に対応しているなら、制御
素子はパケットをシフトレジスターに転送しようとす
る。この転送は、シフトレジスターの（第２）タイムス
ロットが空、すなわち他のパケットに占められていない
場合にのみ、起こる。（空の第２タイムスロットがまだ
現れていないので）パケットがまだシフト レジスター１
１に転送されずに制御素子１０中に待機しているとき
に、同一の出力Ｕ _x に向かう新しいパケットが入力Ｉ
_1...n の１つから供給されてくると、制御素子１０は最
初に到着していたパケットまたは最後に（後から）到着
した第２のパケットの一方を除かなければならない。制
御素子１０はその第１または第２の選択を設定される。
あるいは、第２タイムスロットをその時に満たしている
第３のパケットを除いてもよい。これら３つのパケット
から１つが選択されねばならない。どれも技術的に可能
であるが、もし１つでなくいくつかのパケットが制御素
子１０にバッファーされて同一出力行先をもつパケット
が入力から多数到来した結果としてバッファーが満杯に
なる恐れがある場合は、（３つ）より多くのパケットか
ら選択がなされねばならない。通常は、バッファーにや
ってきた最初のパケットまたは最後のパケットが除かれ
る。パケットが優先指示を有しているなら、例えば、前
記３つのパケットのうち、最も低い優先度のパケットが
除かれる。これはブロッキングの恐れがある場合だけで
あり、その恐れがなければ、空のタイムスロットがシフ
トレジスター１１に現れるまで、パケットは制御素子１
０内に留まり続ける。

【００１６】図３にはシフトレジスター１１によって出
力Ｕ_x の方へ集信されたパケットが、シフトレジスター
の出力ＳＵ_x に接続されたＦＩＦＯバッファーＢに蓄え
られていることが示されている。該バッファー内にパケ
ットが蓄えられている限り出力Ｕ _x に現れる第２タイム
スロットは常にパケットで満たされていることになる。
（但しバッファーＢにパケットがなくなると、もちろ
ん、空のタイムスロットが出される）。バッファーＢ
は、底部から直列に「はき出す」ので、パケットは元の
直列性を再びとり戻す。

【００１７】図４は、さらに詳しく制御素子１０を示し
ている。上記機能の他に、制御素子はまた、パケットの
「処理幅」に比例して伝送速度を減らすために、入力か
らの直列第１タイムスロットによって転送された直列パ
ケットを並列性のより高いパケットに変換させる。こう
して、直列パケットが例えば８ビットのパケットに変換
されれば、この変換の伝送速度は係数８で減る。この直
列−並列変換は、直列 −並列変換変換素子１４内でおこ
る。変換の後、パケットはコード検出器１５に送られ、
ここで、パケットが送られるべき出力の番号が読みとら
れる。パケットが優先指示も有しているなら、それもコ
ード検出器１５で読みとられる。制御素子１０は、さら
に、バッファー１６を有している。パケットはバッファ
ー内に一時的に蓄えられて、シフトレジスター１１の利
用可能なタイムスロットへの転送を待つ。この転送の制
御は、交換素子１７内で行われる。すなわち、次々と通
るシフトレジスター１１のタイムスロットがパケットで
占められているかどうかをチェックする。ブロッキング
の恐れがあるなら、前記３つの（先に到着して待機して
いる、又は後から到着した、又は既に第２タイムスロッ
トに入っている）パケットの優先順位が互いに比較さ
れ、最も低い優先順位のパケットが除かれる。

【００１８】交換素子１７が、供給されたパケットがシ
フトレジスター１１のタイムスロット内に組みこまれな
ければならないと決定するなら、制御信号がバッファー
１６に与えられ、その結果、バッファーに蓄えられてい
るパケットがシフトレジスター１１のタイムスロットに
転送される。バッファー１６は、次々と到着して出力に
向かうパケットを、再び受け入れる。

【００１９】図５は、図１におけるパケットに対応する
８ビット幅のパケット（例えば５４のオクテットからな
る）を示している。このパケットは、シフトレジスター
１１を通って第２タイムスロットによって下流へ転送さ
れる。パケットの連続するオクテットは、ビット・セル
２０（１ビット・バッファー・セル）に貯えられ、そし
てクロック信号（図示せず）の制御下で、多数の結合セ
ル２１（ＯＲゲート）を経て、次の一連のビット・セル
２０にシフトされる。一方、パケットが例えば入力Ｉ₂
に到着したとすると、そのパケットはバッファー１６
（図４）に蓄えられ、このパケットを転送する前に、空
のタイムスロットがビット・セル２０に現れ始めるのを
制御素子１０は待つ。次のタイムスロットが占められて
いるか空かは、その「ビジー・ビット」によって示され
る。「ビジー・ビット」検出（ビジー・ビットは常にパ
ケットの固定位置にあり、制御素子１０中の交換素子１
７（図４）はオクテットの数及びオクテット中の位置を
カウントして該ビットを読む ）によって、次のタイムス
ロットが空であることをチェックした後、入力Ｉ₂ の制
御素子１０は、その中に蓄えられていたパケットを、そ
の入力に接続されている結合セル２１に送る。その結
果、パケットはオクテット毎に、空のタイムスロットを
次々と占める。シフトレジスター１１のクロック信号の
影響下で、パケットはビット・セルと結合セルによって
このようにシフトされる。

【００２０】好ましい態様において本発明の交換システ
ムは、図３に示される集信素子１２を多数個用いてこれ
らをマトリックス状に配列して、図６に示されるような
多数の集信モジュールとそれに接続された多数のバッフ
ァモジュールとからなるように構成してもよい。各々の
集信モジュール１２は図３に示されるような多数の制御
素子１０とシフトレジスター１１の結合からなってい
る。これらの素子１０と１１の結合は交換システムの各
位置に対して同一なのでそれらの結合１０−１１のいく
つかをＶＬＳＩ（超大集積回路）モジュールとして設計
でき、交換システムはいくつかのＶＬＳＩモジュールか
らなる。同様のことがバッファーにも適用され、多数の
バッファーが集まってバッファーモジュールを構成し、
交換システムはいくつかのバッファーモジュールからな
る。このマトリックス状の交換システムにおいては複数
の入力Ｉ ₁ 〜Ｉ _n は適宜にグループ化されてグループ毎
にたて方向に配列されている互いに異なる集信モジュー
ルの入力に接続され、集信モジュール１２は列ごとにた
て方向に直列に接続され、その最終出力はバッファーモ
ジュールの入力に接続される。また、横方向の各段に配
列されている複数個の集信モジュール群のそれぞれに対
する上記各入力グループの入力は例えば図２のような配
線により接続されているものである。すなわち図３の集
信素子１２を１つのモジュールとして多数接続すること
により、さらに多数の入出力をもつスイッチを構成でき
る（たとえば、ｎ＝１０、ｍ＝５の１０×５モジュール
を１００×１０のマトリックスとして配置して、入力数
１０００と出力数５００の交換システムが形成され
る）。

【図面の簡単な説明】

【図１】 本発明のパケット交換方法を説明するための
図である。

【図２】 引用文献中の交換システムの概略構成を示す
ブロック図である。

【図３】 本発明の交換システムにおける集信素子の概
略構成を示すブロック図である。多数の第２タイムスロ
ット入力ＳＩ _1...n のうち任意の１つＳＩ _x の列のみが
示される。

【図４】 図３の部分拡大図である。

【図５】 本発明に関するシフトレジスターとして設計
された伝送素子の構造及び機能の詳細を示すブロック図
である。

【図６】 本発明の交換システムのモジュール構成を示
すブロック図である。

【符合の説明】

１０・・・制御素子、１１・・・シフトレジスター（伝
送素子）、１２・・・集信素子、１３・・・バッファー
・モジュール、１４・・・直列−並列変換素子、１５・
・・コード検出器、１６・・・バッファー、１７・・・
交換素子、２０・・・ビット・セル、２１・・・結合セ
ル、Ｉ _1...n ・・・第１タイムスロット入力、 ＳＩ
_1...m ・・・第２タイムスロット入力、ＳＩ _x ・・・第
２タイムスロット入力の任意の１つ。

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 多数の入力及び多数の出力を有するマト
   リックス型交換システムにおいて到着した１の入力から
   制御コードにより選ばれる１つの出力へ転送可能でそれ
   ぞれに該制御コードを含むデータパケットを交換する方
   法であって、それぞれのパケットの伝送は第１の伝送速
   度をもつ第１タイムスロットからなる多数の第１伝送チ
   ャンネルの１を通って第２の伝送速度をもつ第２タイム
   スロットからなる多数の第２伝送チャンネルの１つへな
   され、該多数の第２伝送チャンネルの１つとは交換シス
   テムの該選ばれた出力へ通じるものであって、さらに 第
   ２タイムスロットの伝送される速度をビット毎秒で表す
   該第２の伝送速度（ｓ２）が第１タイムスロットの伝送
   される速度をビット毎秒で表す該第１の伝送速度（ｓ
   １）と定数（Ｌ）の積に等しくあって該定数（Ｌ）が交
   換システムの入力数（ｎ）より小さく、該第１伝送速度
   から該第２伝送速度への変換はマトリックスの各交差部
   で行なわれ、そして該第２の伝送速度は該交換システム
   の内部でのみ用いられて該交換システムの出力は入力と
   同様で第１の伝送速度に等しいことを特徴とするデータ
   パケット交換方法。
2. 【請求項２】 該入力の有限数（ｎ）が少なくとも８で
   あり、該定数（Ｌ）が５から２５の間である請求項１記
   載の方法。
3. 【請求項３】 該第１タイムスロットが第１ワード幅で
   直列性であり、該第２タイムスロットが該第１ワード幅
   より大きい第２のワード幅で並列性である請求項１記載
   の方法。
4. 【請求項４】 共にビット毎秒で表される第２タイムス
   ロットの該第２伝送速度（ｓ２）と第１タイムスロット
   の該第１伝送速度（ｓ１）の間の比が、共にビット数で
   表される該第２ワード幅と該第１ワード幅の間の比に等
   しい請求項３記載の方法。
5. 【請求項５】 該選ばれた出力へ向けて該第２タイムス
   ロットにより伝送されているパケットが、該第１ワード
   幅と等しいワード幅で直列性のパケットに変換される請
   求項３記載の方法。
6. 【請求項６】 多数の入力及び多数の出力を有し、直列
   性でそれぞれに制御コードを含むデータパケットをパケ
   ットが到着した１の入力から該制御コードにより選ばれ
   る１の出力へ交換するための交換システムであって、 出力（Ｕ _1...m ）のそれぞれの（Ｕ _x ）毎に設けられて
   おり、入力（ＳＩ _x ）及び出力（ＳＵ _x ）を有し、該伝
   送素子入力から該伝送素子出力へ向けて第２タイムスロ
   ットを第２伝送速度（ｓ２）でシフトさせるものであっ
   て、さらに、それぞれ到着するパケットの制御コードを
   検出するための制御素子（１０）の１方の側が交換シス
   テムの入力（Ｉ _1...n ）に接続されている当該制御素子
   の他方側と接続されている入力（Ｓ _1...n ）を有する伝
   送素子（１１）、及び 第１伝送速度（ｓ１）で、交換システムの各入力から発
   生し直列性で第１ワード幅のパケットを並列性で第１ワ
   ード幅より大きい第２ワード幅のパケットに変換するた
   めの、交換システムの入力（Ｉ _1...n ）毎に設けられて
   いる、制御素子内の直列−並列変換素子（１４）を有し
   て、さらに 該伝送素子中の第２タイムスロットのビット毎秒で表さ
   れる第２伝送速度（ｓ２）が該第１伝送速度（ｓ１）と
   定数（Ｌ）の積に等しくあって該定数（Ｌ）は交換シス
   テムの入力数（ｎ）より小さく、 さらに該交換システムは該伝送素子（１１）の出力（Ｓ
   Ｕ _x ）から発生し並列性で第２ワード幅のパケットを直
   列性で第１ワード幅と等しいワード幅のパケットに変換
   するための並列−直列変換素子を有し、而して該並列−
   直列変換素子は、該伝送素子の選ばれた出力（ＳＵ _x ）
   と交換システムの該選ばれた出力（Ｕ _x ）との間に接続
   されるパケットバッファー（Ｂ）により形成されて、そ
   のパケットバッファーは、伝送素子に接続される側で、
   該伝送素子の出力から発生する並列パケットを並列に読
   み込み、交換システムの出力の側で、第１ワード幅と等
   しいワード幅でパケットを直列に読み出すことを特徴と
   する交換システム。
7. 【請求項７】 各々が多数の伝送素子（１１）と制御素
   子（１０）からなる集信モジュール（１２）及び各々が
   多数のバッファー（Ｂ）からなるバッファー・モジュー
   ル（１３）を有して、該集信モジュールが互いに且つバ
   ッファー・モジュールとマトリックスを形成し、交換シ
   ステムの入力（Ｉ _1...n ）が常に一方では部分的に集信
   モジュールの１つの列の入力に接続され、他方では集信
   モジュ ールは互いに直列に接続され、該各列の最後の集
   信モジュールの出力がバッファー・モジュールの入力に
   互いに接続され、バッファー・モジュールの出力が交換
   システムの出力を形成する１つのグループに接続され、
   これらのグループの出力のすべてが集まって交換システ
   ムの出力（Ｕ _1...m ）を構成していることを特徴とす
   る、請求項６の交換システム。