KR100253517B1

KR100253517B1 - 스위칭 아키텍쳐를 갖는 패킷 스위치

Info

Publication number: KR100253517B1
Application number: KR1019940704374A
Authority: KR
Inventors: 스테판 산딘 롤프; 아르비드 마틴 룽버그 퍼
Original assignee: 에를링 블로메, 타게 뢰브그렌; 텔레폰아크티에볼라게트 엘엠 에릭슨
Priority date: 1992-06-01
Filing date: 1993-05-27
Publication date: 2000-04-15
Also published as: EP0717901A1; MX9303190A; SE515177C2; SE9201697D0; AU670442B2; WO1993025032A1; BR9306457A; DE69333739T2; US5471468A; FI945646A0; AU4365093A; KR950702078A; FI945646A; CN1081054A; EP0717901B1; DE69333739D1; SE9201697L

Abstract

본 발명은 서로 교차하는 입력 및 출력교환링크의 크로스네트워크를 포함하는 스위치아퀴렉져를 지닌 패킷교환기에 관한 것이다. 출력교환링크는 다수의 트리구조를 형성하며, 각각의 트리구조는 패킷이 입력링크에서 들어오는 다수의 중간기억버퍼(34)를 포함하는 상부버퍼링 레벨과, 상부버퍼링레벨의 두개 이상의 중간기억버퍼의 컨텍트를 수용하도록 접속된 하나이상의 출력버퍼(42)를 지닌 하부버퍼링레벨을 포함한다. 그리고 이의 출력이 문제의 출력링크의 출력을 형성한다.

Description

스위칭 아키텍쳐를 갖는 패킷 스위치

현재의 아키텍쳐 또는 제안된 아키텍쳐의 표본은 다음과 같다.

-정방 행렬

-링 또는 버스형의 공통 매체

-단일통로 네트워크, 예컨데, 배처-반얀(Batcher-Banyan) 또는 델타(Delter)네트워크

-다중통로 네트워크, 예컨데, 크로스(Clos) 또는 베니스(Banes) 네트워크

대형 스위치에 관한한 정방 구조가 아닌 아키텍쳐가 국제적으로 중요하게 논의되고 있다. 그러나, 정방 행렬을 가진 패킷 스위치는 많은 바람직한 특성을 가지고 있다. 그것은 혼잡(congestion)이 없고, 간단히 경로지정을 할 수 있으며, 다중 접점을 접속하여 그 접점을 관리할 수도 있다. 다른 한편, 하드웨어의 용량이 그 정방행렬에 비례하여 증가함으로써 확장하기란 어렵다. 또한, 대형 행렬에서 상기 행렬의 행(row)에서 열(column)까지 트래픽을 멀티플렉싱하는 문제점을 해결하기는 어렵다. 이러한 문제점을 해결하기 위하여 제안된 사항은 제어 알고리즘이 교차점의 버퍼쪽으로 전달함으로써 상기 열의 대역폭을 교차점사이에 분배시키는 것을 대부분 암시하고 있다.

최대 크기의 공통매체를 가진 스위치는 정방형 스위치와 동일한 특성을 갖는다. 그러나, 상기 스위치에 접속된 대역폭의 합을 상기 공통 매체가 운반할 수 있을 정도의 크기를 가진다. 따라서, 광대역 패킷 스위치에는 적합하지 않다.

단일 통로 네트워크를 구성하는 스위치는 2개의 패킷을 네트워크의 내부 링크에 동시에 보존할 수 있는 특성을 가진다. 네트워크에서 버퍼링할 수 없기 때문에 상기 패킷중 한개는 제거되어야 한다((내부 로크(internal lock)의 형태).

이를 예방하기 위하여 패킷을 선택하고 분류하는 알고리즘은 복잡해진다. 지금까지, 이러한 문제점을 해결할 간단하고 좋은 방법이 없었다.

어떤 경우에, 다중 통로 네트워크는 상기 설명한 문제점을 해결하기 위하여 단일 통로 네트워크를 확장하는 것이다.

이러한 네트워크는 내부 혼잡을 감소시킬 수 있는 크기로 될 수 있고, 또한, 크로스 네트워크에 관한한 혼잡하지 않은 크기로 될 수도 있다. 상기 스위칭 네트워크를 통하여 한개의 출력 및 동일한 출력으로 경로지정하는 몇가지 다른 방법이 있다. 따라서, 경로지정 알고리즘은 단일 통로 네트워크보다 훨씬 더 복잡해진다.

미국특허 제4,876,681호에는 네트워크 확장 및 구성을 변경할 목적으로 네트워크를 구성한 패킷 스위치가 공지되어 있다.

상기 스위치는 계층 트리 구조(hierarchical tree structure)에 접속된 복수의 "구성 제어장치(configuration)"를 포함하는데, 계층 단계 또는 레벨의 갯수는 상기 네트워크의 크기에 따라 선택될 수 있다.

상기 트리 구조의 각 구성 제어장치에 선입 선출 버퍼(FIFO buffer)가 배치된다. 상기 계층 트리 구조의 다음 단계로 패킷 전달은 상기 다음 단계에서 선입 선출 버퍼의 감독 상태에 따라 이루어진다. 상기 다음 단계에서 선입 선출 버퍼가 비어 있지 않으면, 상기 패킷 데이터는 자체의 내부 선입선출 버퍼에 유지된다.

본 발명은 서로 교차하는 입출력 스위칭 링크의 크로스 네트워크(cross net work)를 포함하는 스위칭 아키텍쳐(switching architecture)를 갖는 패킷 스위치에 관한 것이다.

제1도 및 제2도는 2개의 종래의 정방 스위칭 행렬의 설계를 도시하는 계략도.

제3도는 본 발명에 따라 설계된 패킷 스위치의 회로도.

제4도는 제3도에 따른 스위치에 대한 세부사항을 도시하고, 상기 스위치의 열중 하개의 열에 대한 트리구조를 도시하는 도시도.

제5도 및 제6도는 제3도에 따른 트리구조의 개발을 도시하는 도시도.

제7도는 본 발명의 스위칭 행렬을 실제로 실행하는데 이용되는 기본 블록의 실행도.

제8도 및 제9도는 제7도에 따른 기본블록에 의한 스위칭 아키텍쳐의 2가지 실시예에 대한 설계도.

본 발명에 배경에 대하여는 제1도 및 제2도를 참조로 더욱 상세히 설명될 것이다. 상기 행렬은 N개의 입력 행(2) 및 N개의 출력 열(4)을 갖는다. 따라서, M*N 교차점이 이루어지느데, 이 교차점중 한개를 6으로 표시했다.

상기 행렬은 공간 스위칭 기능을 실현하는데, 즉, 임의의 행에 상기 행렬을 입력한 패킷은 한개 이상의 임의의 열에 안내되어야 한다. 각 교차점(6)에는 일종의 지능장치, 통상적으로, 어드레스 판독기(address interpreter)가 있는데, 이것은 상기 패킷이 안내되었는지 여부에 대한 판정으로 해석된다.

또한, 점유되지 않은 출력을 대기하는 패킷을 기억하는 중간 기억버퍼(8)가 있다. 이것의 목적은 회선 쟁탈 문제(contention problem), 즉, 상기 열에 동시에 안내되고 자원으로써 그 열에 관하여 "완전하게" 안내되어야 하는 수개의 행에서 패킷이 갖는 문제점을 해결하는 것이다. 이들 버퍼는 선입선출(First In First Out)로 조직된 RAMs(랜덤 액세스 메모리)형태의 상업용 반도체 메모리로 실현된다.

이러한 종류의 광대역 응용시 해결해야 하는 문제점은 대역폭을 제거하기 우하여 RAM의 기능을 제한하는 것이다. 1 워드의 1 비트폭을 갖는 RAM은 소정의 기술에 대해 제한된 대역폭만을 이용할 수 있다. 오늘날 이용할 수 있는 기술은 최고 100Mbit/s이다. 따라서, RAM은 워드의 비트폭당 대역폭을 제한한다.

이러한 형태의 행렬에 대한 결점은 대형 스위치용으로 대용량의 하드웨어가 필요한 정방 행렬(N*N)에 비례하여 증가한다는 것이다. 동일한 시간에 패킷을 행에서 다수의 행의 열까지 멀티플렉싱하는 문제를 해결하기란 매우 어렵다(소정의 기술에 대해 열로 멀티플렉싱 될 수 있는 행의 갯수는 제한된다).

RAM의 능력을 증가시키는 제1 단계는 평행하게 비트수를 증가시켜 열의 버퍼가 제2도에 도시되는 선입선출 버퍼에 따라 공통 선입선출 버퍼(10)에 가져 갈 수 있다. 그 멀티플렉싱은 이러한 공통 버퍼쪽으로 행해진다.

그러나, 이 경우도 실제적으로 제한되는데, 그 이유는 평행한 비트수가 약 100-200개 일 때, 상기 워드가 너무 넓어서 관리할 수 없게 되기 시작하기 때문이다. 이것은 회로기판상에서 레이아웃하기 곤란한 매우 넓은 버스에 문제점을 제공한다. 소위 ATM의 경우에 ATM셀이 424 비트를 포함하는 한도 근처에 있는데, 이는 스위칭 행렬에 포함된 버퍼의 워드의 폭보다 큰 폭을 가질수 없다는 것을 의미한다. 오늘날의 이용가능한 기술에서 16,32, 또는 최고 64행을 버퍼쪽으로 멀티플렉싱 할 수 있다.

본 발명의 목적은 간단한 방법과 합리적인 비용으로 대형 패킷 스위치는 물론 소형 패킷 스위치를 설계할 수 있는 교환 아키텍쳐를 제공하는 것이다.

이 목적은 출력 스위칭 링크가 복수의 트리구조를 형성하는 스위치에 의해 달성되며, 입력 링크에 들어오는 패킷을 위하여 복수의 중간 기억 버퍼가 설치된 상부 버퍼링 레벨(upper buffering level) 및 적어도 한개의 출력버퍼를 가진 하부 버퍼링 레벨(lower buffering level)을 갖으며, 이것은 상기 상부 버퍼링 레벨의 최소한 2개의 중간 기억버퍼의 내용을 수신하기 위하여 접속되고, 그 출력은 문제시되는 출력 링크의 출력을 형성한다.

일 실시예에 따르면, 상기 상부 버퍼링 레벨의 출력 버퍼와 중간 기억버퍼사이의 접속은 또 다른 중간 기억버퍼를 갖는 한개 이상의 중간 레벨을 경유하여 통과할 수 있다.

또 다른 실시예에 따르면, 상기 상부 버퍼링 레벨의 버퍼는 최소한 2개의 출력 링크용 패킷을 수신하기 위해 각각 접속될 수 있는데, 이에 대응하는 출력버퍼의 갯수는 이들 출력링크에 대한 디멀티플렉싱 장치에 배열된다.

또 다른 실시예에 따르면, 상기 스위치의 기능은 2가지 형태의 복수의 기능장치, 즉, 한편으로, 직렬 비트열을 평행 포멧으로 변환시키고, 그 입력 링크로부터 상기 비트열의 위상 위치를 재생하고, 패킷 제한을 회복하여 이들의 위상 위치를 조정함으로써, 그 다음 버퍼에서 완전한 단어로 되는 기능을 가진 입력장치 및 다른 한편, 기억버퍼를 포함하는 교차점 장치(cross point unit)사이에 분배된다.

상기 기능 장치는 후자가 직렬로 배열된 각각의 입력장치와 다음의 교차점 장치를 가진 복수의 입력링크와 출력링크 장치를 만들도록 상기 패킷 스위치에 이용될 수 있는데, 상기 입력링크 장치의 기억버퍼는 상기 상부 버퍼 레벨 중간 기억버퍼를 형성하고, 상기 출력링크 장치의 기억버퍼는 하부 버퍼 레벨 출력버퍼를 형성한다.

본 발명에 따라 상기 언급한 문제점은 한가지 방법으로 해결되는데, 이것은 제3도에 개략적으로 도시된다.

제3도에 도시된 행렬은 제2도에 기본적으로 설계한 복수의 행렬 모듈로 구성한다. 4개의 행렬 모듈은 20,22,24 및 26으로 표시된다. 상기 행렬은 공통라인(28)으로 표시된 2n입력의 합계를 가진다. 각각의 행렬 모듈(20,24)은 n행, 공통라인(30)으로 표시된 것과 같이 동일하게 n행을 공유하는 행렬 모듈(22,26) 및 공통라인(32)으로 표시한 것과 같이 동일하게 n행을 공유하는 행렬 모듈(22 및 26)을 갖는다.

제2도에 도시된 것과 동일한 방법으로, 각 행렬 모듈(20,22,24,26)의 n개의 각각의 행은 n개의 공통 선입선출 버퍼(34)쪽으로 멀티플렉싱되는데, 그 각각의 출력은 행렬 모듈의 n열중 각각이 열에 해당한다[제3도에서 행렬 모듈(20,24)의 버퍼(34)는 볼수 없다].

행렬 모듈(20,22)에서, 열의 갯수가 같은 열 버퍼(34)는 다음 네트워크의 공통 선입선출 버퍼(36)쪽으로 멀티플렉싱 된다(이 경우 쌍으로). 상기 행렬 모듈(24 및 26)에 대하여 동일하게 허용되는데, 열의 갯수가 같은 열 버퍼(34)는 공통 선입선출 버퍼(38)쪽으로 멀티플렉싱된다. 2h 선입선출 버퍼(36 및 38)의 출력은 제3도에 도시한 복합 행렬의 출력 열(40)을 형성한다.

상기 설명과 함께 제3도의 복합 행렬의 각 열은 상기 트리의 잎(leaves)에서 선입선출 버퍼(34)쪽으로 2n행(30,32)을 멀티플렉싱하는 트리구조를 형성하고, 상기 열 트리의 잎사이에 모든 행을 분배하는 것을 나타낸다. 상기 잎의 선입선출 버퍼(34)는 일정한 다음 노드의 선입선출 버퍼(36,38) 아래로 일정한 밴드폭을 갖게 비워지고, 수개의 잎은 트리구조가 트리의 루트쪽으로 얇아지도록 이 버퍼쪽으로 비워진다.

도식화된 형태의 행렬의 제1열을 도시하는 제4도를 참조로, 상기 행렬 모듈(20)과 행렬 모듈(22)의 잎 버퍼(leaf buffer)가 도시되고, 또한, 그 공간 스위칭이 도시된 것이다. 그 공간 스위칭은 열을 나타내고 패킷을 송신하는 일종의 레벨을 상기 스위칭 행렬을 입력하는 각 패킷에 할당함으로써 행해진다. 따라서, 상기 레벨은 열에 직접 어드레스를 구성한다. 이 열은 0부터 상기 행렬의 열의 갯수까지 물리적인 어드레스를 얻도록 구성된다. 각각의 장치는 버퍼에 속한 열의 지식을 가짐으로써, 이러한 상황은 동일한 열의 모든 버퍼에 그 어드레스를 공유할지라도, 각 버퍼가 어드레스를 갖는 경우로써 간주될 수 있다.

어드레스 디코딩은 루트(root) 아래의 열 트리를 통해 각 버퍼단에서 이루어지고, 열의 어드레스 식별에 대해 패킷 어드레스를 비교하는 어드레스 판독기(41)에 의해 수행된다. 상기 패킷의 어드레스가 열의 어드레스와 같으면, 상기 패킷은 상기 버퍼에서 복사되고, 이와 반대인 경우 복사되지 않는다.

여기서 설명한 스위칭 행렬의 조건중 한개는 열의 대역폭이 행의 대역폭 만큼 커야 한다는 것이다. 버퍼구조의 대역폭 요건은 제1 버퍼단(34)으로 트래픽의 도달시 변하는 버스트 밀도에 의해 가장 먼저 발생한다. 이것은 동일한 열쪽으로 안내되는 행에 동시에 패킷이 도달할 수 있는 반면, 이들사이에 이 버퍼로 패킷없이 중단시간이 나타날 수 있는 것을 의미한다. 이를 해결하기 위하여, 상기 제1 버퍼단은 접속된 행의 갯수의 대역폭 합을 관리할 수 있어야 한다. 실제 경우에, 이 대역폭은 행당 200Mbits/s의 크기로 될 수 있다.

상기 제안된 트리 구조는 잎 버퍼(leaf buffer)로 수행되고, 이것은 최상의 기술에 의해 최대 대역폭을 관리할 수 있고, 그럼으로써, n행을 접속 할 수 있다. 이것이 큰 스위칭 행렬에 충분하지 않을 때, 행의 수는 트리구조의 많은 잎 버퍼에 분배된다(즉, 칼럼이 버퍼단의 수를 제한하는데 바람직하다).

열의 루트 버퍼로부터의 대역폭이 행의 대역폭보다 크기때문에, 잎 버퍼로부터의 대역폭은 행의 대역폭보다 크기 않다. 따라서, 상기 트리의 잎 버퍼의 트래픽은 어드레스 메커니즘에 의해 이 열에 안내되지 않은 트래픽(패킷)을 필터링함으로써 집중된다. 이에따라, 상기 루트 버퍼쪽으로의 대역폭은 인자(n)로 집중되고, 상기 루트 버퍼가 잎 버퍼가 동일한 원리에 따라 수행된다면, 상기 트리는 n개의 잎 버퍼를 구비하기 위해 확장될 수 있고, 그 결과, 버퍼단이 도입되기 전에 n*n행을 포함하기 위해 확장될 수 있다.

제3도에 따라 상기 행렬을 또 다르게 개발한 트리 구조중 한개의 트리 구조를 도시하는 제5도를 참조로 해서, 동일한 열의 갯수를 가진 선입선출 버퍼(34)는 그 다음 버퍼(노드)(36,38) 및 상기 트리의 루트 아래에 일정한 대역폭으로 비워지는 데, 이 선입 선출 버퍼는 42로 표시된다. 상기 트리의 루트는 상기 행렬로부터의 열의 출력에 해당한다. 이러한 방법으로 무한한 행렬은 적당한 노드의 수로 확대된 열의 트리에 의해 발생된다.

제5도에서, 열의 트리가 행렬에 포함호딘 행의 수에 따라 확장되는 방법을 나타낸다. 2개의 최하의 행 라인(30,32)의 제3도의 행 라인과 같다.

패킷 스위치를 적용하기 위하여 상기 행렬의 각 행 및 열에 대하여 특정 대역폭이 필요하다. 행 및 열의 대역폭보다 큰 대역폭으로 행렬에서 공간 스위칭을 수행하는데 장점이 있다는 것을 알 수 있다. 이것은 출력(루트)에서 큰 대역폭의 디멀티플렉싱과 결합하여 수행된다. 이것은 잎의 갯수가 행렬의 제곱에 비례하여 증가하는 반면 상기 디멀티플렉싱이 상기 트리의 루우트에서 선입선출의 갯수를 선형적으로 증가시킨다는 사실에 의존한다. 이 결과가 제6도에 따른 트리 구조이다.

제6도에서, 제4도의 버퍼(34)에 해당하는 잎 버퍼(48)와 제4도의 버퍼(42,44)에 해당하는 노드 버퍼(node buffer)사이의 대역폭은 행렬의 행과 열의 출력 대역폭보다 큰 2개의 인자이다. 다르게 말해서, 상기 2개 열의 트래픽은 각 버퍼(48)에서 비워진다. 이것은 2개 열의 잎과 노드가 동일한 트리에 순서대로 배열된다(고레벨에서 만들어지는 공간 스위칭에 의해). 다른 한편, 상기 트리의 루트는 상기 트리에 속한 각 열에 대해선입선출 버퍼(52)가 갖추어 진다. 즉, 루트는 디멀티플렉싱 기능(56)을 포함한다.

앞서 개략적으로 도시된 구조에 따라 정방 스위칭 행렬을 수행할 때, 물리적인 레벨에서 접속할 필요가 있다. 모든 행은 행의 모든 교차점에 분배되고, 열은 열의 모든 교차점을 수집해야 한다. 광대역 스위치의 각 행과 열럼이 최고의 가능한 직렬 대역폭을 운반해야 하는 요건과 함께 이것은 양호한 전송특성을 위하여 매우 필요한 것이다. 2개의 실행장치로 상기 행렬 기능의 기능 분배는 이러한 양호한 특성을 제공한다.

제7도를 참조하면, 상기 기증은 입력장치(60)와 교차점 장치(62)사이에 분배된다. 상기 입력장치(60)는 로우(64)에 들어오는 직렬 비트열을 관리하고 중단시키며 이를 전송능력의 관점에서 간단한 병렬 포맷으로 변환시킨다.

상기 교차점 장치(62)는 공간 스위칭을 수행하고 교차점 선입선출 버퍼(66)에서 패킷을 버퍼시킨다. 이는 병렬 인터페이스를 경유해 입력장치에 접속된다. 이 2개의 장치는 제7도의 구조(여기서 파이프라 함)를 형성한다.

제7도의 파이프는 스위칭 행렬의 실행에 이용되는 기본 블록이다. 상기 파이프안으로 직렬 비트열은 입력장치(60)에 접속된다. 병렬 포멧으로 변환되어 제1 교차점 장치쪽의 병렬 인터페이스로 전송되는 n비트열에 접속된다. 2개의 교차점 장치사이의 병렬 접속은 접점 대 접점으로 될 수 있는데, 이것은 교차점 장치가 상기 접속의 활성부라는 것을 암시한다. 즉, 그 병렬 접속이 상기 교차점 장치를 통하여 들어가는 것을 암시한다. 각각의 교차점 장치는 증폭기능을 갖는다. 이러한 방법으로 2개의 장치(62)사이를 접속할 때 매우 양호한 전송 특성을 달성할 수 있다.

상기 파이프의 크기 또는 길이는 출력수(m)가 임의로 변할 수 있는 임의 갯수의 교차점 장치(62)에 제공됨으로써 변할수 있다.

파이프 장치를 입력장치와 교차점 장치로 만들므로써, 행과 열의 대역폭(200Mbit/s 및 그 이상)에 필요한 많은 장점이 얻어진다. 이러한 크기의 대역폭에서 동기시스템을 설계하기 위하여 특별한 해결책이 필요하다.

문제점은 짧은 전송로일지라도 송신기에서 수신기로 데이터신호의 전파시간이 데이터 비트의 펄스폭을 초과한다는 것이다. 따라서, 수신기가 동기시스템에서 기준 클록에 관한 데이터 신호의 위상 위치를 회복할 필요성이 있다.

또한, 상기 패킷(ATM-셀)의 위상 위치는 틀림없이 회복되는데, 이것은 이 패킷에 따라 RAM 버퍼의 전체 워드수로 버퍼되는 패킷에 의존한다. 이 2개의 기능은 소비전력 및 실리콘 영역을 실행하는데 상당히 비용이 많이 든다. 따라서, 여러개의 장치에 대한 공통부품이 파손된다면, 제7도에 도시된 파이프 장치로 실행되는 장점이 있다.

따라서, 상기 입력장치(60)는 한편으로 n접속으로부터 데이터열의 위상 위치를 회복하고, 다른 한편으로, 패킷 한도를 회복하여 다음 버퍼에서 완전한 워드를 갖도록 이러한 위상 위치를 조정하는 기능을 갖는다. 당업자에게 널리 공지된 방식으로 이루어짐으로써 여기서 더이상 상세히 설명할 필요가 없다. 이것이 어떠한 장점을 제공할 수 있는 요건은 연속 인터페이스가 전송 관점에서 간단하고, 그 회복된 위상 위치를 파괴하지 않아야 한다. 이것은 제7도에 도시된 장치로 이루어진다. 상기 입력장치와 교차점 장치가 같은 회로기판에 위치되기 때문에, 행에 위치될 수 있으며, 따라서, 회로간의 거리는 매우 짧아서 전송 특성이 양호해 진다.

2n*2n 스위칭 행렬의 트리구조에 6개의 파이프 장치를 제공하는 원리는 제8도에 도시되는데, 이러한 장치중 단지 4개 만이 도면에 도시된다. 파이프 장치안에 분할은 본래 사용된 설계 방식으로 결정되고, 예컨데, 회로 기판의 크기는 입력 장치와 교차점 장치(60,62)의 갯수를 결정함으로써 회로기판상에 공간이 생긴다. 상기 도면은 파이프 장치의 최대수의 입력과 출력으로 그 크기를 제한하는 경우에 이상적인 관계를 도시한다.

특히, 상기 2n 행과 2n열은 행의 수가 2개의 파이프 장치(80,82)사이에 분배되도록 분배되어 있다. 각각의 이들 2개의 장치는 상기 행렬의 n행을 접속하고, 상기 행렬의 잎 버퍼의 2n을 포함한다. 따라서, 전체적으로, 스위칭 행렬에는 4n 잎 버퍼가 있다.

따라서, 열 트리는 각각의 파이프 장치(82,84)로부터의 잎 버퍼(83)와 4개의 열 수집 파이프 장치(단지 2개만 도시 88,90)의 루트 버퍼(86)로 이루어진다. 이들 열 수집 장치는 파이프 장치의 최대의 n 입력 갯수때문에 최대 한도로 n/2 루트 버퍼를 제공할 수 있다.

제9도에서, 제8도의 실시예의 대안을 도시하는데, 이것은 짧은 파이프 장치(short Pipe-unit)에 의해 형성되는 행렬의 각 열 트리에 의해 후자와 다르다. 단지 3개의 열 트리는 92,94,96으로 각각 도시된다. 이들 짧은 파이프 장치는 각각의 입력장치(98)와 루트 버퍼(102)가 있는 기억 장치(100)로 이루어진다. 또한, 상기 트리의 노드는 짧은 파이프 장치의 도움으로 제공될 수 있다. 상기 잎 버퍼로부터 비트열의 대역폭이 상기 루트로부터의 대역폭보다 큰 경우, 제6도를 참조로 상기 기술된 디멀티플렉싱 기능은 짧은 패킷에서 수행된다.

요약해 보면, 행렬의 행과 교차점은 잎 버퍼를 포함하는 복수의 긴 파이프 장치로 실행될 수 있다. 상기 패킷의 길이는 상기 행렬의 행의 수와 같거나, 상기 열 트리의 잎과 루트사이의 대역폭이 열 트리의 루트로부터의 대역폭이나 행의 대역폭보다 큰지 여부에 따라 작게 된다. 상기 트리의 루트와 노드는 잎의 선입선출 버퍼로부터 직렬 비트열을 접속하는 짧은 패킷에서 수행된다. 잎으로부터의 비트열의 대역폭은 상기 루트로부터의 대역폭보다 크면, 또한, 디멀티플렉싱 기능은 짧은 파이프에서 수행된다. 어드레스 디코딩이 상기 트리의 루트에서 이루어지기 때문에, 같은 파이프 장치에서 여러개의 루트 버퍼를 실행할 수 있다. 상기 장치가 한개의 루트 버퍼만을 이용하는 경우, 패킷의 어드레스 디코딩은 이러한 단에서 수행되지 않고, 패킷이 존재하느냐의 여부에 따라서만 검출을 행하고, 이 경우에 버퍼에 복사된다.

이러한 임의의 파이프로써 모듈 설계의 스위치 행렬은 임의의 크기로 확장될 수 있게 수행된다. 또한, 그 기능은 2가지 형태의 집적회로와 같은 2개의 실행장치의 도움으로 실행될 수 있다.

본 발명에 의해, ATM 표준(동기 전용 모우드)에 따라 패킷에 알맞는 스위치가 제공된다. 그 아키텍쳐는 혼잡하지 않고, 확장가능하며, 회선 쟁탈을 해결하여 여러점의 접속을 관리할 수 있다. 또한, 플렉시블하고 효율적인 방식으로 기술개발에 활용할 수 있다.

이러한 특성은 광역 집적 서비스 디지털 네트워크(B-ISDN)용 ATM 스위치를 구현하는데 매우 적합한 아키텍쳐를 만든다.

Claims

스위칭 아키텍쳐를 겆는 패킷 스위치에 있어서, 서로 교차하는 입출력 스위칭 링크의 크로스 네트워크(cross network); 및

상기 출력 스위칭 링크에 접속된 복수의 트리 구조를 포함하는데, 상기 복수의 트리 구조는 상기 입력 링크에 들어오는 패킷용 복수의 중간 기억버퍼를 포함하는 상부 버퍼링 레벨(upper buffering level) 및 상기 상부 버퍼 레벨의 최소한 2개의 중간 기억버퍼의 내용을 수신하기 위하여 접속된 적어도 한개의 출력 버퍼를 가진 하부 버퍼링 레벨(lower buffering level)을 포함하고, 상기 출력 버퍼는 그 각각의 출력 스위칭 링크에 제공된 출력을 갖는 것을 특징으로 하는 스위칭 아키텍쳐를 갖는 패킷 스위치.
제1항에 있어서, 상기 출력 버퍼는 중간 기억버퍼를 갖는 적어도 한개의 중간 레벨을 경유하여 상기 상부 버퍼링 레벨의 중간 기억버퍼에 접속되는 것을 특징으로 하는 스위칭 아키텍쳐를 갖는 패킷 스위치.
제2항에 있어서, 상기 상부 버퍼링 레벨의 중간 기억버퍼는 적어도 2개의 출력 스위칭 링크에 대하여 의도된 패킷을 수신하기 위하여 각각 접속되고, 해당하는 복수의 출력 버퍼는 이러한 출력 스위칭 링크용 디멀티플렉싱 장치에 제공되는 것을 특징으로 하는 스위칭 아키텍쳐를 갖는 패킷 스위치.
제2항에 있어서, 상기 입력 스위칭 링크는 병렬로 배열된 적어도 2개의 행렬 모듈의 입력사이에 분배되는데, 그 각각의 행렬 모듈은 출력 스위칭 링크에 해당하는 출력을 갖고 각각의 행렬 모듈에 접속된 모든 입력 스위칭 링크가 공통으로 접속되는 상부 버퍼링 레벨상에 중간 버퍼를 포함하고, 상기 행렬 모듈의 중간 버퍼는 각각의 출력 스위칭 링크에 해당하는 행렬 모듈 출력과 관련되고 공통 버퍼에 접속되는 출력을 갖는 것을 특징으로 하는 스위칭 아키텍쳐를 갖는 패킷 스위치.
제4항에 있어서, 상기 공통 버퍼는 상기 스위치의 각 출력에 대하여 스위치의 공통 출력버퍼에 접속된 출력을 갖는 것을 특징으로 하는 스위칭 아키텍쳐를 갖는 패킷 스위치.
제2항에 있어서, 직렬 비트열을 종료하고 그 비트열의 포멧을 상기 입력장치와 한개 이상의 교차점사이의 송신에 이용된 소정의 내부 포멧으로 변환하는 입력장치 및 기억 버퍼를 구비하는 교차점중 한개를 구비하는 복수의 기능장치를 포함하는 것을 특징으로 하는 스위칭 아키텍쳐를 갖는 패킷 스위치.
제1항에 있어서, 상기 상부 버퍼링 레벨의 중간 기억버퍼는 적어도 2개의 출력 스위칭 링크에 대하여 의도된 패킷을 수신하기 위하여 각각 접속되고, 해당하는 출력버퍼의 갯수는 이러한 출력 스위칭 링크용 디멀티플렉싱 장치에 제공되는 것을 특징으로 하는 스위칭 아키텍쳐를 갖는 패킷 스위치.
제1항에 있어서, 상기 입력 스위칭 링크는 병렬로 배열된 적어도 2개의 행렬 모듈의 입력사이에 분배되는데, 그 각각의 행렬 모듈은 출력 스위칭 링크에 해당하는 출력을 갖고 각 행렬 모듈에 접속된 모든 입력 스위칭 링크가 공통으로 접속되는 상부 버퍼 레벨상에 중간버퍼를 포함하며, 상기 행렬 모듈의 중간 버퍼는 각 출력 스위칭 링크에 해당하는 행렬 모듈 출력과 관련되고 공통 버퍼에 접속되는 출력을 갖는 것을 특징으로 하는 스위칭 아키텍쳐를 갖는 패킷 스위치.
제8항에 있어서, 상기 공통 버퍼는 상기 스위치의 출력에 대하여 상기 스위치의 공통 출력 버퍼에 접속된 출력을 갖는 것을 특징으로 하는 스위칭 아키텍쳐를 갖는 패킷 스위치.
제1항에 있어서, 직렬 비트열을 종료하고 그 직열 비트열 포멧을 상기 입력장치와 한개이상의 교차점사이의 전송에 이용된 소정의 내부 포멧으로 변환하는 입력장치 및 기억버퍼를 갖는 교차점 장치중 한개를 각각 구비하는 복수의 기능장치를 포함하는 것을 특징으로 하는 스위칭 아키텍쳐를 갖는 패킷 스위치.
제10항에 있어서, 상기 입력장치와 그 뒤에 직렬로 복수의 교차점 장치를 각각 갖는 복수의 입력 및 출력 링크장치를 포함하는데, 상기 입력 링크장치는 상기 상부 버퍼 레벨 중간 기억 버퍼를 형성하는 기억버퍼를 포함하고, 상기 출력 링크장치는 상기 하부 버퍼 레벨 출력버퍼를 형성하는 기억 버퍼를 포함하는 것을 특징으로 하는 스위칭 아키텍쳐를 갖는 패킷 스위치.
스위칭 아키텍쳐를 겆는 패킷 스위치에 있어서, 서로 교차하는 입출력 스위칭 링크의 크로스 네트워크; 및

상기 스위치의 스위칭 기능을 분배하는 2가지 종류의 복수의 기능장치를 포함하는데, 첫번째 종류의 기능장치는 기억버퍼를 구비한 교차점 장치가 되고, 두번째 종류의 기능장치는 직렬 비트열을 종료하고 그 직렬 비트열의 외부 포맷을 내부 포멧으로 변환하는 입력장치가 되고, 상기 내부 포멧은 외부 포멧의 전송 특성과 다른 전송 특성을 갖고, 상기 내부 포멧을 갖는 비트열은 입력장치와 적어도 한개의 교차점 장치사이에 전달하는 것을 특징으로 하는 스위칭 아키텍쳐를 갖는 패킷 스위치.
제12항에 있어서, 복수의 교차점 장치에 접속된 입력장치를 갖는 복수의 입력 링크 장치와 복수의 출력 링크 장치를 더 포함하는데, 상기 입력 링크 장치의 교차점 장치의 기억버퍼는 상부 버퍼 레벨 중간 기억버퍼를 형성하고, 상기 출력 링크 장치의 교차점 장치의 기억버퍼는 하부 버퍼 레벨 출력 버퍼를 형성하는 것을 특징으로 하는 스위칭 아키텍쳐를 갖는 패킷 스위치.