JPH0771083B2 - スイッチネットワークの経路選択方式およびスイッチング素子 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、多段スイッチネットワーク上を伝送されるデ
ータのルーティングを行う経路選択方式およびそのスイ
ッチング素子に関するものである。

（従来の技術） 従来の経路選択方式では、２つの入力線と２つの出力線
を有するスイッチング素子を各段に結合し、オメガネッ
トワークで代表される多段スイッチネットワークを構成
して、データ内のヘッダ中に設けられたルーティング・
タグのうち各スイッチング素子に該当するビットに基づ
いて、それぞれのスイッチング素子で順次そのルーティ
ングを決定してゆくものがある。

この多段スイッチネットワークでは、それを構成してい
る各スイッチング素子の２つの入力線に、互いに異なる
優先度が設定されている。このようなスイッチング素子
の入力線にデータが入力されると、そのスイッチング素
子は入力されたデータ中のルーティング・タグの該当ビ
ットに基づいていずれか一方の出力線を選択し、この選
択した出力線にそのデータ送出する。

ここで、スイッチング素子の２つの入力線に入力された
データが衝突して、それぞれのルーティング・タグの該
当ビットによって同一の出力線が指定された場合、各デ
ータは次のように処理される。すなわち、スイッチング
素子の優先度の高い入力線に入力されたデータは、通常
の場合と同様に、そのルーティング・タグの該当ビット
に基づいて選択された出力線に出力される。一方、優先
度の低い入力線に入力されたデータは、そのルーティン
グ・タグの該当ビットの指定とは異なる他方の出力線に
出力される。

また、衝突を起こしたときにそのスイッチング素子内に
バッファリングして、再度競合させる方式や、優先度の
低い入力線に入力されたデータを、そのまま廃棄してし
まう方式もある。

（発明が解決しようとする課題） この従来の方式では、衝突の際にスイッチング素子の優
先度の低い入力線に入力されて、そのルーティング・タ
グの該当ビットの指定とは異なる出力線に出力されたデ
ータすなわち誤りデータが、多段のスイッチング素子に
おいて優先度の高い入力線に入力された場合、そこで衝
突が起こると、その誤りデータはルーティング・タグの
該当ビットが指定する出力線に優先的に出力される。し
たがって、前段までの衝突によって既に本来のルーティ
ングから外れてしまったデータにより、それまで正しく
ルーティングされているデータのルーティングが乱さ
れ、結果として、その多段スイッチネットワークから正
しく出力されるデータの数が減少するという問題点があ
った。この正しく出力されるデータ数の減少率は、入出
力の数の増加に伴って急激に増大してゆく。

また、スイッチング素子内にバッファリングして再度競
合さるには、そのための回路構成および制御処理が複雑
なものとなり、優先度の低いデータをそのまま廃棄して
しまうと、入力された全データを出力させる方式には対
応できないなどの問題点があった。

本発明はこのような従来技術の問題点を解消し、それま
で正しくルーティングされているデータのルーティング
が、既に本来のルーティングから外れてしまったデータ
によって乱されることのない経路選択方式およびそのス
イッチング素子を得ることを目的とする。

（課題を解決するための手段） 本発明は上述の課題を解決するために、データのヘッダ
内にフラグビットを設け、複数のデータが衝突した際、
それらのデータのフラグビットに負けが表示されていな
ければ、優先度が高い入力線のデータをルーティング・
タグの該当ビットで指定される出力線に負けを表示せず
に送出するとともに、優先度の低い入力線のデータを残
りの出力線に負けを表示して出力し、また、一方のデー
タのフラグビットにだけ負けが表示されていれば、入力
線の優先度にかかわりなく、負けが表示されていないデ
ータをルーティング・タグの該当ビットで指定される出
力線に出力して、負けが表示されているデータを残りの
出力線に出力することを特徴としている。

（作 用） 本発明によれば、データに衝突が起こると、優先度の高
い入力線に入力されたデータがそのルーティング・タグ
の該当ビットで指定される出力線に出力され、優先度の
低い入力線に入力されたデータは、衝突時の競合に負け
たことを表示した上で、ルーティング・タグの該当ビッ
トの指定とは異なった残りの出力線に出力される。この
負けが表示されたデータは、その後、他のデータとの衝
突が起きた場合、スイッチング素子の優先度の高い入力
線に入力されていても、負けの表示されていないデータ
がそのルーティング・タグの該当ビットの指定する出力
線へ出力され、この負けの表示されたデータは他方の出
力線に出力される。これによって、それまで正しくルー
ティングされてきたデータのルーティングが、既に本来
のルーティングから外れているデータによって乱される
ことのない経路選択方式を実現する。

（実施例） 以下、本発明の一実施例を添付図面を参照して説明す
る。第３図は本発明が適用される多段スイッチネットワ
ークの一例を示す構成図であり、この多段スイッチネッ
トワークは、２入力２出力のスイッチング素子10を第３
段接続することによって構成されている。これらの多段
にはそれぞれ４つずつのスイッチング素子10が配され、
互いにリンクによって接続されている。このように構成
された多段スイッチネットワークでは、＃０〜＃７の８
つの入力端子と＃０〜＃７の８つの出力端子との間に
は、それぞれ１つのパスしか存在しない。したがって、
８本の入力端子のいずれかに到来したデータ20は通常の
場合、８本の出力端子のいずれかにスイッチングされて
出力される。

第２図は第３図に示す多段スイッチネットワークでスイ
ッチングされるデータ20のフォーマット構成例を示すデ
ータ構成図であり、図示のように、データ20はスイッチ
ングすべきデータを含むデータ部22とヘッダ24とで構成
されている。また、このヘッダ24は、衝突時の競合に負
けたことがあることを表示する表示すなわち「負けフラ
グ」を立てるフラグビット26、当該データ20を出力すべ
きスイッチング素子10の入力端子を指定するルーティン
グ・タグ28、およびデータ部22のデータの有無を表示す
る有効ビット30を備えている。

第１図は本発明の一実施例におけるルーティング原理説
明図であり、スイッチング素子10は２つの入力線12,14
との２つの出力線16,18を備えており、本実施例では、
スイッチング素子10の上側の入力線12の優先度が高く、
下側の入力線14の優先度が低く設定されている。図示の
ように、スイッチング素子10の２本の入力12および14に
ほとんど同時にデータ20aおよび20bが到来し、両者のル
ーティング・タグ28のそのスイッチング素子10に対応す
るビット、たとえば第１ビットが同じ出力端子、たとえ
ば16を指定していると、衝突が発生する。そこでスイッ
チング素子10はその優先度にしたがって、入力線12に入
力されたデータ20aは出力線16より出力し、入力線14に
入力されたデータ20bは出力線18より出力する。勿論、
下側の入力線14を上側の入力線12より高い優先度に設定
してもよい。その場合は、入力線14のデータ20bが目的
の出力端子16より出力され、他方のデータ20aは他方の
出力端子18より出力される。いずれにせよスイッチング
素子10は、ルーティング・タグ28の指示に従った出力端
子、この例では16から出力されるデータ、たとえば20a
はそのフラグビット26を「０」のままとし、競合に負け
て他方の出力端子、この例では18から出力されるデータ
20bはそのフラグビット26を「１」にする。

このルーティング原理を実現するスイッチング素子10の
構成例が第４図に示されている。スイッチング素子10
は、入力線12および14にそれぞれ接続された１対のバッ
ファ50および52と、両バッファに接続されたヘッド識別
回路54と、これらの回路に接続された１対の負けビット
付加回路56および58と、出力線16および18にそれぞれ接
続された１対のセレクタ60および62と、インバータ64と
が図示のように接続されて構成されている。

バッファ50および52は、それぞれ入力線12または14に到
来するデータ20を一時蓄積するバッファ回路であり、そ
のヘッダ24のうちフラグビット26およびルーティング・
タグ28の当該スイッチング素子10に対応するビット66が
ヘッダ識別回路54に入力される。

ヘッダ識別回路54は、バッファ50または52に蓄積された
データ20のフラグビット26およびルーティングビット66
を識別し、同ビット66の指示に応じてセレクタ60および
62を制御する機能部である。その動作の例を第５図に示
す。これからわかるように、識別回路54は、ルーティン
グビット66を識別し（80）、２つのデータ20の間で競合
が生じた場合には（81）そのフラグビット26をチェック
し（83）、負けビット付加回路56および58とセレクタ60
および62とを制御する。フラグビット26に負けビット
「１」を立てる制御は、制御線68および70から負けビッ
ト付加回路56および58に対して行なわれ、セレクタ60お
よび62のルーティング制御は制御線72を介して行なわれ
る。

負けビット付加回路56および58は、それぞれ対応するバ
ッファ50および52の入力データＡおよびＢについてヘッ
ダ識別回路54の制御の下に競合に負けた方のフラグビッ
ト26に負けビットを立てるフラグ表示回路である。それ
らの出力74および76はセレクタ60および62に接続されて
いる。セレクタ60および62は、ヘッダ識別回路54の制御
の下に負けビット付加回路56および58のそれぞれの出力
ＸおよびＹを選択するスイッチング回路であり、識別回
路54からセレクタ62への制御線72にインバータ64が介挿
されているので、それらの選択は互いに相補的である。

第５図を参照してスイッチング素子10の動作を説明す
る。入力線12または14に到来したデータＡまたはＢはま
ず、対応するバッファ50または52に格納される。ヘッダ
識別回路54は、ルーティング・タグ24のそのスイッチン
グ素子10に対応するビット66をチェックする（80）。２
つのバッファ50および52にはほとんど同時にデータ20が
入力されたときは、両者のルーティングビット66を相互
に比較する。両者のルーティングビット66が一致してい
なければ、競合が生じていないので、そのビットＡおよ
びＢに従ってセレクタ60および62を制御し、ルーティン
グビット66に従ったルーティングを行なう（81）。

両バッファ50および52にほとんど同時に入力されたデー
タＡおよびＢのルーティングビット66が一致している
と、出力ＸおよびＹの選択について両者が競合してい
る。ヘッダ識別回路54はそこで、両データＡおよびＢの
フラグビット26をチェックする（83）。これに負けビッ
ト「１」が表示されているか否かに従って同図のステッ
プ84〜88に示すようにセレクタ60および62を制御する。

これらのステップ84〜88におけるルーティングを第３図
の３段スイッチネットワークについて具体的に説明す
る。この多段スイッチネットワークのルーティングは、
基本的には、入力されるデータ20のヘッダ24内のルーテ
ィング・タグ28に基づいて行われる。各スイッチング素
子10はルーティング・タグ28の当該スイッチング素子10
が属する段数に当該するビット66を１ビットだけチェッ
クし、それに基づいて入力線12もしくは14に入力された
データ20を、出力線16へ出力するのか出力線18へ出力す
るのかを決定する。第３図の例では多段スイッチネット
ワークが３段構成となっているので、ルーティング・タ
グも３ビットで構成され、第１段のスイッチング素子10
ではその１ビット目、第２段のスイッチング素子10では
２ビット目、第３段のスイッチング素子10では３ビット
目のルーティング・タグ28がそれぞれチェックされる。

したがって、第１段の同図における一番上のスイッチン
グ素子10の入力線12に接続されている＃０の入力端子に
入力された、ルーティング・タグ28が“000"のデータ20
aは、まず、１ビット目のルーティング・タグ“0"に従
ってその出力線16より、第２段の一番上のスイッチング
素子10の入力線12に入力される。このデータ20aは第２
段でも同様に、２ビット目 のルーティング・タグ“0"
に従ってその出力線16より、第３段の一番上のスイッチ
ング素子10の入力線12に入力される。さらに、第３段も
３ビット目のルーティング・タグ“0"に従って、その出
力線16より＃０の出力端子へ送られて出力される。

このことは、第１段の一番上のスイッチング素子10の入
力線14に接続されている＃４の入力端子に入力されたデ
ータ20bについても同様である。すなわち、ルーティン
グ・タグ28の各ビット“010"に従って、まずその出力線
16より第２段の一番上のスイッチング素子10の入力線12
に入力される。次いでその出力線13より第３段の二番目
のスイッチング素子10の入力線12に入力され、その出力
線16より＃２の出力端子に出力される。

ここで、このデータ20aと20bが同時に第１段の一番上の
スイッチング素子10に入力されると、当該スイッチング
素子10にて衝突が発生する。以下、第１図を参照しなが
らこのような衝突が起きた場合のルーティングに付いて
説明する。この場合、各スイッチング素子10の入力線12
および14の間にはそれぞれ異なる優先度が設定されてお
り、その優先度は、前にも説明したように本実施例では
入力線12に高い優先度が与えられている。

スイッチング素子10はその入力線12と14にデータ20aお
よび20bが入力されると、それぞれのルーティング・タ
グ28の該当するビット66のチェックを行う。この場合１
ビット目がチェックされ、それらがともに“0"であるこ
とから、データ20aと20bとが衝突を起こしたことを知
る。入力されたデータ20aと20bが衝突を起こしたことを
知ったスイッチング素子10は、まず、優先度の高い入力
線12に入力されたデータ20aをそのまま、そのルーティ
ング・タグ28の該当ビットによって指定される出力線16
に出力する。またそれと同時に、優先度の低い入力線14
に入力されたデータ20bを、そのヘッダ24内に設けられ
たフラグビット26に、当該衝突における競合に負けたこ
とを表示する負けフラグを立てて、そのルーティング・
タグ28の該当ビットの指定する出力線16とは異なる出力
線18に出力する。この実施例では、フラグビット26の内
容を“0"から“1"に書き換えることによって負けフラグ
を立てている。

衝突時の競合に負けてルーティング・タグ28の指定とは
異なった出力線18より出力されたデータ20bは、ルーテ
ィング・タグ28の他のビットに基づいて、第３段の最も
下のスイッチング素子10の出力線16より＃６の出力端子
へ出力される。しかしながら、この第３段の最も下のス
イッチング素子10において、たとえば＃７の入力端子よ
り入力されたデータ20cと衝突した場合、データ20bはそ
の出力線18より＃７の出力端子へ出力される。

このような衝突では、スイッチング素子10は入力線12と
14の優先度よりも、フラグビット26の内容を重視し、一
方のデータのフラグビット26に負けフラグが立てられて
いれば、他方のデータをそのルーティング・タグ28の該
当ビットが指定する出力線に出力する。したがって、こ
の場合、両データ20b,20cの３ビット目のルーティング
・タグ28がともに“0"であることから、衝突が起きたこ
とを知った当該スイッチング素子10は、まず両データ20
b,20cのフラグビット26のチェックを行う。その結果、
データ20bのフラグビット26に負けフラグが立てられて
いることを検出すると、データ20bが優先度の高い入力
線12に入力されているにもかかわらず、優先度の低い入
力線14に入力されたデータ20cを、そのルーティング・
タグ28の該当ビット“0"に従って、その出力線16より＃
６の出力端子へ出力する。従って、データ20bはそのル
ーティング・タグ28の該当ビット“0"で指定される出力
線16へは出力されず、出力線18より＃７の出力端子に出
力される。

このようにして、既に本来のルーティングから外れてし
まったデータ20bによって、それまで正しくルーティン
グされているデータ20cを誤ったルーティングに陥れる
ことを防止している。

なお本実施例では、競合で負けたデータに負けフラグを
立てるように構成されていたが、必ずしもこのように構
成しなくてもよく、たとえば、新たに入力されたデータ
および競合に勝ったデータのフラグビットに有意なビッ
ト、たとえば勝ちビットと称するものを表示し、競合に
負けたデータはこれを無意とするようにしてもよい。

本発明は、高速パケット交換機のスイッチネットワー
ク、あるいは並列処理プロセッサ等に利用して有効なも
のである。

（発明の効果） 以上のように、本発明によれば、データのヘッダ内にフ
ラグビットを設けて、衝突時の競合における勝敗を表示
するフラグを立て、このフラグが競合における負けを示
していると、その後、他のデータとの衝突が起きた場
合、スイッチング素子の入力線の優先度とはかかわりな
く、負けの表示されていないデータをそのルーティング
・タグの該当ビットが指定する出力線へ出力することが
できる。したがって、それまで正しくルーティングされ
ているデータが、既に本来のルーティングから外れてし
まったデータによって誤ったルーティングに陥られるこ
とはなくなり、より効率のよいルーティングが可能とな
る効果がある。

また、そのフラグビットの勝敗をチェックするだけで、
多段スイッチネットワークを抜けてきたデータが正常に
ルーティングされたものか否かを判別できる効果もあ
る。

【図面の簡単な説明】

第１図は、本発明の一実施例による経路選択方式のルー
ティング原理説明図、 第２図は、そこで伝送されるデータの構成例を示すデー
タ構成図、 第３図は、本発明が適用される多段スイッチネットワー
クの例を示す構成図、 第４図は、第３図に示す実施例におけるスイッチング素
子の特定の構成例を示す機能ブロック図、 第５図は同スイッチング素子のヘッダ識別回路の動作例
を示すフロー図である。 主要部分の符号の説明 10……スイッチング素子 12,14……入力線 16,18……出力線 20,20a,20b,20c……データ 24……ヘッダ 26……フラグビット 28……ルーティング・タグ 54……ヘッダ識別回路 56,58……負けビット付加回路 60……セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 健太郎 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 今村 也寸志 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (56)参考文献 特開 昭57−11559（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】２つの入力線と２つの出力線を有するスイ
   ッチング素子を複数段に結合した多段スイッチネットワ
   ークを構成し、該多段スイッチネットワーク上を伝送さ
   れるデータのルーティングを、該データのヘッダ中にあ
   るルーティング・タグの該当ビットに基づいて決定して
   ゆくスイッチネットワークの経路選択方式において、 前記データのヘッダは、衝突時の競合の勝敗を表示する
   フラグビットを有し、 あるスイッチング素子で２つのデータが衝突を起こした
   ときに、 該２つのデータとも前記フラグビットに負けが表示され
   ていない場合、前記２つの入力線のうち優先度が高い入
   力線に入力されたデータを、 前記２つの出力線のうち前記ルーティング・タグの当該
   ビットの指定する出力線に出力するとともに、優先度の
   低い入力線に入力されたデータを、該フラグビットに負
   けを表示して残りの出力線に出力し、 前記衝突を起した２つのデータのうち一方のデータの前
   記フラグビットにだけ負けが表示されている場合、入力
   線の優先度にかかわりなく、該フラグビットに負けが表
   示されていないデータを、ルーティング・タグの該当ビ
   ットで指定される出力線に出力し、負けがフラグが表示
   されいるデータを残りの出力線に出力することを特徴と
   するスイッチネットワークの経路選択方式。
2. 【請求項２】複数の入力端子と対応する複数の出力端子
   とを有し、該複数の出力端子のうち該複数の入力端子の
   いずれかに入力されたデータに含まれるヘッダに応じた
   出力端子に該データをスイッチングするスイッチング素
   子において、 前記ヘッダは、前記複数の出力端子のいずれかを指定す
   るルーティング情報と、複数の前記データが前記複数の
   出力端子のいずれかに関して競合した場合該競合におけ
   る勝敗を表示するフラグとを含み、 該スイッチング素子は、 前記ヘッダを識別するヘッダ識別手段と、 前記複数の入力端子のいずれかに入力されたデータにつ
   いて前記ヘッダに前記フラグを表示するフラグ表示手段
   と、 前記ヘッダ識別手段に応動して前記複数の出力端子のい
   ずれかに前記複数の入力端子のいずれかに入力されたデ
   ータをスイッチングするスイッチング手段とを含み、 前記ヘッダ識別手段は、前記複数の入力端子のいずれか
   に入力されたデータについて前記ルーティング情報に応
   じて前記スイッチング手段を制御し、前記複数の出力端
   子のうち該ルーティング情報に応じた出力端子に該デー
   タをスイッチングさせ、 該ヘッダ識別手段は、該複数の入力端子に入力されたデ
   ータについて前記ルーティング情報が該複数の出力端子
   のうちの同じものを指示し、且つ該データの前記フラグ
   のいずれもが前記競合における負けを表示していないデ
   ータである場合、該負けの表示されていないデータが入
   力した入力端子のうち優先度が高い方の入力端子に入力
   されたデータの前記ルーティング情報に応じて前記スイ
   ッチング手段を制御し、該ルーティング情報に応じた出
   力端子に該優先度が高い方のデータをスイッチングさせ
   るとともに、該同じ出力端子を指示しているデータのう
   ちの優先度の低い入力端子に入力した残りのデータにつ
   いて、前記フラグ表示手段を制御して該残りのデータの
   前記フラグに前記負けを表示し、前記スイッチング手段
   を制御し、前記複数の出力端子のうちの残りの出力端子
   に該負けの表示されたデータをスイッチングさせ、 前記同じ出力端子を指示しているデータの中に前記フラ
   グに前記負けの表示されているデータと前記負けの表示
   されていないデータとがある場合、該フラグに負けの表
   示されていないデータの前記ルーティング情報に応じて
   前記スイッチング手段を制御し、該ルーティング情報に
   応じた出力端子に該負けの表示されていないデータをス
   イッチングさせるとともに、該出力端子以外の残りの出
   力端子に該負けの表示されているデータをスイッチング
   させることを特徴とするスイッチネットワークのスイッ
   チング素子。