JP2624668B2 - 画像読取装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 文書やマイクロフィルム等の原稿の画像を読み取り、
デジタル画像情報を出力する画像読取装置に関する。
デジタル画像情報を出力する画像読取装置に関する。
この種の画像読取装置では一般に光電変換部とA/D
（アナログデジタル）変換部を用いて、原稿の画像デー
タを読み取り、デジタル画像情報を出力している。
（アナログデジタル）変換部を用いて、原稿の画像デー
タを読み取り、デジタル画像情報を出力している。
しかしながら、このような従来装置においては、明度
のデジタル画像情報を得る為に、例えばフォトダイオー
ド等の光電変換部から出力されたアナログ信号をデジタ
ル信号に変換してＮビット（Ｎは任意の自然数とする）
のデジタル画像情報を得る為には、Ｎビット用のA/D変
換器が必要であり、希望の階調に応じて要求ビット数が
大きくなるに従い、A/D変換部に高精度のものを必要と
し、非常に高価となるという欠点があった。
のデジタル画像情報を得る為に、例えばフォトダイオー
ド等の光電変換部から出力されたアナログ信号をデジタ
ル信号に変換してＮビット（Ｎは任意の自然数とする）
のデジタル画像情報を得る為には、Ｎビット用のA/D変
換器が必要であり、希望の階調に応じて要求ビット数が
大きくなるに従い、A/D変換部に高精度のものを必要と
し、非常に高価となるという欠点があった。
本発明は、上述の欠点を除去し、１ビットのA/D変換
器を用いて同一読取箇所を複数（Ｎ）回A/D変換を繰り
返し行うことにより、Ｎビットのデジタル画像情報を得
ることのできる画像読取装置を提供することを目的とす
る。
器を用いて同一読取箇所を複数（Ｎ）回A/D変換を繰り
返し行うことにより、Ｎビットのデジタル画像情報を得
ることのできる画像読取装置を提供することを目的とす
る。
かかる目的を達成するために、本発明は、原稿を走査
する走査手段と、原稿からの反射光または透過光の光信
号をアナログ電気信号に変換する光電変換手段と、前記
アナログ電気信号を可変のスレッショルドレベルと比較
して２値のデジタル信号に変換するアナログデジタル変
換手段と、前記２値のデジタル信号をビット単位で記憶
可能な記憶手段と、前記走査手段を駆動制御して前記原
稿の同一箇所を複数の所定回数走査し、前記同一箇所の
各走査毎に前記スレッショルドレベルを変化させ、かつ
各走査毎に変化するスレッショルドレベルを用いて変換
した複数の２値のデジタル信号を前記記憶手段の異なる
ビット位置に記憶し、前記記憶手段に記憶された複数の
２値のデジタル信号をアナログ電気信号に対応する複数
ビットのデジタル画像信号として出力する制御手段とを
具備したことを特徴とする。
する走査手段と、原稿からの反射光または透過光の光信
号をアナログ電気信号に変換する光電変換手段と、前記
アナログ電気信号を可変のスレッショルドレベルと比較
して２値のデジタル信号に変換するアナログデジタル変
換手段と、前記２値のデジタル信号をビット単位で記憶
可能な記憶手段と、前記走査手段を駆動制御して前記原
稿の同一箇所を複数の所定回数走査し、前記同一箇所の
各走査毎に前記スレッショルドレベルを変化させ、かつ
各走査毎に変化するスレッショルドレベルを用いて変換
した複数の２値のデジタル信号を前記記憶手段の異なる
ビット位置に記憶し、前記記憶手段に記憶された複数の
２値のデジタル信号をアナログ電気信号に対応する複数
ビットのデジタル画像信号として出力する制御手段とを
具備したことを特徴とする。
本発明によれば、被読取対象（原稿）の同一箇所を複
数回走査し、各走査毎にA/D変換手段への閾値（スレッ
ショルドレベル）を変化させて得られた２値信号を用い
て、同一箇所から得られる画像情報を対応する複数ビッ
トのデジタル画像情報に変換するようにしたので、１ビ
ットのA/D変換手段で任意のビット数のデジタル画像情
報を得る事ができ、さらには操作者が希望の階調のデジ
タル画像情報を選択する事が可能となるので、製造コス
トの低減が図れると共に、操作上の自由度が広がる。
数回走査し、各走査毎にA/D変換手段への閾値（スレッ
ショルドレベル）を変化させて得られた２値信号を用い
て、同一箇所から得られる画像情報を対応する複数ビッ
トのデジタル画像情報に変換するようにしたので、１ビ
ットのA/D変換手段で任意のビット数のデジタル画像情
報を得る事ができ、さらには操作者が希望の階調のデジ
タル画像情報を選択する事が可能となるので、製造コス
トの低減が図れると共に、操作上の自由度が広がる。
以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は本発明実施例の基本構成を示す。本図におい
て、ａは原稿ａ′を走査する走査手段、ｂは原稿ａ′か
らの反射光または透過光の光信号をアナログ電気信号に
変換する光電変換手段、ｃはそのアナログ電気信号を可
変のスレッショルドレベルと比較して２値のデジタル信
号に変換するアナログデジタル変換手段、およびｄは上
述の２値のデジタル信号をビット単位で記憶可能な記憶
手段である。
て、ａは原稿ａ′を走査する走査手段、ｂは原稿ａ′か
らの反射光または透過光の光信号をアナログ電気信号に
変換する光電変換手段、ｃはそのアナログ電気信号を可
変のスレッショルドレベルと比較して２値のデジタル信
号に変換するアナログデジタル変換手段、およびｄは上
述の２値のデジタル信号をビット単位で記憶可能な記憶
手段である。
また、ｅは制御手段であり、走査手段ａを駆動制御し
て原稿ｅの同一箇所を複数の所定回数走査し、その同一
箇所の各走査毎に上述のスレッショルドレベルを変化さ
せ、かつ記憶手段ｄを制御して原稿ｅの同一箇所から得
られるアナログ電気信号を対応する複数ビットのデジタ
ル画像情報に変換する。ｆは階調数に対応する原稿走査
回数を指定するマニュアル入力手段である。
て原稿ｅの同一箇所を複数の所定回数走査し、その同一
箇所の各走査毎に上述のスレッショルドレベルを変化さ
せ、かつ記憶手段ｄを制御して原稿ｅの同一箇所から得
られるアナログ電気信号を対応する複数ビットのデジタ
ル画像情報に変換する。ｆは階調数に対応する原稿走査
回数を指定するマニュアル入力手段である。
第２図は本発明の一実施例の全体の概略外観を示す。
本図において１は画像読取装置本体、２は読み取り対象
の原稿、３は原稿２の挿入方向である。本図に示すよう
に、画像読取装置本体１の挿入口1Aに操作者が原稿２を
矢印３で示す方向で挿入すると、原稿２は後述する内部
の原稿送り機構により自動的に送られ、後述する光電変
換部等により原稿２の画像データが読み取られ、デジタ
ル画像信号が出力される。
本図において１は画像読取装置本体、２は読み取り対象
の原稿、３は原稿２の挿入方向である。本図に示すよう
に、画像読取装置本体１の挿入口1Aに操作者が原稿２を
矢印３で示す方向で挿入すると、原稿２は後述する内部
の原稿送り機構により自動的に送られ、後述する光電変
換部等により原稿２の画像データが読み取られ、デジタ
ル画像信号が出力される。
第３図は本発明実施例の原稿送り機構およびキャリッ
ジ送り機構からなる走査機構の構成例を示す。本図にお
いて、４は原稿送り用プラテン、５はプラテン４の送り
方向、５′は原稿の送り方向、および６はプラテン４を
回転駆動する送りモータであり、プラテン４とモータ６
等により原稿送り機構を構成する。また、７はキャリッ
ジモータ、８はタイミングベルト、９はキャリッジ、10
はキャリッジ９の走査方向、11はキャリッジ９を案内す
るガイドシャフトであり、これらのモータ７、ベルト８
およびガイドシャフト11等によりキャリッジ送り機構を
構成する。
ジ送り機構からなる走査機構の構成例を示す。本図にお
いて、４は原稿送り用プラテン、５はプラテン４の送り
方向、５′は原稿の送り方向、および６はプラテン４を
回転駆動する送りモータであり、プラテン４とモータ６
等により原稿送り機構を構成する。また、７はキャリッ
ジモータ、８はタイミングベルト、９はキャリッジ、10
はキャリッジ９の走査方向、11はキャリッジ９を案内す
るガイドシャフトであり、これらのモータ７、ベルト８
およびガイドシャフト11等によりキャリッジ送り機構を
構成する。
プラテン４を送りモータ６により矢印５の方向へ駆動
し、原稿２を矢印５′の方向へ送る。また、キャリッジ
モータ７がタイミングベルト８を駆動して、キャリッジ
９をガイドシャフト11に沿って矢印10の方向に移動させ
る。このキャリッジ９には、後述する照明用のLED（発
光ダイオード）等の光源、光学レンズ及びフォトトラン
ジスタやCCD（電荷結合素子）等の光電変換部が搭載さ
れており、原稿送り機構及びキャリッジ送り機構によ
り、原稿２を主走査方向10と副走査方向５の２方向で２
次元的に走査し、光電変換部で原稿２の画像データをア
ナログ電気信号として取り出す。
し、原稿２を矢印５′の方向へ送る。また、キャリッジ
モータ７がタイミングベルト８を駆動して、キャリッジ
９をガイドシャフト11に沿って矢印10の方向に移動させ
る。このキャリッジ９には、後述する照明用のLED（発
光ダイオード）等の光源、光学レンズ及びフォトトラン
ジスタやCCD（電荷結合素子）等の光電変換部が搭載さ
れており、原稿送り機構及びキャリッジ送り機構によ
り、原稿２を主走査方向10と副走査方向５の２方向で２
次元的に走査し、光電変換部で原稿２の画像データをア
ナログ電気信号として取り出す。
第４図は上述の原稿２とキャリッジ９の相対的な位置
関係を示す。キャリッジ９が矢印10の水平走査方向へ移
動し、原稿２は矢印５′の垂直走査方向へ移動するの
で、原稿２上の画像データの読取走査は12の水平走査線
で示す様に行われる。
関係を示す。キャリッジ９が矢印10の水平走査方向へ移
動し、原稿２は矢印５′の垂直走査方向へ移動するの
で、原稿２上の画像データの読取走査は12の水平走査線
で示す様に行われる。
第５図は第２図に示す本発明実施例の回路構成を示
す。本図において、13は原稿２を照射するLEDやハロゲ
ンランプ等の光源、14は原稿２からの反射光を集光する
光学レンズ、15はレンズ14を透過した光像を受光してア
ナログ電気信号に変換する光電変換部であり、光電変換
部15はCCD等の光電変換素子と光電変換素子駆動回路
（図示しない）とからなる。
す。本図において、13は原稿２を照射するLEDやハロゲ
ンランプ等の光源、14は原稿２からの反射光を集光する
光学レンズ、15はレンズ14を透過した光像を受光してア
ナログ電気信号に変換する光電変換部であり、光電変換
部15はCCD等の光電変換素子と光電変換素子駆動回路
（図示しない）とからなる。
16は上述の光源13と、レンズ14および光電変換部15と
を搭載したキャリッジ９（第３図参照）を駆動するキャ
リッジ送り機構であり、上述のキャリッジモータ７を駆
動するモータ駆動回路（図示しない）を含む。17は上述
のプラテン４等からなる原稿送り機構であり、上述の送
りモータ６を駆動するモータ駆動回路（図示しない）を
含む。
を搭載したキャリッジ９（第３図参照）を駆動するキャ
リッジ送り機構であり、上述のキャリッジモータ７を駆
動するモータ駆動回路（図示しない）を含む。17は上述
のプラテン４等からなる原稿送り機構であり、上述の送
りモータ６を駆動するモータ駆動回路（図示しない）を
含む。
また、18は光電変換部15から出力されるアナログ電気
信号（アナログ画信号）V1Nを後述のスレッショルドレ
ベル（閾値）VREFによりデジタル信号に変換するA/D
（アナログデジタル）変換部、19はA/D変換部18から出
力するデジタル信号を記憶するRAM（ランダムアクセス
メモリ）、20はRAM19から読み出されたデジタル信号を
画像処理装置または、プリンタや画像メモリあるいは画
像表示装置等の外部機器22へ出力するインターフェース
部である。
信号（アナログ画信号）V1Nを後述のスレッショルドレ
ベル（閾値）VREFによりデジタル信号に変換するA/D
（アナログデジタル）変換部、19はA/D変換部18から出
力するデジタル信号を記憶するRAM（ランダムアクセス
メモリ）、20はRAM19から読み出されたデジタル信号を
画像処理装置または、プリンタや画像メモリあるいは画
像表示装置等の外部機器22へ出力するインターフェース
部である。
21はマイクロプロセッサ等からなる全体の制御を行う
制御部であり、内部ROM（リードオンリメモリ）等のメ
モリにあらかじめ記憶した第７図に示すような制御手順
に従って、本発明に係る後述のような制御動作を行う。
23は走査回数または階調数を指示する入力キーを有する
操作キー部、24は制御部21で使用するレジスタ部であ
る。
制御部であり、内部ROM（リードオンリメモリ）等のメ
モリにあらかじめ記憶した第７図に示すような制御手順
に従って、本発明に係る後述のような制御動作を行う。
23は走査回数または階調数を指示する入力キーを有する
操作キー部、24は制御部21で使用するレジスタ部であ
る。
以上の構成において、キャリッジ９に搭載された光源
13により原稿２を照明し、その原稿２からの反射光をレ
ンズ14を通して光電変換部15で受光し、光信号をアナロ
グ電気信号に変換する。このアナログ電気信号をA/D変
換部18に送り、デジタル信号に変換してRAM19に一時記
憶させる。RAM19に記憶したデータは必要に応じて読み
出され、インターフェース部20を通して、画像処理装置
等の外部機器22に送る。制御部21は、キャリッジ送り機
構16、原稿送り機構17、光源13、光電変換部14、A/D変
換部18、RAM19、およびインターフェース部20を第７図
に示すような制御手順に従って総合的に制御する。
13により原稿２を照明し、その原稿２からの反射光をレ
ンズ14を通して光電変換部15で受光し、光信号をアナロ
グ電気信号に変換する。このアナログ電気信号をA/D変
換部18に送り、デジタル信号に変換してRAM19に一時記
憶させる。RAM19に記憶したデータは必要に応じて読み
出され、インターフェース部20を通して、画像処理装置
等の外部機器22に送る。制御部21は、キャリッジ送り機
構16、原稿送り機構17、光源13、光電変換部14、A/D変
換部18、RAM19、およびインターフェース部20を第７図
に示すような制御手順に従って総合的に制御する。
第６図（Ａ）および（Ｂ）は、原稿２を走査する原稿
走査位置と上述のRAM19のアドレスとの関係を示す。
走査位置と上述のRAM19のアドレスとの関係を示す。
第６図（Ａ）に示す水平走査線12の１本分を仮に、10
24ドットでサンプリングするとして、この走査線12のｘ
座標（ｘ＝1,2,3…1023）で12′の位置（左端）をｘ＝
0,12″の位置（右端）をｘ＝1023で表わすこととする。
また、上述の各サンプリング点を最大４ビットのデータ
で表わすとすると、RAM19は1024ワード（１ワード当り
４ビットとする）のメモリ構成であって、第６図（Ｂ）
に示すようなメモリマップとなる。第６図（Ｂ）におい
てRAM19のアドレス（以下、RAMアドレスと称する。）０
が原稿２のｘ＝０の位置の明度データに対応し、RAMア
ドレス1023がｘ＝1023の位置の明度データに対応してい
る。したがって、符号12で示す水平方向の１ラインの10
24ドットについて、各ドット毎に最大値24、即ち16階調
の表現ができる。
24ドットでサンプリングするとして、この走査線12のｘ
座標（ｘ＝1,2,3…1023）で12′の位置（左端）をｘ＝
0,12″の位置（右端）をｘ＝1023で表わすこととする。
また、上述の各サンプリング点を最大４ビットのデータ
で表わすとすると、RAM19は1024ワード（１ワード当り
４ビットとする）のメモリ構成であって、第６図（Ｂ）
に示すようなメモリマップとなる。第６図（Ｂ）におい
てRAM19のアドレス（以下、RAMアドレスと称する。）０
が原稿２のｘ＝０の位置の明度データに対応し、RAMア
ドレス1023がｘ＝1023の位置の明度データに対応してい
る。したがって、符号12で示す水平方向の１ラインの10
24ドットについて、各ドット毎に最大値24、即ち16階調
の表現ができる。
次に、上述の本発明実施例の制御部21の本発明に係る
制御動作を第７図のフローチャートを参照して説明す
る。なお、ここでは、説明の便宜上、一例として原稿２
の画像データを１ドット当り３ビット、即ち８階調で読
み取る場合を示すこととする。
制御動作を第７図のフローチャートを参照して説明す
る。なお、ここでは、説明の便宜上、一例として原稿２
の画像データを１ドット当り３ビット、即ち８階調で読
み取る場合を示すこととする。
まず、第２図に示すように操作者が原稿２を本体１に
セットして、矢印３の方向に挿入すると、挿入口1A内の
原稿検出機構（図示しない）により、制御部21の第７図
に示す制御手順（プログラム）がスタートする。操作者
が操作キー部23により、例えば８階調であるビット数Ｎ
＝３を指定入力すると、ステップS1において制御部21は
このＮ＝３を読み込み、次のステップS2において、スレ
ッショルドレベルV1〜V2N-1、即ちV1〜V7のスレッショ
ルドレベルの設定を行う。すなわち、光電変換部15が原
稿２の白色部分の反射光を受光した時の出力電圧をV8と
し、黒色部分の反射光を受光した時の出力電圧をV0とし
て、このV0からV8の間を2Nに分割し、V0＜V1＜V2＜V3＜
V4＜V5＜V6＜V7＜V8のV1〜V7の７つのスレッショルド電
圧値VREFを設定する。
セットして、矢印３の方向に挿入すると、挿入口1A内の
原稿検出機構（図示しない）により、制御部21の第７図
に示す制御手順（プログラム）がスタートする。操作者
が操作キー部23により、例えば８階調であるビット数Ｎ
＝３を指定入力すると、ステップS1において制御部21は
このＮ＝３を読み込み、次のステップS2において、スレ
ッショルドレベルV1〜V2N-1、即ちV1〜V7のスレッショ
ルドレベルの設定を行う。すなわち、光電変換部15が原
稿２の白色部分の反射光を受光した時の出力電圧をV8と
し、黒色部分の反射光を受光した時の出力電圧をV0とし
て、このV0からV8の間を2Nに分割し、V0＜V1＜V2＜V3＜
V4＜V5＜V6＜V7＜V8のV1〜V7の７つのスレッショルド電
圧値VREFを設定する。
次のステップS3で原稿２の有無を判定するが、最初は
原稿２がセットされているので、ステップS4に進み、レ
ジスタ部24内のレジスタＫに上述のビット数（Ｎ＝３）
をセットすると共に、RAM19の記憶内容をすべてゼロク
リアする。次にステップS5で、モータ７を駆動してキャ
リッジ９をホームポジション、即ち原稿の左端ｘ＝０の
位置（第６図（Ａ）参照）に移動させる。次のステップ
S6ではキャリッジ９のｘ座標位置を示すレジスタ部24内
のレジスタｘをゼロクリアする。
原稿２がセットされているので、ステップS4に進み、レ
ジスタ部24内のレジスタＫに上述のビット数（Ｎ＝３）
をセットすると共に、RAM19の記憶内容をすべてゼロク
リアする。次にステップS5で、モータ７を駆動してキャ
リッジ９をホームポジション、即ち原稿の左端ｘ＝０の
位置（第６図（Ａ）参照）に移動させる。次のステップ
S6ではキャリッジ９のｘ座標位置を示すレジスタ部24内
のレジスタｘをゼロクリアする。
続くステップS7では、RAM19のｘ番地（Mx）のデータ
をレジスタ部24内のレジスタＤに転送する。最初はRAM1
9はステップS6でゼロクリアされているので、レジスタ
Ｄの内容は０となる。次のステップS8では2K-1＋Ｄ、即
ち23-1＋０＝４を演算し、その演算結果に基づき、スレ
ッショルド電圧VREF＝V4を制御部21からA/D変換部18に
出力する。
をレジスタ部24内のレジスタＤに転送する。最初はRAM1
9はステップS6でゼロクリアされているので、レジスタ
Ｄの内容は０となる。次のステップS8では2K-1＋Ｄ、即
ち23-1＋０＝４を演算し、その演算結果に基づき、スレ
ッショルド電圧VREF＝V4を制御部21からA/D変換部18に
出力する。
A/D変換部18では光電変換部15からの電気信号VINと、
制御部21からのスレッショルド電圧VREFとの比較を行
い、Ｘ＝０点での入力アナログ電気信号VINをVIN0とし
て、VIN0が今V5≦VIN0＜V6の範囲の値であったとする
と、VREF＝V4＜VIN0であるので（ステップS9）、次のス
テップS10でMxのＫビット目、即ちRAM19のアドレス０
（M0）の第３ビット目に“1"を立てる。したがって、こ
のときはM0＝0100（バイナリ）となる。
制御部21からのスレッショルド電圧VREFとの比較を行
い、Ｘ＝０点での入力アナログ電気信号VINをVIN0とし
て、VIN0が今V5≦VIN0＜V6の範囲の値であったとする
と、VREF＝V4＜VIN0であるので（ステップS9）、次のス
テップS10でMxのＫビット目、即ちRAM19のアドレス０
（M0）の第３ビット目に“1"を立てる。したがって、こ
のときはM0＝0100（バイナリ）となる。
次に、ステップS11に進み、座標を示すレジスタＸを
＋１増加（インクリメント）し、ステップS12でキャリ
ッジ９を第３図の右へ１ピッチ移動させる。これにより
キャリッジ９はＸ＝１の座標へ移動する。
＋１増加（インクリメント）し、ステップS12でキャリ
ッジ９を第３図の右へ１ピッチ移動させる。これにより
キャリッジ９はＸ＝１の座標へ移動する。
次のステップS13ではｘが1024になったか否かを判定
するが、今ｘはｘ＝１であるので元のステップS7へ戻
り、上述のステップS7〜S13の処理を繰り返す。すなわ
ち、このとき、制御部21からスレッショルド電圧VREF＝
V4がA/D変換部18へ出力される（ステップS8）。ｘ＝１
での光電変換部15からのアナログ電気信号VIN1が仮にV2
≦IN1＜V3とすると、VREF＝V4＞VIN1となるので、ステ
ップS9は否定判定となり、ステップS9からステップS11
へ飛ぶので、RAM19のRAMアドレス１の内容M1はM1＝0000
（バイナリ）となる。
するが、今ｘはｘ＝１であるので元のステップS7へ戻
り、上述のステップS7〜S13の処理を繰り返す。すなわ
ち、このとき、制御部21からスレッショルド電圧VREF＝
V4がA/D変換部18へ出力される（ステップS8）。ｘ＝１
での光電変換部15からのアナログ電気信号VIN1が仮にV2
≦IN1＜V3とすると、VREF＝V4＞VIN1となるので、ステ
ップS9は否定判定となり、ステップS9からステップS11
へ飛ぶので、RAM19のRAMアドレス１の内容M1はM1＝0000
（バイナリ）となる。
以下、上述と同様にｘ＝1023になるまで上述の処理ス
テップS7〜S13を繰り返し、キャリッジ９が右端まで移
動して、１ライン分の1024ドットになったときにはステ
ップS9でV4とVINを比較し、V4＞VINであればステップS1
0でRAMメモリのMxの３ビット目に１を立てる。
テップS7〜S13を繰り返し、キャリッジ９が右端まで移
動して、１ライン分の1024ドットになったときにはステ
ップS9でV4とVINを比較し、V4＞VINであればステップS1
0でRAMメモリのMxの３ビット目に１を立てる。
ｘ＝1023の位置の1024ドット目の処理が終わり、ｘ＝
1024になると、ステップS13は肯定判定となるので、ス
テップS14に進み、レジスタＫの値から−１だけ減算
（ディクレメント）する。よって、レジスタＫの値はＫ
＝２になる。次に、ステップS15でＫ＝０か否かを判定
するが、現在のステップS15ではＫ＝２であるので元の
ステップS5へ戻り、キャリッジ９の１回目の走査を終了
する。
1024になると、ステップS13は肯定判定となるので、ス
テップS14に進み、レジスタＫの値から−１だけ減算
（ディクレメント）する。よって、レジスタＫの値はＫ
＝２になる。次に、ステップS15でＫ＝０か否かを判定
するが、現在のステップS15ではＫ＝２であるので元の
ステップS5へ戻り、キャリッジ９の１回目の走査を終了
する。
ステップS5からの処理は先に説明したと同様に処理す
るが、先の走査により各ドット位置に対応するRAM19のR
AMアドレスMxの３ビット目にA/D変換部18から出力され
たデータがすでにセットされている。したがって２回目
の走査のステップS7では、Mxの内容により、レジスタＤ
の値が変化する。例えばM0は上述のようにM0＝0100（バ
イナリ）であるので、Ｄ＝４（デシマル）となる。次の
ステップS8では、2K-1＋Ｄが演算されるので、22-1＋４
＝６となって、スレッショルド電圧としてVREF＝V6が制
御部21からA/D変換部18に出力される。上述のように、
このときVIN0はV5≦VIN0＜V6であるので、ステップS9の
比較結果は否定判定となり、ステップS10はスキップさ
れて、M0＝0100（バイナリ）のままステップS11へ進
み、次のドットの処理へと進むこととなる。
るが、先の走査により各ドット位置に対応するRAM19のR
AMアドレスMxの３ビット目にA/D変換部18から出力され
たデータがすでにセットされている。したがって２回目
の走査のステップS7では、Mxの内容により、レジスタＤ
の値が変化する。例えばM0は上述のようにM0＝0100（バ
イナリ）であるので、Ｄ＝４（デシマル）となる。次の
ステップS8では、2K-1＋Ｄが演算されるので、22-1＋４
＝６となって、スレッショルド電圧としてVREF＝V6が制
御部21からA/D変換部18に出力される。上述のように、
このときVIN0はV5≦VIN0＜V6であるので、ステップS9の
比較結果は否定判定となり、ステップS10はスキップさ
れて、M0＝0100（バイナリ）のままステップS11へ進
み、次のドットの処理へと進むこととなる。
次のｘ＝１のドットでは、M1＝0000（バイナリ）であ
り、Ｄ＝０（デシマル）となるので、ステップS8により
2K-1＋Ｄ＝22-1＋０＝２となり、スレッショルド電圧と
してVREF＝V2が制御部21からA/D変換部18に出力され
る。上述のようにV2≦VIN1＜V3であるので、ステップS9
ではVREF＜VINの肯定判定になってステップS10に進み、
ステップS10によりM1＝0010となる。
り、Ｄ＝０（デシマル）となるので、ステップS8により
2K-1＋Ｄ＝22-1＋０＝２となり、スレッショルド電圧と
してVREF＝V2が制御部21からA/D変換部18に出力され
る。上述のようにV2≦VIN1＜V3であるので、ステップS9
ではVREF＜VINの肯定判定になってステップS10に進み、
ステップS10によりM1＝0010となる。
以下、同様にして２回目のキャリッジ走査をｘ＝1023
になるまで繰り返す。さらに、キャリッジ９による３回
目の走査が行なわれ、この時はRAMメモリMxの第１ビッ
ト目のデータが検出される。３回目のキャリッジ走査が
終った時点ではステップS15においてＫ＝０となるの
で、次のステップS16へ進む。この時のRAM19の状態は、
M0＝0101（バイナリ）M1＝0010（バイナリ）となる。同
様に、この時のA/D変換部18へ入力したアナログ電気信
号の電圧値VINとRAM19のアドレスMxのデータとの関係
は、第８図に示すようになり、１ライン分（ｘ＝０〜10
23）の各ドットの下位３ビットに有効なデータが得られ
る。
になるまで繰り返す。さらに、キャリッジ９による３回
目の走査が行なわれ、この時はRAMメモリMxの第１ビッ
ト目のデータが検出される。３回目のキャリッジ走査が
終った時点ではステップS15においてＫ＝０となるの
で、次のステップS16へ進む。この時のRAM19の状態は、
M0＝0101（バイナリ）M1＝0010（バイナリ）となる。同
様に、この時のA/D変換部18へ入力したアナログ電気信
号の電圧値VINとRAM19のアドレスMxのデータとの関係
は、第８図に示すようになり、１ライン分（ｘ＝０〜10
23）の各ドットの下位３ビットに有効なデータが得られ
る。
ステップS16では、RAM19のアドレスM0〜M1023のデー
タをRAM19から読み出してインターフェース部20に順次
転送し、その転送されたデータ（デジタル画像データ）
をインターフェース部20により外部機器22に送出する。
次のステップS17では原稿送り機構17をモータ１を介し
て駆動して、原稿２を１ピッチ送り、その後に再び上述
のステップS3に戻り、新たな水平走査ラインでの読取走
査を開始し、ステップS3〜S17により上述と同様に処理
して有効なデジタル画像データを得る。
タをRAM19から読み出してインターフェース部20に順次
転送し、その転送されたデータ（デジタル画像データ）
をインターフェース部20により外部機器22に送出する。
次のステップS17では原稿送り機構17をモータ１を介し
て駆動して、原稿２を１ピッチ送り、その後に再び上述
のステップS3に戻り、新たな水平走査ラインでの読取走
査を開始し、ステップS3〜S17により上述と同様に処理
して有効なデジタル画像データを得る。
すなわち、同一箇所を主走査方向に３回繰り返して走
査し、その各走査毎にスレッショルドレベルを変えて、
１ドット当り３ビットの有効なデジタル画像データを１
走査ライン分得て、このRAM19上のデジタル画像データ
をインターフェース部20を通して外部機器22へ転送し、
次に原稿２を１ピッチ送って、新たな読取位置を３回繰
り返し走査する。以上の動作を繰り返し、原稿１枚分の
データを送り終わると、原稿２は排紙トレー側へ排出さ
れるので、ステップS3では原稿２が無いと判断され、画
像読み取り動作を終了する。
査し、その各走査毎にスレッショルドレベルを変えて、
１ドット当り３ビットの有効なデジタル画像データを１
走査ライン分得て、このRAM19上のデジタル画像データ
をインターフェース部20を通して外部機器22へ転送し、
次に原稿２を１ピッチ送って、新たな読取位置を３回繰
り返し走査する。以上の動作を繰り返し、原稿１枚分の
データを送り終わると、原稿２は排紙トレー側へ排出さ
れるので、ステップS3では原稿２が無いと判断され、画
像読み取り動作を終了する。
以上の説明では各ドットについて３ビットのデジタル
画像データを得る場合を示したが、本実施例のステップ
S1におけるＮ値指定操作で例えばＮ＝４を指定すれば、
原稿２の同一箇所を４回走査し、各ドット当り４ビット
のデジタル画像データを得られ、Ｎ＝２を指定すれば各
ドット当り２ビット、Ｎ＝１を指定すれば各ドット当り
１ビットのデジタル画像データを得られる。
画像データを得る場合を示したが、本実施例のステップ
S1におけるＮ値指定操作で例えばＮ＝４を指定すれば、
原稿２の同一箇所を４回走査し、各ドット当り４ビット
のデジタル画像データを得られ、Ｎ＝２を指定すれば各
ドット当り２ビット、Ｎ＝１を指定すれば各ドット当り
１ビットのデジタル画像データを得られる。
以上説明したように、本発明によれば、被読取対象
（原稿）の同一箇所を複数回走査し、各走査毎にA/D変
換手段への閾値（スレッショルドレベル）を変化させて
得られた２値信号を用いて、同一箇所から得られる画像
情報を対応する複数ビットのデジタル画像情報に変換す
るようにしたので、１ビットのA/D変換手段で任意のビ
ット数のデジタル画像情報を得る事ができ、さらには操
作者が希望の階調のデジタル画像情報を選択する事が可
能となるので、製造コストの低減が図れると共に、操作
上の自由度が極めて広がるという効果が得られる。
（原稿）の同一箇所を複数回走査し、各走査毎にA/D変
換手段への閾値（スレッショルドレベル）を変化させて
得られた２値信号を用いて、同一箇所から得られる画像
情報を対応する複数ビットのデジタル画像情報に変換す
るようにしたので、１ビットのA/D変換手段で任意のビ
ット数のデジタル画像情報を得る事ができ、さらには操
作者が希望の階調のデジタル画像情報を選択する事が可
能となるので、製造コストの低減が図れると共に、操作
上の自由度が極めて広がるという効果が得られる。
第１図は本発明実施例の基本構成を示すブロック図、 第２図は本発明実施例の全体の概略外観を示す斜視図、 第３図は第２図の本発明実施例装置の走査機構の構成例
を示す斜視図、 第４図は第３図の原稿とキャリッジ走査の相対的位置関
係を示す斜視図、 第５図は第２図の本発明実施例の回路構成を示すブロッ
ク図、 第６図（Ａ），（Ｂ）は第５図の原稿の走査位置とRAM
のアドレスとの関係を示す説明図、 第７図は第５図の本発明実施例の制御部の動作例を示す
フローチャート、 第８図は第５図の本発明実施例における光電変換部の出
力電圧と、A/D変換部での一連の動作でRAMにより得られ
るデジタル画像情報との関係を示す説明図である。 ２……原稿、 ４……プラテン、 6,7……モータ、 ９……キャリッジ、 13……光源、 14……レンズ、 15……光電変換部、 16……キャリッジ送り機構、 17……原稿送り機構、 18……A/D変換部、 19……RAM、 21……制御部、 23……操作キー、 24……レジスタ。
を示す斜視図、 第４図は第３図の原稿とキャリッジ走査の相対的位置関
係を示す斜視図、 第５図は第２図の本発明実施例の回路構成を示すブロッ
ク図、 第６図（Ａ），（Ｂ）は第５図の原稿の走査位置とRAM
のアドレスとの関係を示す説明図、 第７図は第５図の本発明実施例の制御部の動作例を示す
フローチャート、 第８図は第５図の本発明実施例における光電変換部の出
力電圧と、A/D変換部での一連の動作でRAMにより得られ
るデジタル画像情報との関係を示す説明図である。 ２……原稿、 ４……プラテン、 6,7……モータ、 ９……キャリッジ、 13……光源、 14……レンズ、 15……光電変換部、 16……キャリッジ送り機構、 17……原稿送り機構、 18……A/D変換部、 19……RAM、 21……制御部、 23……操作キー、 24……レジスタ。
Claims (2)
- 【請求項１】原稿を走査する走査手段と、 原稿からの反射光または透過光の光信号をアナログ電気
信号に変換する光電変換手段と、 前記アナログ電気信号を可変のスレッショルドレベルと
比較して２値のデジタル信号に変換するアナログデジタ
ル変換手段と、 前記２値のデジタル信号をビット単位で記憶可能な記憶
手段と、 前記走査手段を駆動制御して前記原稿の同一箇所を複数
の所定回数走査し、前記同一箇所の各走査毎に前記スレ
ッショルドレベルを変化させ、かつ各走査毎に変化する
スレッショルドレベルを用いて変換した複数の２値のデ
ジタル信号を前記記憶手段の異なるビット位置に記憶
し、前記記憶手段に記憶された複数の２値のデジタル信
号をアナログ電気信号に対応する複数ビットのデジタル
画像信号として出力する制御手段と を具備したことを特徴とする画像読取装置。 - 【請求項２】特許請求の範囲第１項記載の画像読取装置
において、 前記所定回数をマニュアル指定可能な入力手段を有する
ことを特徴とする画像読取装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62053087A JP2624668B2 (ja) | 1987-03-10 | 1987-03-10 | 画像読取装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62053087A JP2624668B2 (ja) | 1987-03-10 | 1987-03-10 | 画像読取装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63220668A JPS63220668A (ja) | 1988-09-13 |
| JP2624668B2 true JP2624668B2 (ja) | 1997-06-25 |
Family
ID=12932998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62053087A Expired - Fee Related JP2624668B2 (ja) | 1987-03-10 | 1987-03-10 | 画像読取装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624668B2 (ja) |
-
1987
- 1987-03-10 JP JP62053087A patent/JP2624668B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63220668A (ja) | 1988-09-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |