JP2605267B2 - デイジタルデータ記録装置 - Google Patents
デイジタルデータ記録装置Info
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- JP2605267B2 JP2605267B2 JP1982487A JP1982487A JP2605267B2 JP 2605267 B2 JP2605267 B2 JP 2605267B2 JP 1982487 A JP1982487 A JP 1982487A JP 1982487 A JP1982487 A JP 1982487A JP 2605267 B2 JP2605267 B2 JP 2605267B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルオーディオ信号等のディジタ
ルデータを記録するのに適用されるディジタルデータ記
録装置に関する。
ルデータを記録するのに適用されるディジタルデータ記
録装置に関する。
この発明では、CRC,BHC等のエラー検出用符号によっ
てエラー検出可能な１ブロック毎に対して一連の記録で
あることを示す識別信号IDを付加するディジタルデータ
記録装置において、エラー検出用符号の冗長コードに対
して、識別信号IDとこの識別信号IDの少なくともエラー
検出を可能とするための冗長コードとが例えば排他的論
理和に基づいて合成される。
てエラー検出可能な１ブロック毎に対して一連の記録で
あることを示す識別信号IDを付加するディジタルデータ
記録装置において、エラー検出用符号の冗長コードに対
して、識別信号IDとこの識別信号IDの少なくともエラー
検出を可能とするための冗長コードとが例えば排他的論
理和に基づいて合成される。
ディジタルオーディオ信号を回転ヘッドにより記録／
再生するディジタルテープレコーダにおいては、データ
が飽和記録されるために、消去ヘッドを用いなくても、
旧いデータ上に新たなデータを重ねて記録することによ
り、データを書き換えることができる。しかし、記録／
再生が異なる装置によりなされた場合には、装置間の互
換性の不十分さにより、消去されずに旧いデータが残っ
ている領域が発生する。
再生するディジタルテープレコーダにおいては、データ
が飽和記録されるために、消去ヘッドを用いなくても、
旧いデータ上に新たなデータを重ねて記録することによ
り、データを書き換えることができる。しかし、記録／
再生が異なる装置によりなされた場合には、装置間の互
換性の不十分さにより、消去されずに旧いデータが残っ
ている領域が発生する。
第６図は、例えば180゜の対向間隔で配置された一対
の回転ヘッドにより形成された磁気テープＴの記録パタ
ーンを示す。第６図において、実線で示すトラックRaが
装置Ａで形成されたトラックを示し、破線で示すトラッ
クRbが装置Ｂで形成されたトラックを示す。第６図に示
されるように、トラックRa及びRbの位置が装置間のテー
プ走行機構等の機械的なずれにより一致していない。最
初に、装置Ａにより記録動作がされ、次に、装置Ｂによ
り記録動作がされた場合に、トラックRaの中で装置Ｂの
回転ヘッドが走査しない領域（第６図Ｂにおいて、斜線
で示す領域）が消去されない。従って、第６図Ｂに示す
記録パターンの磁気テープを装置Ａにより再生すると、
斜線の領域から以前に装置Ａが記録したデータが装置Ｂ
により記録された旧いデータに先行して再生される。
の回転ヘッドにより形成された磁気テープＴの記録パタ
ーンを示す。第６図において、実線で示すトラックRaが
装置Ａで形成されたトラックを示し、破線で示すトラッ
クRbが装置Ｂで形成されたトラックを示す。第６図に示
されるように、トラックRa及びRbの位置が装置間のテー
プ走行機構等の機械的なずれにより一致していない。最
初に、装置Ａにより記録動作がされ、次に、装置Ｂによ
り記録動作がされた場合に、トラックRaの中で装置Ｂの
回転ヘッドが走査しない領域（第６図Ｂにおいて、斜線
で示す領域）が消去されない。従って、第６図Ｂに示す
記録パターンの磁気テープを装置Ａにより再生すると、
斜線の領域から以前に装置Ａが記録したデータが装置Ｂ
により記録された旧いデータに先行して再生される。
回転ヘッドによりディジタルオーディオ信号を記録／
再生する場合には、エラー検出／エラー訂正符号が使用
されるのが普通である。このエラー検出／エラー訂正符
号の一つとして、１本のトラックに記録されるデータの
２次元配列の所定の方向例えば斜め方向に位置する複数
シンボルの系列毎にパリティコードを生成し、上記の２
次元配列の縦方向に位置する複数シンボル毎にエラー検
出符号例えばCRCの符号化を行うものが知られている。
パリティコードを形成するデータ系列としては、異なる
方向の２つの系列が用いられ、データが２つの系列に含
まれることにより、エラー訂正能力の向上が図られる。
再生側では、CRCによりエラー検出の結果に基づいてパ
リティコードを用いたエラー訂正がなされる。単純パリ
ティのエラー訂正符号は、１個のパリティ系列内でCRC
により特定された１個のエラーシンボルの訂正が可能で
ある。
再生する場合には、エラー検出／エラー訂正符号が使用
されるのが普通である。このエラー検出／エラー訂正符
号の一つとして、１本のトラックに記録されるデータの
２次元配列の所定の方向例えば斜め方向に位置する複数
シンボルの系列毎にパリティコードを生成し、上記の２
次元配列の縦方向に位置する複数シンボル毎にエラー検
出符号例えばCRCの符号化を行うものが知られている。
パリティコードを形成するデータ系列としては、異なる
方向の２つの系列が用いられ、データが２つの系列に含
まれることにより、エラー訂正能力の向上が図られる。
再生側では、CRCによりエラー検出の結果に基づいてパ
リティコードを用いたエラー訂正がなされる。単純パリ
ティのエラー訂正符号は、１個のパリティ系列内でCRC
により特定された１個のエラーシンボルの訂正が可能で
ある。
前述のように、異なる装置間の互換性の不十分さによ
り、消し残りの領域から、本来のデータと無関係なデー
タが再生された時に、この無関係なデータがCRCによっ
ては、エラーデータとして検出されず、正しいデータと
して扱われる。このために、再生音に異常な音が発生す
る等の大きな問題が生じる。また、装置間の互換性の不
十分さに限らず、記録時に付着していた塵埃が再生時に
は、脱落して以前の記録データが再生される場合にも、
上記と同様の問題が発生する。
り、消し残りの領域から、本来のデータと無関係なデー
タが再生された時に、この無関係なデータがCRCによっ
ては、エラーデータとして検出されず、正しいデータと
して扱われる。このために、再生音に異常な音が発生す
る等の大きな問題が生じる。また、装置間の互換性の不
十分さに限らず、記録時に付着していた塵埃が再生時に
は、脱落して以前の記録データが再生される場合にも、
上記と同様の問題が発生する。
この問題を解決するために、特開昭60−1675号公報に
記載されているような識別信号（以下、IDコードと称す
る。）の導入が本願出願人により提案されている。IDコ
ードは、一連の記録毎に変化する複数ビットの２進コー
ドであり、CRCコードによりエラー検出の対象とされる
データ毎に付加されている。IDコードを再生時に監視す
ることにより、CRCが正しくても、再生データに紛れ込
んだ無関係なデータをエラーデータとみなして排除する
ことができる。
記載されているような識別信号（以下、IDコードと称す
る。）の導入が本願出願人により提案されている。IDコ
ードは、一連の記録毎に変化する複数ビットの２進コー
ドであり、CRCコードによりエラー検出の対象とされる
データ毎に付加されている。IDコードを再生時に監視す
ることにより、CRCが正しくても、再生データに紛れ込
んだ無関係なデータをエラーデータとみなして排除する
ことができる。
第７図Ａは、回転ヘッド型のディジタルテープレコー
ダに適用されている従来のデータ構成を示す。１ブロッ
クの長さが288ビットとされ、先頭に11ビットのブロッ
ク同期信号が位置し、次に、13ビットのブロックアドレ
スが位置し、更に、48ビット（12ビット×４）のパリテ
ィコードが位置する。エラー訂正符号の符号化は、記録
されるステレオオーディオデータの奇数番のデータ及び
偶数番のデータの夫々の２次元配列に対してなされる。
奇数番のデータの２次元配列において第１の方向に位置
する複数ワードの系列からパリティコードPoddが形成さ
れ、第２の方向に位置する複数ワードの系列からパリテ
ィコードQoddが形成される。同様に、偶数番のデータの
２次元配列において第１の方向に位置する複数ワードの
系列からパリティコードPevenが形成され、第２の方向
に位置する複数ワードの系列からパリティコードQeven
が形成される。
ダに適用されている従来のデータ構成を示す。１ブロッ
クの長さが288ビットとされ、先頭に11ビットのブロッ
ク同期信号が位置し、次に、13ビットのブロックアドレ
スが位置し、更に、48ビット（12ビット×４）のパリテ
ィコードが位置する。エラー訂正符号の符号化は、記録
されるステレオオーディオデータの奇数番のデータ及び
偶数番のデータの夫々の２次元配列に対してなされる。
奇数番のデータの２次元配列において第１の方向に位置
する複数ワードの系列からパリティコードPoddが形成さ
れ、第２の方向に位置する複数ワードの系列からパリテ
ィコードQoddが形成される。同様に、偶数番のデータの
２次元配列において第１の方向に位置する複数ワードの
系列からパリティコードPevenが形成され、第２の方向
に位置する複数ワードの系列からパリティコードQeven
が形成される。
パリティコードの後にオーディオデータの16ワードL
1,R1,L2,R2,‥‥‥‥L8,R8（L:左チャンネルのオーディ
オデータ,R:右チャンネルのオーディオデータ）が位置
し、オーディオデータの後にIDコードID（８ビット）及
びCRCコード（16ビット）が付加されている。CRCコード
は、１ブロック内のブロック同期信号を除く残りのデー
タをエラー検出の対象とする。
1,R1,L2,R2,‥‥‥‥L8,R8（L:左チャンネルのオーディ
オデータ,R:右チャンネルのオーディオデータ）が位置
し、オーディオデータの後にIDコードID（８ビット）及
びCRCコード（16ビット）が付加されている。CRCコード
は、１ブロック内のブロック同期信号を除く残りのデー
タをエラー検出の対象とする。
第７図Ｂに示すように、IDコードを12ビットとしてCR
Cコードを12ビットとするデータ構成も考えられてい
る。
Cコードを12ビットとするデータ構成も考えられてい
る。
一連の記録を示すIDコードは、ビット数が多い程、識
別能力が高くなり、本来のデータと旧いデータとの間で
IDコードが偶然的に一致するおそれを排除することがで
きる。この要請からは、第７図Ｂに示されるデータ構成
の方が第７図Ａに示されるデータ構成よりIDコードのビ
ット数が多いので好ましい。即ち、第７図Ａの場合で
は、（28＝256）通りのIDコードが生成でき、第７図Ｂ
の場合では、（212＝4096）通りのIDコードが生成でき
る。
別能力が高くなり、本来のデータと旧いデータとの間で
IDコードが偶然的に一致するおそれを排除することがで
きる。この要請からは、第７図Ｂに示されるデータ構成
の方が第７図Ａに示されるデータ構成よりIDコードのビ
ット数が多いので好ましい。即ち、第７図Ａの場合で
は、（28＝256）通りのIDコードが生成でき、第７図Ｂ
の場合では、（212＝4096）通りのIDコードが生成でき
る。
一方、CRCコードは、ビット数が多い程、誤ったエラ
ー検出の確率を下げることができる。従って、第７図Ａ
に示されるデータ構成の方が第７図Ｂに示されるデータ
構成よりCRCコードのビット数が多いので好ましい。従
来の第７図に示されるデータ構成は、識別能力及びエラ
ー検出能力の両者を十分に満足することができない欠点
があった。
ー検出の確率を下げることができる。従って、第７図Ａ
に示されるデータ構成の方が第７図Ｂに示されるデータ
構成よりCRCコードのビット数が多いので好ましい。従
来の第７図に示されるデータ構成は、識別能力及びエラ
ー検出能力の両者を十分に満足することができない欠点
があった。
従って、この発明の目的は、冗長度を高くすることな
く、IDコードの識別能力及びCRCコード等のエラー検出
符号のエラー検出能力の向上が図られたディジタルデー
タ記録装置を提供することにある。
く、IDコードの識別能力及びCRCコード等のエラー検出
符号のエラー検出能力の向上が図られたディジタルデー
タ記録装置を提供することにある。
この発明では、CRC,BHC等のエラー検出用符号によっ
てエラー検出可能な１ブロック毎に対して一連の記録で
あることを示す識別信号IDが付加されるディジタルデー
タ記録装置において、エラー検出用符号の冗長コードの
一部に対して、識別信号IDが付加されると共に、識別信
号IDに関して少なく共エラー検出を可能とするための冗
長コードがエラー検出用符号の冗長コードの残りの部分
に対して付加される。識別信号IDのエラー検出を可能と
するための方法としては、例えば識別信号IDが２重に記
録される。
てエラー検出可能な１ブロック毎に対して一連の記録で
あることを示す識別信号IDが付加されるディジタルデー
タ記録装置において、エラー検出用符号の冗長コードの
一部に対して、識別信号IDが付加されると共に、識別信
号IDに関して少なく共エラー検出を可能とするための冗
長コードがエラー検出用符号の冗長コードの残りの部分
に対して付加される。識別信号IDのエラー検出を可能と
するための方法としては、例えば識別信号IDが２重に記
録される。
エラー検出用符号としてCRCが使用される時には、冗
長コードとしてCRCコードが発生する。このCRCコードの
ビット数が例えば24ビットとし、IDコードが12ビットと
すると、CRCコードの下位12ビットとIDコードIDとが排
他的論理和の演算がされ、CRCコードの上位12ビットとI
DコードIDの反転コード▲▼とが排他的論理和の演
算がされる。このように、CRCコードにエラー検出可能
な形でIDコードが埋めこまれて記録される。
長コードとしてCRCコードが発生する。このCRCコードの
ビット数が例えば24ビットとし、IDコードが12ビットと
すると、CRCコードの下位12ビットとIDコードIDとが排
他的論理和の演算がされ、CRCコードの上位12ビットとI
DコードIDの反転コード▲▼とが排他的論理和の演
算がされる。このように、CRCコードにエラー検出可能
な形でIDコードが埋めこまれて記録される。
再生側では、CRCの処理後の24ビットのデータを用い
てエラーの有無が検出される。この24ビットの下位12ビ
ットが再生IDコードPIDとして扱われる。再生IDコードP
IDは、エラーが無い時には、元のIDコードとなり、エラ
ーが有る時には、元のIDコードと異なったデータとな
る。同様に、上位12ビットは、エラーが無い時には、▲
▼となる。従って、上位12ビットを反転したコード
と上記の下位12ビットのコードの一致検出がなされ、一
致する場合にエラーが無いと判定される。また、再生ID
コードPIDは、基準のIDコードと比較され、一致／不一
致の検出がされる。CRC検出結果が正しくても、再生ID
コードPIDが基準のIDコードと不一致の場合には、１ブ
ロックのデータがエラーと判断される。上述のように、
再生IDコードPIDは、１ブロック内にエラーワードがあ
る時には、元のIDコードと異なり、基準IDコードと比較
された時に不一致出力が発生する。
てエラーの有無が検出される。この24ビットの下位12ビ
ットが再生IDコードPIDとして扱われる。再生IDコードP
IDは、エラーが無い時には、元のIDコードとなり、エラ
ーが有る時には、元のIDコードと異なったデータとな
る。同様に、上位12ビットは、エラーが無い時には、▲
▼となる。従って、上位12ビットを反転したコード
と上記の下位12ビットのコードの一致検出がなされ、一
致する場合にエラーが無いと判定される。また、再生ID
コードPIDは、基準のIDコードと比較され、一致／不一
致の検出がされる。CRC検出結果が正しくても、再生ID
コードPIDが基準のIDコードと不一致の場合には、１ブ
ロックのデータがエラーと判断される。上述のように、
再生IDコードPIDは、１ブロック内にエラーワードがあ
る時には、元のIDコードと異なり、基準IDコードと比較
された時に不一致出力が発生する。
つまり、CRCコードが24ビットとした場合と同等のエ
ラー検出能力が得られると共に、IDコードのビット数を
減らす必要がなく、一連の記録かどうかを識別する充分
な能力が得られ、また、識別信号のセルフチェックが可
能となる。
ラー検出能力が得られると共に、IDコードのビット数を
減らす必要がなく、一連の記録かどうかを識別する充分
な能力が得られ、また、識別信号のセルフチェックが可
能となる。
以下、この発明の一実施例について図面を参照して説
明する。この一実施例は、180゜の対向間隔で配置され
た一対の回転ヘッドによりエラー訂正符号化がされたデ
ィジタルオーディオ信号を磁気テープに記録するもので
ある。以下の説明は、下記の項目に従ってなされる。
明する。この一実施例は、180゜の対向間隔で配置され
た一対の回転ヘッドによりエラー訂正符号化がされたデ
ィジタルオーディオ信号を磁気テープに記録するもので
ある。以下の説明は、下記の項目に従ってなされる。
a.データ構成 b.記録側のID処理回路 c.再生側のID処理回路 d.CRC検出回路 e.変形例 a.データ構成 磁気テープに記録される磁気データは、第５図に示す
ブロックが連続したものである。第５図に示すように、
１ブロックの長さが288ビットとされ、先頭に11ビット
のブロック同期信号が位置し、次に、13ビットのブロッ
クアドレスが位置し、更に、48ビット（12ビット×４ワ
ード）のパリティコードが位置する。各ワードは、先頭
が最上位ビットとされ、最後のビットが最下位ビットと
されている。エラー訂正符号の符号化は、記録されるス
テレオオーディオデータの奇数番のデータ及び偶数番の
データの夫々の２次元配列に対してなされる。奇数番の
データの２次元配列において第１の方向に位置する複数
ワードの系列からパリティコードPoddが形成され、第２
の方向に位置する複数ワードの系列からパリティコード
Qoddが形成される。同様に、偶数番のデータの２次元配
列において第１の方向に位置する複数ワードの系列から
パリティコードPevenが形成され、第２の方向に位置す
る複数ワードの系列からパリティコードQevenが形成さ
れる。
ブロックが連続したものである。第５図に示すように、
１ブロックの長さが288ビットとされ、先頭に11ビット
のブロック同期信号が位置し、次に、13ビットのブロッ
クアドレスが位置し、更に、48ビット（12ビット×４ワ
ード）のパリティコードが位置する。各ワードは、先頭
が最上位ビットとされ、最後のビットが最下位ビットと
されている。エラー訂正符号の符号化は、記録されるス
テレオオーディオデータの奇数番のデータ及び偶数番の
データの夫々の２次元配列に対してなされる。奇数番の
データの２次元配列において第１の方向に位置する複数
ワードの系列からパリティコードPoddが形成され、第２
の方向に位置する複数ワードの系列からパリティコード
Qoddが形成される。同様に、偶数番のデータの２次元配
列において第１の方向に位置する複数ワードの系列から
パリティコードPevenが形成され、第２の方向に位置す
る複数ワードの系列からパリティコードQevenが形成さ
れる。
パリティコードの後にオーディオデータの16ワードL
1,R1,L2,R2,‥‥‥‥L8,R8（L:左チャンネルのオーディ
オデータ,R:右チャンネルのオーディオデータ）が位置
し、オーディオデータの後に、24ビットのCRC,IDエリア
が付加されている。このCRC・IDエリアには、後述のよ
うに、24ビットのCRCコードの上位12ビットに対して、I
Dコードの反転コード▲▼をエクスクルーシブOR演
算してものと、下位12ビットに対して、IDコードIDをエ
クスクルーシブOR演算したものとが挿入される。CRC
は、ブロック同期信号を除く残りのデータをエラー検出
の対象とする。
1,R1,L2,R2,‥‥‥‥L8,R8（L:左チャンネルのオーディ
オデータ,R:右チャンネルのオーディオデータ）が位置
し、オーディオデータの後に、24ビットのCRC,IDエリア
が付加されている。このCRC・IDエリアには、後述のよ
うに、24ビットのCRCコードの上位12ビットに対して、I
Dコードの反転コード▲▼をエクスクルーシブOR演
算してものと、下位12ビットに対して、IDコードIDをエ
クスクルーシブOR演算したものとが挿入される。CRC
は、ブロック同期信号を除く残りのデータをエラー検出
の対象とする。
再生側では、再生データの１ブロック毎にCRC検出の
処理がされて、CRC検出後の下位側の12ビットがIDコー
ドとして復号され、上位側の12ビットがIDコードの反転
したコード▲▼として復号される。この復号された
２つのコードの比較演算を行うことにより、エラーの有
無が検出される。
処理がされて、CRC検出後の下位側の12ビットがIDコー
ドとして復号され、上位側の12ビットがIDコードの反転
したコード▲▼として復号される。この復号された
２つのコードの比較演算を行うことにより、エラーの有
無が検出される。
b.記録側のID処理回路 第１図を参照して記録側のID処理回路について説明す
る。24個のフリップフロップD1〜D24が縦続接続された
シフトレジスタ回路と、フリップフロップD1及びD2間，
フリップフロップD5及びD6間，フリップフロップD6及び
D7間，フリップフロップD23及びD24間，フリップフロッ
プD24の出力側に夫々挿入された（mod.2）の加算器A1,A
2,A3,A4及びA5によりCRC発生回路が構成される。（mod.
2）の加算器は、エクスクルーシブORゲートにより構成
それる。
る。24個のフリップフロップD1〜D24が縦続接続された
シフトレジスタ回路と、フリップフロップD1及びD2間，
フリップフロップD5及びD6間，フリップフロップD6及び
D7間，フリップフロップD23及びD24間，フリップフロッ
プD24の出力側に夫々挿入された（mod.2）の加算器A1,A
2,A3,A4及びA5によりCRC発生回路が構成される。（mod.
2）の加算器は、エクスクルーシブORゲートにより構成
それる。
この一実施例では、CRCの生成多項式として次式で示
すものが用いられている。
すものが用いられている。
Ｇ（ｘ）＝x24＋x23＋x6＋x5＋ｘ＋１ フリップフロップD1には、ANDゲート１を介されたシ
リアルデータが供給される。ANDゲート１には、加算器A
5の出力データと端子２からの制御パルスCP1とが供給さ
れる。この加算器A5には、シフトレジスタ回路のフリッ
プフロップD24の出力信号と端子３からの入力データと
が供給される。CRCコードを生成するためのシフトレジ
スタ回路のフリップフロップD1〜D24には、図示せず
も、共通のスタートパルスが供給される。このスタート
パルスにより全てのフリップフロップがリセットされ
る。
リアルデータが供給される。ANDゲート１には、加算器A
5の出力データと端子２からの制御パルスCP1とが供給さ
れる。この加算器A5には、シフトレジスタ回路のフリッ
プフロップD24の出力信号と端子３からの入力データと
が供給される。CRCコードを生成するためのシフトレジ
スタ回路のフリップフロップD1〜D24には、図示せず
も、共通のスタートパルスが供給される。このスタート
パルスにより全てのフリップフロップがリセットされ
る。
シフトレジスタ回路により生成された24ビットのCRC
コードが加算器５に供給される。この加算器５には、ID
レジスタ６からの12ビットのIDコードとIDレジスタ７か
らの12ビットの反転したIDコード▲▼とが順次供給
される。IDレジスタ６には、IDコードIDが格納されてお
り、IDレジスタ７には、インバータ８で反転されたIDコ
ード▲▼が格納されている。IDレジスタ６には、端
子９から制御パルスCP2が供給され、この制御パルスCP2
により、24ビットのCRCコードの下位の12ビットが加算
器５に供給されるタイミングと同期してIDレジスタ６か
らIDコードIDが出力される。IDレジスタ７には、端子10
から制御パルスが供給され、この制御パルスにより、24
ビットのCRCコードの上位の12ビットが加算器５に供給
されるタイミングと同期してIDレジスタ７から反転して
IDコード▲▼が出力される。従って、加算器５にお
いて、CRCに▲▼とIDを内在させる演算がなされこ
の演算で得られたコード信号が24ビットのCRCコードに
代えてスイッチ回路４の入力端子ｂに供給される。
コードが加算器５に供給される。この加算器５には、ID
レジスタ６からの12ビットのIDコードとIDレジスタ７か
らの12ビットの反転したIDコード▲▼とが順次供給
される。IDレジスタ６には、IDコードIDが格納されてお
り、IDレジスタ７には、インバータ８で反転されたIDコ
ード▲▼が格納されている。IDレジスタ６には、端
子９から制御パルスCP2が供給され、この制御パルスCP2
により、24ビットのCRCコードの下位の12ビットが加算
器５に供給されるタイミングと同期してIDレジスタ６か
らIDコードIDが出力される。IDレジスタ７には、端子10
から制御パルスが供給され、この制御パルスにより、24
ビットのCRCコードの上位の12ビットが加算器５に供給
されるタイミングと同期してIDレジスタ７から反転して
IDコード▲▼が出力される。従って、加算器５にお
いて、CRCに▲▼とIDを内在させる演算がなされこ
の演算で得られたコード信号が24ビットのCRCコードに
代えてスイッチ回路４の入力端子ｂに供給される。
端子３からの入力データがスイッチ回路４の一方の入
力端子ａに供給され、加算器５の出力データがスイッチ
回路４の他方の入力端子ｂに供給される。スイッチ回路
４の出力端子ｃが出力端子１として導出される。スイッ
チ回路４は、制御パルスCP1により制御される。即ち、
制御パルスCP1がハイレベルの時には、入力端子ａ及び
出力端子ｃが接続され、入力データが出力端子11に取り
出され、制御パルスCP1がローレベルの時には、入力端
子ｂ及び出力端子ｃが接続され、加算器５からのコード
信号が出力端子11に取り出される。従って、出力端子11
には、CRCコードの代わりに加算器からのコード信号が
挿入されたシリアルデータが取り出される。
力端子ａに供給され、加算器５の出力データがスイッチ
回路４の他方の入力端子ｂに供給される。スイッチ回路
４の出力端子ｃが出力端子１として導出される。スイッ
チ回路４は、制御パルスCP1により制御される。即ち、
制御パルスCP1がハイレベルの時には、入力端子ａ及び
出力端子ｃが接続され、入力データが出力端子11に取り
出され、制御パルスCP1がローレベルの時には、入力端
子ｂ及び出力端子ｃが接続され、加算器５からのコード
信号が出力端子11に取り出される。従って、出力端子11
には、CRCコードの代わりに加算器からのコード信号が
挿入されたシリアルデータが取り出される。
第２図は、上述の記録側のID処理回路の動作を示すタ
イミングチャートである。第２図Ａは、入力端子３から
の記録データ及びこの記録データから形成されたCRCコ
ードを示す。第２図Ｃに示す制御パルスCP1によって、A
NDゲート１が制御され、CRCコードの生成がされる。
イミングチャートである。第２図Ａは、入力端子３から
の記録データ及びこの記録データから形成されたCRCコ
ードを示す。第２図Ｃに示す制御パルスCP1によって、A
NDゲート１が制御され、CRCコードの生成がされる。
また、第２図Ｂは、IDレジスタ６から第２図Ｄに示す
ように、CRCコードの下位12ビットと対応してハイレベ
ルとなる制御パルスCP2により出力されたIDコードIDとI
Dレジスタ７から制御パルス（図示せずも、制御パルス
はCRCコードの上位12ビットと対応してハイレベルとな
る。）により出力された▲▼とを示す。この第２図
Ｂに示すコード信号が加算器５に供給される。加算器５
により、CRCコードと第２図Ｂ示すコード信号とのエク
スクルーシブOR出力が形成される。加算器５の出力コー
ド信号がスイッチ回路４の入力端子ｂに供給されるの
で、出力端子11には、第２図Ｆに示すように、元のCRC
コードの代わりにCRCにIDと▲▼が内在されたコー
ド信号が挿入された記録データが発生する。第２図Ｅ
は、CRC発生回路のシフトレジスタをリセットするスタ
ートパルスを示している。
ように、CRCコードの下位12ビットと対応してハイレベ
ルとなる制御パルスCP2により出力されたIDコードIDとI
Dレジスタ７から制御パルス（図示せずも、制御パルス
はCRCコードの上位12ビットと対応してハイレベルとな
る。）により出力された▲▼とを示す。この第２図
Ｂに示すコード信号が加算器５に供給される。加算器５
により、CRCコードと第２図Ｂ示すコード信号とのエク
スクルーシブOR出力が形成される。加算器５の出力コー
ド信号がスイッチ回路４の入力端子ｂに供給されるの
で、出力端子11には、第２図Ｆに示すように、元のCRC
コードの代わりにCRCにIDと▲▼が内在されたコー
ド信号が挿入された記録データが発生する。第２図Ｅ
は、CRC発生回路のシフトレジスタをリセットするスタ
ートパルスを示している。
c.再生側のID処理回路 第３図を参照して再生側のID処理回路について説明す
る。第３図において、21で示す入力端子に再生データが
供給され、後述のように、CRC検出回路22によりエラー
検出がブロック毎になされる。CRC検出回路22には、端
子23から再生データと同期したタイミング信号が供給さ
れる。CRC検出回路22を介された再生データがエラー訂
正デコーダ24に供給される。エラー訂正デコーダ24は、
１本のトラックから再生されるデータ毎にエラー検出／
エラー訂正動作を行う。CRC検出回路22からのデータに
は、CRC検出で生成されたエラーフラグが含まれ、エラ
ー訂正デコーダ24は、このエラーフラグを参照してエラ
ー訂正を行う。
る。第３図において、21で示す入力端子に再生データが
供給され、後述のように、CRC検出回路22によりエラー
検出がブロック毎になされる。CRC検出回路22には、端
子23から再生データと同期したタイミング信号が供給さ
れる。CRC検出回路22を介された再生データがエラー訂
正デコーダ24に供給される。エラー訂正デコーダ24は、
１本のトラックから再生されるデータ毎にエラー検出／
エラー訂正動作を行う。CRC検出回路22からのデータに
は、CRC検出で生成されたエラーフラグが含まれ、エラ
ー訂正デコーダ24は、このエラーフラグを参照してエラ
ー訂正を行う。
また、CRC検出が正しくても、テープレコーダ間の互
換性の不充分さ等により生じる無関係な再生データが紛
れ込むことを防止するために、ANDゲート26の出力信号
がハイレベルの場合にのみ、再生データが有効なデータ
として扱われる。有効なデータがエラー訂正デコーダ24
の復号用メモリに書き込まれる。このANDゲート26に
は、CRC検出回路22からエラーの有無を示すエラーポイ
ンタEPと比較回路27からの一致出力とが供給される。
換性の不充分さ等により生じる無関係な再生データが紛
れ込むことを防止するために、ANDゲート26の出力信号
がハイレベルの場合にのみ、再生データが有効なデータ
として扱われる。有効なデータがエラー訂正デコーダ24
の復号用メモリに書き込まれる。このANDゲート26に
は、CRC検出回路22からエラーの有無を示すエラーポイ
ンタEPと比較回路27からの一致出力とが供給される。
CRC検出回路22からの再生IDコードPIDが比較回路27及
び基準ID設定回路29に供給される。比較回路27は、再生
IDコードPIDと基準ID設定回路29に格納されている基準I
Dコードとの一致／不一致を検出する。一致が検出され
た場合にハイレベルとなる一致出力がANDゲート26及び
多数決論理回路30に供給される。多数決論理回路30に
は、比較回路27から不一致の場合にハイレベルとなる比
較出力も供給され、例えば回路ヘッドの１回の走査の期
間において、一致出力（Ｓ）及び不一致出力（Ｅ）の個
数が比較される。
び基準ID設定回路29に供給される。比較回路27は、再生
IDコードPIDと基準ID設定回路29に格納されている基準I
Dコードとの一致／不一致を検出する。一致が検出され
た場合にハイレベルとなる一致出力がANDゲート26及び
多数決論理回路30に供給される。多数決論理回路30に
は、比較回路27から不一致の場合にハイレベルとなる比
較出力も供給され、例えば回路ヘッドの１回の走査の期
間において、一致出力（Ｓ）及び不一致出力（Ｅ）の個
数が比較される。
基準ID設定回路29では、１本のトラック中の２乃至３
ヵ所の再生IDコードPIDがサンプリングされ、これらの
サンプリングされた２乃至３個の再生IDコードPID同士
の一致／不一致が検出される。このサンプリングされる
再生IDコードをエラーポインタEPによりエラーが無いと
判定されたものに限定しても良い。再生IDコード同士が
一致し、且つ多数決論理回路30の判断が（Ｓ＞Ｅ）の場
合には、IDコードが変化したものと判断され、次のトラ
ックの走査を開始する直前に基準IDコードが変更され
る。両者の条件が満足されない場合には、基準IDコード
の変更がされない。基準ID設定回路29及び多数決論理回
路30には、端子31から回転ヘッドの走査と同期したタイ
ミングパルスが供給されている。
ヵ所の再生IDコードPIDがサンプリングされ、これらの
サンプリングされた２乃至３個の再生IDコードPID同士
の一致／不一致が検出される。このサンプリングされる
再生IDコードをエラーポインタEPによりエラーが無いと
判定されたものに限定しても良い。再生IDコード同士が
一致し、且つ多数決論理回路30の判断が（Ｓ＞Ｅ）の場
合には、IDコードが変化したものと判断され、次のトラ
ックの走査を開始する直前に基準IDコードが変更され
る。両者の条件が満足されない場合には、基準IDコード
の変更がされない。基準ID設定回路29及び多数決論理回
路30には、端子31から回転ヘッドの走査と同期したタイ
ミングパルスが供給されている。
d.CRC検出回路 CRC検出回路22は、第４図に示す構成とされている。
第４図において、32で示すシフトレジスタ回路は、記録
側に設けられているCRC発生回路と同様に24個のフリッ
プフロップが縦続接続されたもので、シフトレジスタ回
路32の出力側に接続された加算器33（第１図の加算器A5
と対応する）に端子35から再生データが供給される。加
算器33の出力信号がANDゲート34を介してシフトレジス
タ回路32に帰還されている。ANDゲート34には、端子36
から制御パルスが供給される。この制御パルスは、再生
データのブロック同期信号の期間でのみ、ローレベルと
なり、ブロック同期信号以外の期間でハイレベルとな
る。この制御パルスにより、各ブロックのデータに含ま
れるブロック同期信号のシフトレジスタ回路32への供給
が禁止される。
第４図において、32で示すシフトレジスタ回路は、記録
側に設けられているCRC発生回路と同様に24個のフリッ
プフロップが縦続接続されたもので、シフトレジスタ回
路32の出力側に接続された加算器33（第１図の加算器A5
と対応する）に端子35から再生データが供給される。加
算器33の出力信号がANDゲート34を介してシフトレジス
タ回路32に帰還されている。ANDゲート34には、端子36
から制御パルスが供給される。この制御パルスは、再生
データのブロック同期信号の期間でのみ、ローレベルと
なり、ブロック同期信号以外の期間でハイレベルとな
る。この制御パルスにより、各ブロックのデータに含ま
れるブロック同期信号のシフトレジスタ回路32への供給
が禁止される。
ブロック同期信号を除く１ブロックの再生データが供
給されると、エラーが無い場合では、CRCコードを含む
１ブロックのデータ（ブロック同期信号を除く）が生成
多項式で割り切れるので、剰余（シフトレジスタ回路32
の内容）がゼロとなる。従って、エラーが無ければ、下
位側の12ビットがIDコードID,上位側の12ビットが反転
したIDコードとなる。逆に、エラーが有れば、剰余がゼ
ロとならないので、上述の関係を満足する各12ビットの
２個のコードが得られない。
給されると、エラーが無い場合では、CRCコードを含む
１ブロックのデータ（ブロック同期信号を除く）が生成
多項式で割り切れるので、剰余（シフトレジスタ回路32
の内容）がゼロとなる。従って、エラーが無ければ、下
位側の12ビットがIDコードID,上位側の12ビットが反転
したIDコードとなる。逆に、エラーが有れば、剰余がゼ
ロとならないので、上述の関係を満足する各12ビットの
２個のコードが得られない。
シフトレジスタ回路32の24ビットの並列出力がラッチ
37に供給され、制御パルスによりラッチされる。ラッチ
37からの下位側の12ビットが再生IDコードPIDとして使
用される。ラッチ37からの各12ビットのコード信号がエ
クスクルーシブOR回路38に供給され、エクスクルーシブ
OR回路38からエラーポインタEPが発生する。エクスクル
ーシブOR回路38では、12ビットの２個のコード信号同士
の対応するビット毎にエクスクルーシブORゲートに供給
され、12個のエクスクルーシブORゲートの出力信号がAN
Dゲートに供給され、このANDゲートからエラーポインタ
EPが得られる。エラーが無い時には、エクスクルーシブ
OR回路38において、（ID▲▼）の演算がされるの
で、12個のエクスクルーシブORゲートの出力が全て“1"
となる。従って、エラーポインタEPは、エラーが無い時
にハイレベルとなり、エラーが有る時にローレベルとな
る。
37に供給され、制御パルスによりラッチされる。ラッチ
37からの下位側の12ビットが再生IDコードPIDとして使
用される。ラッチ37からの各12ビットのコード信号がエ
クスクルーシブOR回路38に供給され、エクスクルーシブ
OR回路38からエラーポインタEPが発生する。エクスクル
ーシブOR回路38では、12ビットの２個のコード信号同士
の対応するビット毎にエクスクルーシブORゲートに供給
され、12個のエクスクルーシブORゲートの出力信号がAN
Dゲートに供給され、このANDゲートからエラーポインタ
EPが得られる。エラーが無い時には、エクスクルーシブ
OR回路38において、（ID▲▼）の演算がされるの
で、12個のエクスクルーシブORゲートの出力が全て“1"
となる。従って、エラーポインタEPは、エラーが無い時
にハイレベルとなり、エラーが有る時にローレベルとな
る。
e.変形例 この一実施例と異なり、反転しない識別信号IDを二重
記録しても良い。勿論、IDコードに対してエラー検出用
符号、エラー訂正用符号の符号化を行うようにしても良
い。
記録しても良い。勿論、IDコードに対してエラー検出用
符号、エラー訂正用符号の符号化を行うようにしても良
い。
また、エラー検出用符号としては、CRC以外の符号を
使用できる。また、この発明は、回転ヘッド型のディジ
タルテープレコーダに限らず、固定ヘッド型のディジタ
ルテープレコーダに対しても適用することができる。
使用できる。また、この発明は、回転ヘッド型のディジ
タルテープレコーダに限らず、固定ヘッド型のディジタ
ルテープレコーダに対しても適用することができる。
この発明では、エラー検出用符号例えばCRCの冗長コ
ードに一連の記録であることを示す識別信号が埋めこま
れる。従って、CRCとしては、最大限のビット数を持つ
ことができ、エラー検出能力の向上が図られる。また、
識別信号のセルフチェックが可能となり、エラー検出の
精度が高くできる。更に、識別信号のビット数を減らさ
なくても良いので、充分なビット数の識別信号を挿入で
きる。
ードに一連の記録であることを示す識別信号が埋めこま
れる。従って、CRCとしては、最大限のビット数を持つ
ことができ、エラー検出能力の向上が図られる。また、
識別信号のセルフチェックが可能となり、エラー検出の
精度が高くできる。更に、識別信号のビット数を減らさ
なくても良いので、充分なビット数の識別信号を挿入で
きる。
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例の動作説明のためのタイミングチャー
ト、第３図は再生側のID処理回路の一例のブロック図、
第４図は再生側に設けられるCRC検出回路の一例のブロ
ック図、第５図はこの一実施例における１ブロックのデ
ータ構成を示す略線図、第６図は従来の記録パターンを
示す略線図、第７図は従来のデータ構成を示す略線図で
ある。 図面における主要な符号の説明 D1,D2,……D24:CRC発生回路を構成するシフトレジスタ
回路、3:記録データの入力端子、4:スイッチ回路、6,7:
IDレジスタ、8:出力端子。
の発明の一実施例の動作説明のためのタイミングチャー
ト、第３図は再生側のID処理回路の一例のブロック図、
第４図は再生側に設けられるCRC検出回路の一例のブロ
ック図、第５図はこの一実施例における１ブロックのデ
ータ構成を示す略線図、第６図は従来の記録パターンを
示す略線図、第７図は従来のデータ構成を示す略線図で
ある。 図面における主要な符号の説明 D1,D2,……D24:CRC発生回路を構成するシフトレジスタ
回路、3:記録データの入力端子、4:スイッチ回路、6,7:
IDレジスタ、8:出力端子。
Claims (2)
- 【請求項１】エラー検出用符号によってエラー検出可能
な１ブロック毎に対して一連の記録であることを示す識
別信号を付加するディジタルデータ記録装置において、 上記エラー検出用符号の冗長コードの一部に対して、上
記識別信号を付加すると共に、上記識別信号に関して少
なく共エラー検出を可能とするための冗長コードを上記
エラー検出用符号の冗長コードの残りの部分に対して付
加する手段を備えたことを特徴とするディジタルデータ
記録装置。 - 【請求項２】特許請求の範囲第１項に記載のディジタル
データ記録装置において、上記エラー検出用符号の冗長
コードと互いに同一又は反転関係にある２個の上記識別
信号との排他的論理和の演算を行うことを特徴とするデ
ィジタルデータ記録装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982487A JP2605267B2 (ja) | 1987-01-30 | 1987-01-30 | デイジタルデータ記録装置 |
| DE8888300658T DE3870893D1 (de) | 1987-01-30 | 1988-01-27 | Verfahren und geraet zum kodieren von aufgezeichneten daten mit einem identifikationskode und einem fehlerpruefkode. |
| AT88300658T ATE76216T1 (de) | 1987-01-30 | 1988-01-27 | Verfahren und geraet zum kodieren von aufgezeichneten daten mit einem identifikationskode und einem fehlerpruefkode. |
| EP88300658A EP0276991B1 (en) | 1987-01-30 | 1988-01-27 | Encoding method and apparatus for recording data with an identification code and an error check code |
| US07/150,388 US4910736A (en) | 1987-01-30 | 1988-01-29 | Encoding method and apparatus for recording data with an identification code and an error check code |
| CA000557677A CA1291812C (en) | 1987-01-30 | 1988-01-29 | Encoding method and apparatus for recording data with an identification code and an error check code |
| KR1019880000838A KR970002194B1 (ko) | 1987-01-30 | 1988-01-30 | 디지탈데이터기록방법 및 그 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982487A JP2605267B2 (ja) | 1987-01-30 | 1987-01-30 | デイジタルデータ記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63187465A JPS63187465A (ja) | 1988-08-03 |
| JP2605267B2 true JP2605267B2 (ja) | 1997-04-30 |
Family
ID=12010053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1982487A Expired - Lifetime JP2605267B2 (ja) | 1987-01-30 | 1987-01-30 | デイジタルデータ記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605267B2 (ja) |
-
1987
- 1987-01-30 JP JP1982487A patent/JP2605267B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63187465A (ja) | 1988-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |