JP2604543Y2 - 時間軸補正回路 - Google Patents
時間軸補正回路Info
- Publication number
- JP2604543Y2 JP2604543Y2 JP1991106433U JP10643391U JP2604543Y2 JP 2604543 Y2 JP2604543 Y2 JP 2604543Y2 JP 1991106433 U JP1991106433 U JP 1991106433U JP 10643391 U JP10643391 U JP 10643391U JP 2604543 Y2 JP2604543 Y2 JP 2604543Y2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- signal
- phase
- circuit
- digital data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【０００１】
【産業上の利用分野】本考案はＬＤプレーヤ等の再生映
像信号の時間軸を補正する時間軸補正回路に関する。
像信号の時間軸を補正する時間軸補正回路に関する。
【０００２】
【従来の技術】従来の時間軸補正回路は図２に示すよう
に、入力映像信号から同期分離回路１で分離した水平同
期信号およびバースト信号に同期したクロック信号をＰ
ＬＬ回路２で発生させ、前記クロック信号を用いてＡ／
Ｄ変換器７において入力映像信号をデジタルデータに変
換し、前記クロック信号を書き込みクロック信号として
Ａ／Ｄ変換器７によって変換されたデジタルデータをメ
モリ８の所定のアドレスに記憶し、かつ基準クロック発
生器９から出力された基準クロック信号を読み出しクロ
ック信号として記憶デジタルデータをメモリ８の所定の
アドレスから読み出し、メモリ８から読み出されたデジ
タルデータを前記基準クロック信号を用いてＤ／Ａ変換
器１０によって映像信号に変換している。
に、入力映像信号から同期分離回路１で分離した水平同
期信号およびバースト信号に同期したクロック信号をＰ
ＬＬ回路２で発生させ、前記クロック信号を用いてＡ／
Ｄ変換器７において入力映像信号をデジタルデータに変
換し、前記クロック信号を書き込みクロック信号として
Ａ／Ｄ変換器７によって変換されたデジタルデータをメ
モリ８の所定のアドレスに記憶し、かつ基準クロック発
生器９から出力された基準クロック信号を読み出しクロ
ック信号として記憶デジタルデータをメモリ８の所定の
アドレスから読み出し、メモリ８から読み出されたデジ
タルデータを前記基準クロック信号を用いてＤ／Ａ変換
器１０によって映像信号に変換している。
【０００３】
【考案が解決しようとする課題】しかし上記した従来の
時間軸補正回路においては、メモリへの書き込みクロッ
ク信号を発生するＰＬＬ回路の特性上、比較的高い周波
数の時間軸誤差を取り除くことは困難であるという問題
点があった。
時間軸補正回路においては、メモリへの書き込みクロッ
ク信号を発生するＰＬＬ回路の特性上、比較的高い周波
数の時間軸誤差を取り除くことは困難であるという問題
点があった。
【０００４】本考案は、入力映像信号から比較的高い周
波数の時間軸誤差をも除去できる時間軸補正回路を提供
することを目的とする。
波数の時間軸誤差をも除去できる時間軸補正回路を提供
することを目的とする。
【０００５】
【課題を解決するための手段】本考案の時間軸補正回路
は、入力映像信号中から水平同期信号およびバースト信
号を分離する同期分離回路と、前記水平同期信号および
バースト信号に同期したクロック信号を発生するＰＬＬ
回路とを有する時間軸補正回路において、前記ＰＬＬ回
路を構成する位相比較回路からの位相比較出力を受けて
この位相比較回路の出力に基づいて前記ＰＬＬ回路から
出力されたクロック信号の位相を移相する移相器と、該
移相器により移相されたクロック信号をクロック信号と
して入力映像信号をデジタルデータに変換するＡ／Ｄ変
換器と、基準クロック信号を発生する基準クロック発生
器と、前記移相されたクロック信号を書き込みクロック
信号として前記Ａ／Ｄ変換器によって変換されたデジタ
ルデータを所定のアドレスに記憶し、かつ前記基準クロ
ック信号を読み出しクロック信号として記憶デジタルデ
ータが所定のアドレスから読み出されるメモリと、前記
基準クロック信号をクロック信号として前記メモリから
読み出されたデジタルデータを映像信号に変換するＤ／
Ａ変換器とを備えたことを特徴とする。
は、入力映像信号中から水平同期信号およびバースト信
号を分離する同期分離回路と、前記水平同期信号および
バースト信号に同期したクロック信号を発生するＰＬＬ
回路とを有する時間軸補正回路において、前記ＰＬＬ回
路を構成する位相比較回路からの位相比較出力を受けて
この位相比較回路の出力に基づいて前記ＰＬＬ回路から
出力されたクロック信号の位相を移相する移相器と、該
移相器により移相されたクロック信号をクロック信号と
して入力映像信号をデジタルデータに変換するＡ／Ｄ変
換器と、基準クロック信号を発生する基準クロック発生
器と、前記移相されたクロック信号を書き込みクロック
信号として前記Ａ／Ｄ変換器によって変換されたデジタ
ルデータを所定のアドレスに記憶し、かつ前記基準クロ
ック信号を読み出しクロック信号として記憶デジタルデ
ータが所定のアドレスから読み出されるメモリと、前記
基準クロック信号をクロック信号として前記メモリから
読み出されたデジタルデータを映像信号に変換するＤ／
Ａ変換器とを備えたことを特徴とする。
【０００６】
【作用】本考案の時間軸補正回路によれば、ＰＬＬ回路
によって発生させたクロック信号はＰＬＬ回路中の位相
比較回路の出力に基づいて移相させられる。したがっ
て、この移相させられたクロック信号は映像信号中の水
平同期信号およびバースト信号に、より完全に同期して
いることになる。この移相させられたクロック信号を用
いて入力映像信号はデジタルデータに変換され、かつメ
モリに書き込まれる。メモリに書き込まれたデジタルデ
ータは基準クロック信号で読み出され、かつ基準クロッ
ク信号を用いて映像信号に変換される。したがって、入
力映像信号は比較的高い周波数の時間軸誤差をも除去さ
れた時間軸補正がなされた映像信号となる。
によって発生させたクロック信号はＰＬＬ回路中の位相
比較回路の出力に基づいて移相させられる。したがっ
て、この移相させられたクロック信号は映像信号中の水
平同期信号およびバースト信号に、より完全に同期して
いることになる。この移相させられたクロック信号を用
いて入力映像信号はデジタルデータに変換され、かつメ
モリに書き込まれる。メモリに書き込まれたデジタルデ
ータは基準クロック信号で読み出され、かつ基準クロッ
ク信号を用いて映像信号に変換される。したがって、入
力映像信号は比較的高い周波数の時間軸誤差をも除去さ
れた時間軸補正がなされた映像信号となる。
【０００７】
【実施例】以下、本考案を実施例により説明する。図１
は本考案の一実施例の構成を示す回路図である。
は本考案の一実施例の構成を示す回路図である。
【０００８】本実施例の時間軸補正回路は、入力映像信
号中から水平同期信号およびバースト信号を分離する同
期分離回路１と、同期分離回路１によって分離された水
平同期信号およびバースト信号と分周器６からの出力と
を位相比較する位相比較器３、位相比較器３の出力に対
して位相補償をする位相補償器４、位相補償された位相
比較器３の出力を制御信号として発信周波数が制御され
る電圧制御発振器５および電圧制御発振器５の発信周波
数を分周する分周器６からなり、水平同期信号およびバ
ースト信号に同期したクロック信号を発生するＰＬＬ回
路２とを備えている。
号中から水平同期信号およびバースト信号を分離する同
期分離回路１と、同期分離回路１によって分離された水
平同期信号およびバースト信号と分周器６からの出力と
を位相比較する位相比較器３、位相比較器３の出力に対
して位相補償をする位相補償器４、位相補償された位相
比較器３の出力を制御信号として発信周波数が制御され
る電圧制御発振器５および電圧制御発振器５の発信周波
数を分周する分周器６からなり、水平同期信号およびバ
ースト信号に同期したクロック信号を発生するＰＬＬ回
路２とを備えている。
【０００９】本実施例の時間軸補正回路はさらに、位相
比較器３の位相比較出力を受けて位相比較出力に基づい
てＰＬＬ回路２から出力されたクロック信号の位相を移
相する移相器１１と、移相器１１により移相されたクロ
ック信号をクロック信号として入力映像信号をデジタル
データに変換するＡ／Ｄ変換器７Ａと、基準クロック信
号を発振する基準クロック発振器９とを備えている。
比較器３の位相比較出力を受けて位相比較出力に基づい
てＰＬＬ回路２から出力されたクロック信号の位相を移
相する移相器１１と、移相器１１により移相されたクロ
ック信号をクロック信号として入力映像信号をデジタル
データに変換するＡ／Ｄ変換器７Ａと、基準クロック信
号を発振する基準クロック発振器９とを備えている。
【００１０】また本実施例の時間軸補正回路はさらに、
移相されたクロック信号を書き込みクロック信号として
Ａ／Ｄ変換器７Ａによって変換されたデジタルデータを
所定のアドレスに記憶し、かつ基準クロック信号を読み
出しクロック信号として記憶デジタルデータが所定のア
ドレスから読み出されるメモリ８と、メモリ８から読み
出されたデジタルデータを、基準クロック信号をクロッ
ク信号として映像信号に変換するＤ／Ａ変換器１０とを
備えている。
移相されたクロック信号を書き込みクロック信号として
Ａ／Ｄ変換器７Ａによって変換されたデジタルデータを
所定のアドレスに記憶し、かつ基準クロック信号を読み
出しクロック信号として記憶デジタルデータが所定のア
ドレスから読み出されるメモリ８と、メモリ８から読み
出されたデジタルデータを、基準クロック信号をクロッ
ク信号として映像信号に変換するＤ／Ａ変換器１０とを
備えている。
【００１１】上記のように構成された本実施例の時間軸
補正回路において、入力映像信号から同期分離回路１に
よって水平同期信号およびバースト信号が分離され、分
離された水平同期信号およびバースト信号に同期したク
ロック信号がＰＬＬ回路２から出力される。
補正回路において、入力映像信号から同期分離回路１に
よって水平同期信号およびバースト信号が分離され、分
離された水平同期信号およびバースト信号に同期したク
ロック信号がＰＬＬ回路２から出力される。
【００１２】ＰＬＬ回路２から出力されたクロック信号
は、移相器１１に供給されて位相比較器３からの位相比
較出力に基づいて移相される。したがって移相器１１か
ら出力されるクロック信号の位相は、位相比較器３の出
力中に残留している残留位相誤差、すなわちＰＬＬ回路
２からの出力クロック信号中に残留している位相誤差に
基づいて移相されている。
は、移相器１１に供給されて位相比較器３からの位相比
較出力に基づいて移相される。したがって移相器１１か
ら出力されるクロック信号の位相は、位相比較器３の出
力中に残留している残留位相誤差、すなわちＰＬＬ回路
２からの出力クロック信号中に残留している位相誤差に
基づいて移相されている。
【００１３】したがって、移相器１１から出力されるク
ロック信号は残留位相誤差分が補正されたクロック信号
となっていて、入力映像信号の水平同期信号およびバー
スト信号により完全に同期していることになる。
ロック信号は残留位相誤差分が補正されたクロック信号
となっていて、入力映像信号の水平同期信号およびバー
スト信号により完全に同期していることになる。
【００１４】移相器１１から出力されたクロック信号を
用いてＡ／Ｄ変換器７Ａによって入力映像信号はデジタ
ルデータに変換される。変換されたデジタルデータは、
移相器１１から出力されたクロック信号を書き込みクロ
ック信号としてメモリ８の所定アドレスに格納される。
したがって、入力映像信号の水平同期信号およびバース
ト信号により完全に同期して、入力映像信号はデジタル
データに変換され、かつこの変換されたデジタルデータ
がメモリ８に格納されることになる。
用いてＡ／Ｄ変換器７Ａによって入力映像信号はデジタ
ルデータに変換される。変換されたデジタルデータは、
移相器１１から出力されたクロック信号を書き込みクロ
ック信号としてメモリ８の所定アドレスに格納される。
したがって、入力映像信号の水平同期信号およびバース
ト信号により完全に同期して、入力映像信号はデジタル
データに変換され、かつこの変換されたデジタルデータ
がメモリ８に格納されることになる。
【００１５】このようにしてメモリ８に格納されたデジ
タルデータは、基準クロック発振器９から発振した基準
クロック信号を読み出しクロック信号として所定のアド
レスから読み出され、読み出されたデジタルデータは基
準クロック信号を用いてＤ／Ａ変換器１０によって映像
信号に変換のうえ出力される。
タルデータは、基準クロック発振器９から発振した基準
クロック信号を読み出しクロック信号として所定のアド
レスから読み出され、読み出されたデジタルデータは基
準クロック信号を用いてＤ／Ａ変換器１０によって映像
信号に変換のうえ出力される。
【００１６】この結果、Ｄ／Ａ変換されて出力される映
像信号は、比較的高い周波数の時間軸誤差も除去され
た、より完全に時間軸補正がなされた映像信号となって
いる。
像信号は、比較的高い周波数の時間軸誤差も除去され
た、より完全に時間軸補正がなされた映像信号となって
いる。
【００１７】
【考案の効果】以上説明した如く本考案によれば、ＰＬ
Ｌ回路で発生させたクロック信号の位相をＰＬＬ回路の
残留位相誤差に基づいて移相して映像信号中の水平同期
信号およびバースト信号により完全に同期させ、移相さ
れたクロック信号をクロック信号として入力映像信号を
デジタルデータに変換し、移相されたクロック信号を書
き込みクロック信号として変換デジタルデータをメモリ
の所定のアドレスに記憶し、かつ基準クロック信号を読
み出しクロック信号として記憶デジタルデータをメモリ
の所定のアドレスから読み出し、メモリから読み出した
デジタルデータを、基準クロック信号をクロック信号と
して映像信号に変換したため、比較的高い周波数の時間
軸誤差をも除去された時間軸補正がなされる効果があ
る。
Ｌ回路で発生させたクロック信号の位相をＰＬＬ回路の
残留位相誤差に基づいて移相して映像信号中の水平同期
信号およびバースト信号により完全に同期させ、移相さ
れたクロック信号をクロック信号として入力映像信号を
デジタルデータに変換し、移相されたクロック信号を書
き込みクロック信号として変換デジタルデータをメモリ
の所定のアドレスに記憶し、かつ基準クロック信号を読
み出しクロック信号として記憶デジタルデータをメモリ
の所定のアドレスから読み出し、メモリから読み出した
デジタルデータを、基準クロック信号をクロック信号と
して映像信号に変換したため、比較的高い周波数の時間
軸誤差をも除去された時間軸補正がなされる効果があ
る。
【図１】本考案の一実施例の構成を示す回路図である。
【図２】従来例の構成を示す回路図である。
１ 同期分離回路 ２ ＰＬＬ回路 ７Ａ Ａ／Ｄ変換器 ８ メモリ ９ 基準クロック発振器 １０ Ｄ／Ａ変換器
Claims (1)
- 【請求項１】 入力映像信号中から水平同期信号および
バースト信号を分離する同期分離回路と、前記水平同期
信号およびバースト信号に同期したクロック信号を発生
するＰＬＬ回路とを有する時間軸補正回路において、前
記ＰＬＬ回路を構成する位相比較回路からの位相比較出
力を受けてこの位相比較回路の出力に基づいて前記ＰＬ
Ｌ回路から出力されたクロック信号の位相を移相する移
相器と、該移相器により移相されたクロック信号をクロ
ック信号として入力映像信号をデジタルデータに変換す
るＡ／Ｄ変換器と、基準クロック信号を発生する基準ク
ロック発生器と、前記移相されたクロック信号を書き込
みクロック信号として前記Ａ／Ｄ変換器によって変換さ
れたデジタルデータを所定のアドレスに記憶し、かつ前
記基準クロック信号を読み出しクロック信号として記憶
デジタルデータが所定のアドレスから読み出されるメモ
リと、前記基準クロック信号をクロック信号として前記
メモリから読み出されたデジタルデータを映像信号に変
換するＤ／Ａ変換器とを備えたことを特徴とする時間軸
補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991106433U JP2604543Y2 (ja) | 1991-12-02 | 1991-12-02 | 時間軸補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991106433U JP2604543Y2 (ja) | 1991-12-02 | 1991-12-02 | 時間軸補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0550883U JPH0550883U (ja) | 1993-07-02 |
| JP2604543Y2 true JP2604543Y2 (ja) | 2000-05-22 |
Family
ID=14433522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991106433U Expired - Lifetime JP2604543Y2 (ja) | 1991-12-02 | 1991-12-02 | 時間軸補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604543Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011014497A1 (en) | 2009-07-27 | 2011-02-03 | Magna Electronics Inc. | Vehicular camera with on-board microcontroller |
| US9264672B2 (en) | 2010-12-22 | 2016-02-16 | Magna Mirrors Of America, Inc. | Vision display system for vehicle |
-
1991
- 1991-12-02 JP JP1991106433U patent/JP2604543Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0550883U (ja) | 1993-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |