JP2602337Y2 - 診断の高速化回路 - Google Patents
診断の高速化回路Info
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- JP2602337Y2 JP2602337Y2 JP1993050777U JP5077793U JP2602337Y2 JP 2602337 Y2 JP2602337 Y2 JP 2602337Y2 JP 1993050777 U JP1993050777 U JP 1993050777U JP 5077793 U JP5077793 U JP 5077793U JP 2602337 Y2 JP2602337 Y2 JP 2602337Y2
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- JP
- Japan
- Prior art keywords
- delay
- lsi
- diagnosis
- signal
- circuit
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Description
【0001】
【産業上の利用分野】本考案は半導体試験装置に搭載し
た複数のタイミング発生器について、遅延データ等の診
断や、イニシャライズを行う際に、相数が多い場合で
も、取得時間の増加を解消する、診断の高速化回路に関
する。
た複数のタイミング発生器について、遅延データ等の診
断や、イニシャライズを行う際に、相数が多い場合で
も、取得時間の増加を解消する、診断の高速化回路に関
する。
【0002】
【従来の技術】従来、半導体試験装置に於けるタイミン
グ発生器において、遅延回路の遅延量の設定や、初期化
や、データ取得による診断を行う場合には、システム内
に診断回路を1ケ所設け、この診断回路に各遅延信号を
マルチプレクサにより切り換えて与えることにより、集
中して動作させていた。
グ発生器において、遅延回路の遅延量の設定や、初期化
や、データ取得による診断を行う場合には、システム内
に診断回路を1ケ所設け、この診断回路に各遅延信号を
マルチプレクサにより切り換えて与えることにより、集
中して動作させていた。
【0003】従来の1ケ所集中型の診断回路のブロック
図は図2に示すような構成である。
図は図2に示すような構成である。
【0004】先ず、分配回路5により、基準信号を各遅
延ボード2に与える。当該遅延ボード2内では、基準信
号は、各LSI1に与えられる。LSI1内では、各遅
延素子11a、11b、11cに基準信号が与えられ
る。
延ボード2に与える。当該遅延ボード2内では、基準信
号は、各LSI1に与えられる。LSI1内では、各遅
延素子11a、11b、11cに基準信号が与えられ
る。
【0005】これらの遅延素子を通過した出力信号は、
マルチプレクサ12により、各遅延素子(11a、11
b、11c)を選択し、マルチプレクサ21により、各
LSI(1a、1b、1n)を選択し、マルチプレクス
・ボード3により、各遅延ボード(2a、2b、2m)
を選択して、特定の出力信号を取り出す。ここで、マル
チプレクス・ボード3では、2種類の信号を同時に選択
して取り出すことが出来るようにしてある。
マルチプレクサ12により、各遅延素子(11a、11
b、11c)を選択し、マルチプレクサ21により、各
LSI(1a、1b、1n)を選択し、マルチプレクス
・ボード3により、各遅延ボード(2a、2b、2m)
を選択して、特定の出力信号を取り出す。ここで、マル
チプレクス・ボード3では、2種類の信号を同時に選択
して取り出すことが出来るようにしてある。
【0006】次に、診断ボード4内には、位相比較器4
2があり、上記2種類の出力信号について、位相を測定
することができる。従って、目的の信号を次々と切り換
えて位相の相対比較ができ、結局全ての遅延素子につい
て、位相データを得ることができる。
2があり、上記2種類の出力信号について、位相を測定
することができる。従って、目的の信号を次々と切り換
えて位相の相対比較ができ、結局全ての遅延素子につい
て、位相データを得ることができる。
【0007】次に、診断ボード4内には、診断カウンタ
41があり、上記の任意の出力信号について、遅延量を
測定できる。すなわち、診断カウンタ41への入力信号
を、そのまま、分配回路5への入力信号として出力し、
ループ状に接続して、そのループ周波数をカウントする
ことで、ループの遅延量、すなわち、各遅延素子(11
a、11b、11c)の遅延量が測定できる。
41があり、上記の任意の出力信号について、遅延量を
測定できる。すなわち、診断カウンタ41への入力信号
を、そのまま、分配回路5への入力信号として出力し、
ループ状に接続して、そのループ周波数をカウントする
ことで、ループの遅延量、すなわち、各遅延素子(11
a、11b、11c)の遅延量が測定できる。
【0008】以上のようにシステム内の1ケ所の診断回
路(41、42)を用いて各可変遅延回路をマルチプレ
クスして測定できる。近年、上記のタイミング発生器は
数多く用いられる傾向がある。上記の遅延素子(11
a、11b、11c)は、相の数が用いられる。又、例
えばパーピンTGに於いては、LSIは、半導体試験装
置のピンの数が用いられ、LSI数(n)と、ボード数
(m)とで構成される。
路(41、42)を用いて各可変遅延回路をマルチプレ
クスして測定できる。近年、上記のタイミング発生器は
数多く用いられる傾向がある。上記の遅延素子(11
a、11b、11c)は、相の数が用いられる。又、例
えばパーピンTGに於いては、LSIは、半導体試験装
置のピンの数が用いられ、LSI数(n)と、ボード数
(m)とで構成される。
【0009】
【考案が解決しようとする課題】従来の半導体試験装置
は次のような欠点をもっていた。
は次のような欠点をもっていた。
【0010】一般に、相数が増大すると、遅延素子数が
増大し、タイミング発生のダイナミック試験の際、発生
したタイミングエッジの相互比較を行う際、その所要時
間はタイミングエッジの数に比例して増加する。又、ピ
ン数が増大すると、遅延素子数は増大し、システム当た
り、数千の遅延素子を持つことになり、その初期化のた
めの遅延時間測定を順次行わなければならず時間がかか
るという欠点を有する。
増大し、タイミング発生のダイナミック試験の際、発生
したタイミングエッジの相互比較を行う際、その所要時
間はタイミングエッジの数に比例して増加する。又、ピ
ン数が増大すると、遅延素子数は増大し、システム当た
り、数千の遅延素子を持つことになり、その初期化のた
めの遅延時間測定を順次行わなければならず時間がかか
るという欠点を有する。
【0011】本考案は、上述したような従来の技術が有
する問題点に鑑みてなされるものであって、位相比較器
や診断カウンタを分散して配置することにより、多ピン
化や多相化に於いても、タイミング発生器の診断及びイ
ニシャライズにかかる時間の増加を解消できる、診断の
高速化回路を提供するものである。
する問題点に鑑みてなされるものであって、位相比較器
や診断カウンタを分散して配置することにより、多ピン
化や多相化に於いても、タイミング発生器の診断及びイ
ニシャライズにかかる時間の増加を解消できる、診断の
高速化回路を提供するものである。
【0012】
【課題を解決するための手段】この考案によれば、半導
体試験装置に於けるタイミング発生器に於いて、各タイ
ミング発生部1毎に、遅延素子(11a、11b、11
c)を含むループを形成するオアゲート105を設け
る。そして、ループ発振周波数をカウントする診断カウ
ンタ201を設ける。そして、複数の遅延量を同時に測
定できる、診断の高速化回路を構成する。
体試験装置に於けるタイミング発生器に於いて、各タイ
ミング発生部1毎に、遅延素子(11a、11b、11
c)を含むループを形成するオアゲート105を設け
る。そして、ループ発振周波数をカウントする診断カウ
ンタ201を設ける。そして、複数の遅延量を同時に測
定できる、診断の高速化回路を構成する。
【0013】また、半導体試験装置に於けるタイミング
発生器に於いて、各タイミング発生部1毎に、遅延素子
(11a、11b、11c)の位相を比較する位相比較
器101を設ける。そして、当該位相比較器101に外
部より信号を供給する入力端103を設ける。そして、
複数の位相を同時に測定する、診断の高速化回路を構成
する。
発生器に於いて、各タイミング発生部1毎に、遅延素子
(11a、11b、11c)の位相を比較する位相比較
器101を設ける。そして、当該位相比較器101に外
部より信号を供給する入力端103を設ける。そして、
複数の位相を同時に測定する、診断の高速化回路を構成
する。
【0014】
【作用】本考案では、遅延素子の遅延量の測定は次のよ
うに行う。先ず、スタート信号を印加する。すると、オ
アゲート105を通り、選択した遅延素子を通り、マル
チプレクサ12を通り、さらにオアゲート105を通っ
て、内部ループ発振をする。この発振周波数をマルチプ
レクサ21を通じて診断カウンタ201で計測する。診
断カウンタ201は遅延ボード毎に備えているので、全
ボードが同時に計測出来る。
うに行う。先ず、スタート信号を印加する。すると、オ
アゲート105を通り、選択した遅延素子を通り、マル
チプレクサ12を通り、さらにオアゲート105を通っ
て、内部ループ発振をする。この発振周波数をマルチプ
レクサ21を通じて診断カウンタ201で計測する。診
断カウンタ201は遅延ボード毎に備えているので、全
ボードが同時に計測出来る。
【0015】また、位相比較は、次のように行う。先
ず、LSI内での位相比較は、位相比較器101によ
り、各遅延素子の出力信号について計測する。次に、他
のLSIとの位相を行う場合には、入力端子103に隣
のLSIの出力信号の供給を受けて、計測する。また、
LSIの出力端子104は、隣のLSIに信号の供給を
行うように接続する。これにより、全ピンの位相比較を
同時に行うことが出来る。
ず、LSI内での位相比較は、位相比較器101によ
り、各遅延素子の出力信号について計測する。次に、他
のLSIとの位相を行う場合には、入力端子103に隣
のLSIの出力信号の供給を受けて、計測する。また、
LSIの出力端子104は、隣のLSIに信号の供給を
行うように接続する。これにより、全ピンの位相比較を
同時に行うことが出来る。
【0016】
【実施例】本考案の実施例について図面を参照して説明
する。図1は本考案の1実施例を示すブロック図であ
る。
する。図1は本考案の1実施例を示すブロック図であ
る。
【0017】図1に於いて示すように、遅延ボード2内
のマルチプレックサ21の後段に、診断カウンタ201
を設ける。当該マルチプレクサ21の入力は、複数のL
SI(1a、1b、1c)の出力信号を任意に選択でき
る。LSI1内のマルチプレックサ12は、複数の遅延
素子(11a、11b、11c)の出力信号を選択出来
る。又、各遅延素子への信号入力部102には、オアゲ
ート105を設け、当該マルチプレクサ12の出力を入
力の一端に接続して構成する。
のマルチプレックサ21の後段に、診断カウンタ201
を設ける。当該マルチプレクサ21の入力は、複数のL
SI(1a、1b、1c)の出力信号を任意に選択でき
る。LSI1内のマルチプレックサ12は、複数の遅延
素子(11a、11b、11c)の出力信号を選択出来
る。又、各遅延素子への信号入力部102には、オアゲ
ート105を設け、当該マルチプレクサ12の出力を入
力の一端に接続して構成する。
【0018】次に、LSI内に、位相比較器101を設
ける。当該位相比較器101の入力には、各遅延素子
(11a、11b、11c)の出力を接続する。さら
に、LSI1には、信号入力端子103を設け、位相比
較器101に接続する。これは、他のLSIの信号と位
相差を比較するために使用するためである。次に、LS
I1には、信号出力端子104を設け、上記遅延素子の
うちの1出力(11a)を代表タイミングエッジとして
接続する。これは、他のLSIに、位相差比較のための
信号を供給するものである。
ける。当該位相比較器101の入力には、各遅延素子
(11a、11b、11c)の出力を接続する。さら
に、LSI1には、信号入力端子103を設け、位相比
較器101に接続する。これは、他のLSIの信号と位
相差を比較するために使用するためである。次に、LS
I1には、信号出力端子104を設け、上記遅延素子の
うちの1出力(11a)を代表タイミングエッジとして
接続する。これは、他のLSIに、位相差比較のための
信号を供給するものである。
【0019】ここで、遅延素子の遅延量の測定は次のよ
うに行う。先ず、遅延ボード2の入力部、及びLSI1
の入力部102に、スタート信号を印加する。すると、
オアゲート105を通り、選択した遅延素子(11a、
11b、11c)を通り、マルチプレクサ12を通り、
さらにオアゲート105を通って、内部ループ発振をす
る。この発振周波数をマルチプレクサ21を通じて診断
カウンタ201で計測する。診断カウンタ201は遅延
ボード毎に備えているので、全ボード(2a、2b、2
m)が同時に計測出来る。なお、上記のループは、LS
I内で構成されているため、一周ループの遅延量が少な
くなり測定時間が短縮できる効果もある。
うに行う。先ず、遅延ボード2の入力部、及びLSI1
の入力部102に、スタート信号を印加する。すると、
オアゲート105を通り、選択した遅延素子(11a、
11b、11c)を通り、マルチプレクサ12を通り、
さらにオアゲート105を通って、内部ループ発振をす
る。この発振周波数をマルチプレクサ21を通じて診断
カウンタ201で計測する。診断カウンタ201は遅延
ボード毎に備えているので、全ボード(2a、2b、2
m)が同時に計測出来る。なお、上記のループは、LS
I内で構成されているため、一周ループの遅延量が少な
くなり測定時間が短縮できる効果もある。
【0020】また、タイミング発生器ダイナミック動作
での位相比較は、次のように行う。先ず、LSI内での
位相比較は、位相比較器101により、各遅延素子の出
力(11a、11b、11c)信号について計測する。
次に、他のLSIとの位相を行う場合には、入力端子1
03に隣のLSI(例えば、ピン数の1つ少ない数のL
SI)の出力信号の供給を受けて、計測する。また、L
SIの出力端子104は、隣のLSI(例えば、ピン数
の1つ多い数のLSI)に信号の供給を行うように接続
する。これにより、全ピンの位相比較を同時に行うこと
が出来る。すなわち、全ピン数珠継ぎすることによる同
時位相比較が行える。
での位相比較は、次のように行う。先ず、LSI内での
位相比較は、位相比較器101により、各遅延素子の出
力(11a、11b、11c)信号について計測する。
次に、他のLSIとの位相を行う場合には、入力端子1
03に隣のLSI(例えば、ピン数の1つ少ない数のL
SI)の出力信号の供給を受けて、計測する。また、L
SIの出力端子104は、隣のLSI(例えば、ピン数
の1つ多い数のLSI)に信号の供給を行うように接続
する。これにより、全ピンの位相比較を同時に行うこと
が出来る。すなわち、全ピン数珠継ぎすることによる同
時位相比較が行える。
【0021】上記構成では、診断カウンタ201は、遅
延ボード2毎に設けたが、LSI1内に配置して、LS
I1毎に設けて構成してもよい。
延ボード2毎に設けたが、LSI1内に配置して、LS
I1毎に設けて構成してもよい。
【0022】
【考案の効果】以上説明したように本考案は構成されて
いるので、次に記載する効果を奏する。
いるので、次に記載する効果を奏する。
【0023】半導体試験装置に於けるタイミング発生器
に於いて、位相比較器や診断カウンタを分散して配置す
ることにより、多ピン化や多相化に於いても、タイミン
グ発生器の診断及びイニシャライズにかかる時間の増加
を解消できる、診断の高速化回路が提供できた。このた
め、高価な半導体試験装置の待ち時間によるロスタイム
を低減できる効果を有する。
に於いて、位相比較器や診断カウンタを分散して配置す
ることにより、多ピン化や多相化に於いても、タイミン
グ発生器の診断及びイニシャライズにかかる時間の増加
を解消できる、診断の高速化回路が提供できた。このた
め、高価な半導体試験装置の待ち時間によるロスタイム
を低減できる効果を有する。
【図1】本考案の構成を示すブロック図である。
【図2】従来の実施例を示すブロック図である。
1 LSI 2 遅延ボード 3 マルチプレクス・ボード 4 診断ボード 5 分配回路 11a、11b、11c 遅延素子 12、21、 マルチプレクサ 41、201 診断カウンタ 42、101 位相比較器 105 オアゲート
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G091R 31/28 - 31/3193
Claims (1)
- 【請求項1】 半導体試験装置に於けるタイミング発生
器に於いて、 各タイミング発生部(1)毎に、遅延素子(11a、1
1b、11c)の位相を比較する位相比較器(101)
を設け、 当該位相比較器(101)に外部より信号を供給する入
力端(103)を設け、 複数の位相を同時に測定することを特徴とした、診断の
高速化回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1993050777U JP2602337Y2 (ja) | 1993-08-25 | 1993-08-25 | 診断の高速化回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1993050777U JP2602337Y2 (ja) | 1993-08-25 | 1993-08-25 | 診断の高速化回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0716183U JPH0716183U (ja) | 1995-03-17 |
JP2602337Y2 true JP2602337Y2 (ja) | 2000-01-11 |
Family
ID=12868265
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1993050777U Expired - Lifetime JP2602337Y2 (ja) | 1993-08-25 | 1993-08-25 | 診断の高速化回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2602337Y2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5292243B2 (ja) * | 2009-09-28 | 2013-09-18 | 株式会社日立製作所 | 半導体集積回路 |
-
1993
- 1993-08-25 JP JP1993050777U patent/JP2602337Y2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0716183U (ja) | 1995-03-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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