JP2602337Y2 - 診断の高速化回路 - Google Patents
診断の高速化回路Info
- Publication number
- JP2602337Y2 JP2602337Y2 JP1993050777U JP5077793U JP2602337Y2 JP 2602337 Y2 JP2602337 Y2 JP 2602337Y2 JP 1993050777 U JP1993050777 U JP 1993050777U JP 5077793 U JP5077793 U JP 5077793U JP 2602337 Y2 JP2602337 Y2 JP 2602337Y2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- lsi
- diagnosis
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本考案は半導体試験装置に搭載し
た複数のタイミング発生器について、遅延データ等の診
断や、イニシャライズを行う際に、相数が多い場合で
も、取得時間の増加を解消する、診断の高速化回路に関
する。
た複数のタイミング発生器について、遅延データ等の診
断や、イニシャライズを行う際に、相数が多い場合で
も、取得時間の増加を解消する、診断の高速化回路に関
する。
【０００２】
【従来の技術】従来、半導体試験装置に於けるタイミン
グ発生器において、遅延回路の遅延量の設定や、初期化
や、データ取得による診断を行う場合には、システム内
に診断回路を１ケ所設け、この診断回路に各遅延信号を
マルチプレクサにより切り換えて与えることにより、集
中して動作させていた。
グ発生器において、遅延回路の遅延量の設定や、初期化
や、データ取得による診断を行う場合には、システム内
に診断回路を１ケ所設け、この診断回路に各遅延信号を
マルチプレクサにより切り換えて与えることにより、集
中して動作させていた。
【０００３】従来の１ケ所集中型の診断回路のブロック
図は図２に示すような構成である。
図は図２に示すような構成である。
【０００４】先ず、分配回路５により、基準信号を各遅
延ボード２に与える。当該遅延ボード２内では、基準信
号は、各ＬＳＩ１に与えられる。ＬＳＩ１内では、各遅
延素子１１ａ、１１ｂ、１１ｃに基準信号が与えられ
る。
延ボード２に与える。当該遅延ボード２内では、基準信
号は、各ＬＳＩ１に与えられる。ＬＳＩ１内では、各遅
延素子１１ａ、１１ｂ、１１ｃに基準信号が与えられ
る。
【０００５】これらの遅延素子を通過した出力信号は、
マルチプレクサ１２により、各遅延素子（１１ａ、１１
ｂ、１１ｃ）を選択し、マルチプレクサ２１により、各
ＬＳＩ（１ａ、１ｂ、１ｎ）を選択し、マルチプレクス
・ボード３により、各遅延ボード（２ａ、２ｂ、２ｍ）
を選択して、特定の出力信号を取り出す。ここで、マル
チプレクス・ボード３では、２種類の信号を同時に選択
して取り出すことが出来るようにしてある。
マルチプレクサ１２により、各遅延素子（１１ａ、１１
ｂ、１１ｃ）を選択し、マルチプレクサ２１により、各
ＬＳＩ（１ａ、１ｂ、１ｎ）を選択し、マルチプレクス
・ボード３により、各遅延ボード（２ａ、２ｂ、２ｍ）
を選択して、特定の出力信号を取り出す。ここで、マル
チプレクス・ボード３では、２種類の信号を同時に選択
して取り出すことが出来るようにしてある。
【０００６】次に、診断ボード４内には、位相比較器４
２があり、上記２種類の出力信号について、位相を測定
することができる。従って、目的の信号を次々と切り換
えて位相の相対比較ができ、結局全ての遅延素子につい
て、位相データを得ることができる。
２があり、上記２種類の出力信号について、位相を測定
することができる。従って、目的の信号を次々と切り換
えて位相の相対比較ができ、結局全ての遅延素子につい
て、位相データを得ることができる。
【０００７】次に、診断ボード４内には、診断カウンタ
４１があり、上記の任意の出力信号について、遅延量を
測定できる。すなわち、診断カウンタ４１への入力信号
を、そのまま、分配回路５への入力信号として出力し、
ループ状に接続して、そのループ周波数をカウントする
ことで、ループの遅延量、すなわち、各遅延素子（１１
ａ、１１ｂ、１１ｃ）の遅延量が測定できる。
４１があり、上記の任意の出力信号について、遅延量を
測定できる。すなわち、診断カウンタ４１への入力信号
を、そのまま、分配回路５への入力信号として出力し、
ループ状に接続して、そのループ周波数をカウントする
ことで、ループの遅延量、すなわち、各遅延素子（１１
ａ、１１ｂ、１１ｃ）の遅延量が測定できる。
【０００８】以上のようにシステム内の１ケ所の診断回
路（４１、４２）を用いて各可変遅延回路をマルチプレ
クスして測定できる。近年、上記のタイミング発生器は
数多く用いられる傾向がある。上記の遅延素子（１１
ａ、１１ｂ、１１ｃ）は、相の数が用いられる。又、例
えばパーピンＴＧに於いては、ＬＳＩは、半導体試験装
置のピンの数が用いられ、ＬＳＩ数（ｎ）と、ボード数
（ｍ）とで構成される。
路（４１、４２）を用いて各可変遅延回路をマルチプレ
クスして測定できる。近年、上記のタイミング発生器は
数多く用いられる傾向がある。上記の遅延素子（１１
ａ、１１ｂ、１１ｃ）は、相の数が用いられる。又、例
えばパーピンＴＧに於いては、ＬＳＩは、半導体試験装
置のピンの数が用いられ、ＬＳＩ数（ｎ）と、ボード数
（ｍ）とで構成される。
【０００９】
【考案が解決しようとする課題】従来の半導体試験装置
は次のような欠点をもっていた。
は次のような欠点をもっていた。
【００１０】一般に、相数が増大すると、遅延素子数が
増大し、タイミング発生のダイナミック試験の際、発生
したタイミングエッジの相互比較を行う際、その所要時
間はタイミングエッジの数に比例して増加する。又、ピ
ン数が増大すると、遅延素子数は増大し、システム当た
り、数千の遅延素子を持つことになり、その初期化のた
めの遅延時間測定を順次行わなければならず時間がかか
るという欠点を有する。
増大し、タイミング発生のダイナミック試験の際、発生
したタイミングエッジの相互比較を行う際、その所要時
間はタイミングエッジの数に比例して増加する。又、ピ
ン数が増大すると、遅延素子数は増大し、システム当た
り、数千の遅延素子を持つことになり、その初期化のた
めの遅延時間測定を順次行わなければならず時間がかか
るという欠点を有する。
【００１１】本考案は、上述したような従来の技術が有
する問題点に鑑みてなされるものであって、位相比較器
や診断カウンタを分散して配置することにより、多ピン
化や多相化に於いても、タイミング発生器の診断及びイ
ニシャライズにかかる時間の増加を解消できる、診断の
高速化回路を提供するものである。
する問題点に鑑みてなされるものであって、位相比較器
や診断カウンタを分散して配置することにより、多ピン
化や多相化に於いても、タイミング発生器の診断及びイ
ニシャライズにかかる時間の増加を解消できる、診断の
高速化回路を提供するものである。
【００１２】
【課題を解決するための手段】この考案によれば、半導
体試験装置に於けるタイミング発生器に於いて、各タイ
ミング発生部１毎に、遅延素子（１１ａ、１１ｂ、１１
ｃ）を含むループを形成するオアゲート１０５を設け
る。そして、ループ発振周波数をカウントする診断カウ
ンタ２０１を設ける。そして、複数の遅延量を同時に測
定できる、診断の高速化回路を構成する。
体試験装置に於けるタイミング発生器に於いて、各タイ
ミング発生部１毎に、遅延素子（１１ａ、１１ｂ、１１
ｃ）を含むループを形成するオアゲート１０５を設け
る。そして、ループ発振周波数をカウントする診断カウ
ンタ２０１を設ける。そして、複数の遅延量を同時に測
定できる、診断の高速化回路を構成する。
【００１３】また、半導体試験装置に於けるタイミング
発生器に於いて、各タイミング発生部１毎に、遅延素子
（１１ａ、１１ｂ、１１ｃ）の位相を比較する位相比較
器１０１を設ける。そして、当該位相比較器１０１に外
部より信号を供給する入力端１０３を設ける。そして、
複数の位相を同時に測定する、診断の高速化回路を構成
する。
発生器に於いて、各タイミング発生部１毎に、遅延素子
（１１ａ、１１ｂ、１１ｃ）の位相を比較する位相比較
器１０１を設ける。そして、当該位相比較器１０１に外
部より信号を供給する入力端１０３を設ける。そして、
複数の位相を同時に測定する、診断の高速化回路を構成
する。
【００１４】
【作用】本考案では、遅延素子の遅延量の測定は次のよ
うに行う。先ず、スタート信号を印加する。すると、オ
アゲート１０５を通り、選択した遅延素子を通り、マル
チプレクサ１２を通り、さらにオアゲート１０５を通っ
て、内部ループ発振をする。この発振周波数をマルチプ
レクサ２１を通じて診断カウンタ２０１で計測する。診
断カウンタ２０１は遅延ボード毎に備えているので、全
ボードが同時に計測出来る。
うに行う。先ず、スタート信号を印加する。すると、オ
アゲート１０５を通り、選択した遅延素子を通り、マル
チプレクサ１２を通り、さらにオアゲート１０５を通っ
て、内部ループ発振をする。この発振周波数をマルチプ
レクサ２１を通じて診断カウンタ２０１で計測する。診
断カウンタ２０１は遅延ボード毎に備えているので、全
ボードが同時に計測出来る。
【００１５】また、位相比較は、次のように行う。先
ず、ＬＳＩ内での位相比較は、位相比較器１０１によ
り、各遅延素子の出力信号について計測する。次に、他
のＬＳＩとの位相を行う場合には、入力端子１０３に隣
のＬＳＩの出力信号の供給を受けて、計測する。また、
ＬＳＩの出力端子１０４は、隣のＬＳＩに信号の供給を
行うように接続する。これにより、全ピンの位相比較を
同時に行うことが出来る。
ず、ＬＳＩ内での位相比較は、位相比較器１０１によ
り、各遅延素子の出力信号について計測する。次に、他
のＬＳＩとの位相を行う場合には、入力端子１０３に隣
のＬＳＩの出力信号の供給を受けて、計測する。また、
ＬＳＩの出力端子１０４は、隣のＬＳＩに信号の供給を
行うように接続する。これにより、全ピンの位相比較を
同時に行うことが出来る。
【００１６】
【実施例】本考案の実施例について図面を参照して説明
する。図１は本考案の１実施例を示すブロック図であ
る。
する。図１は本考案の１実施例を示すブロック図であ
る。
【００１７】図１に於いて示すように、遅延ボード２内
のマルチプレックサ２１の後段に、診断カウンタ２０１
を設ける。当該マルチプレクサ２１の入力は、複数のＬ
ＳＩ（１ａ、１ｂ、１ｃ）の出力信号を任意に選択でき
る。ＬＳＩ１内のマルチプレックサ１２は、複数の遅延
素子（１１ａ、１１ｂ、１１ｃ）の出力信号を選択出来
る。又、各遅延素子への信号入力部１０２には、オアゲ
ート１０５を設け、当該マルチプレクサ１２の出力を入
力の一端に接続して構成する。
のマルチプレックサ２１の後段に、診断カウンタ２０１
を設ける。当該マルチプレクサ２１の入力は、複数のＬ
ＳＩ（１ａ、１ｂ、１ｃ）の出力信号を任意に選択でき
る。ＬＳＩ１内のマルチプレックサ１２は、複数の遅延
素子（１１ａ、１１ｂ、１１ｃ）の出力信号を選択出来
る。又、各遅延素子への信号入力部１０２には、オアゲ
ート１０５を設け、当該マルチプレクサ１２の出力を入
力の一端に接続して構成する。
【００１８】次に、ＬＳＩ内に、位相比較器１０１を設
ける。当該位相比較器１０１の入力には、各遅延素子
（１１ａ、１１ｂ、１１ｃ）の出力を接続する。さら
に、ＬＳＩ１には、信号入力端子１０３を設け、位相比
較器１０１に接続する。これは、他のＬＳＩの信号と位
相差を比較するために使用するためである。次に、ＬＳ
Ｉ１には、信号出力端子１０４を設け、上記遅延素子の
うちの１出力（１１ａ）を代表タイミングエッジとして
接続する。これは、他のＬＳＩに、位相差比較のための
信号を供給するものである。
ける。当該位相比較器１０１の入力には、各遅延素子
（１１ａ、１１ｂ、１１ｃ）の出力を接続する。さら
に、ＬＳＩ１には、信号入力端子１０３を設け、位相比
較器１０１に接続する。これは、他のＬＳＩの信号と位
相差を比較するために使用するためである。次に、ＬＳ
Ｉ１には、信号出力端子１０４を設け、上記遅延素子の
うちの１出力（１１ａ）を代表タイミングエッジとして
接続する。これは、他のＬＳＩに、位相差比較のための
信号を供給するものである。
【００１９】ここで、遅延素子の遅延量の測定は次のよ
うに行う。先ず、遅延ボード２の入力部、及びＬＳＩ１
の入力部１０２に、スタート信号を印加する。すると、
オアゲート１０５を通り、選択した遅延素子（１１ａ、
１１ｂ、１１ｃ）を通り、マルチプレクサ１２を通り、
さらにオアゲート１０５を通って、内部ループ発振をす
る。この発振周波数をマルチプレクサ２１を通じて診断
カウンタ２０１で計測する。診断カウンタ２０１は遅延
ボード毎に備えているので、全ボード（２ａ、２ｂ、２
ｍ）が同時に計測出来る。なお、上記のループは、ＬＳ
Ｉ内で構成されているため、一周ループの遅延量が少な
くなり測定時間が短縮できる効果もある。
うに行う。先ず、遅延ボード２の入力部、及びＬＳＩ１
の入力部１０２に、スタート信号を印加する。すると、
オアゲート１０５を通り、選択した遅延素子（１１ａ、
１１ｂ、１１ｃ）を通り、マルチプレクサ１２を通り、
さらにオアゲート１０５を通って、内部ループ発振をす
る。この発振周波数をマルチプレクサ２１を通じて診断
カウンタ２０１で計測する。診断カウンタ２０１は遅延
ボード毎に備えているので、全ボード（２ａ、２ｂ、２
ｍ）が同時に計測出来る。なお、上記のループは、ＬＳ
Ｉ内で構成されているため、一周ループの遅延量が少な
くなり測定時間が短縮できる効果もある。
【００２０】また、タイミング発生器ダイナミック動作
での位相比較は、次のように行う。先ず、ＬＳＩ内での
位相比較は、位相比較器１０１により、各遅延素子の出
力（１１ａ、１１ｂ、１１ｃ）信号について計測する。
次に、他のＬＳＩとの位相を行う場合には、入力端子１
０３に隣のＬＳＩ（例えば、ピン数の１つ少ない数のＬ
ＳＩ）の出力信号の供給を受けて、計測する。また、Ｌ
ＳＩの出力端子１０４は、隣のＬＳＩ（例えば、ピン数
の１つ多い数のＬＳＩ）に信号の供給を行うように接続
する。これにより、全ピンの位相比較を同時に行うこと
が出来る。すなわち、全ピン数珠継ぎすることによる同
時位相比較が行える。
での位相比較は、次のように行う。先ず、ＬＳＩ内での
位相比較は、位相比較器１０１により、各遅延素子の出
力（１１ａ、１１ｂ、１１ｃ）信号について計測する。
次に、他のＬＳＩとの位相を行う場合には、入力端子１
０３に隣のＬＳＩ（例えば、ピン数の１つ少ない数のＬ
ＳＩ）の出力信号の供給を受けて、計測する。また、Ｌ
ＳＩの出力端子１０４は、隣のＬＳＩ（例えば、ピン数
の１つ多い数のＬＳＩ）に信号の供給を行うように接続
する。これにより、全ピンの位相比較を同時に行うこと
が出来る。すなわち、全ピン数珠継ぎすることによる同
時位相比較が行える。
【００２１】上記構成では、診断カウンタ２０１は、遅
延ボード２毎に設けたが、ＬＳＩ１内に配置して、ＬＳ
Ｉ１毎に設けて構成してもよい。
延ボード２毎に設けたが、ＬＳＩ１内に配置して、ＬＳ
Ｉ１毎に設けて構成してもよい。
【００２２】
【考案の効果】以上説明したように本考案は構成されて
いるので、次に記載する効果を奏する。
いるので、次に記載する効果を奏する。
【００２３】半導体試験装置に於けるタイミング発生器
に於いて、位相比較器や診断カウンタを分散して配置す
ることにより、多ピン化や多相化に於いても、タイミン
グ発生器の診断及びイニシャライズにかかる時間の増加
を解消できる、診断の高速化回路が提供できた。このた
め、高価な半導体試験装置の待ち時間によるロスタイム
を低減できる効果を有する。
に於いて、位相比較器や診断カウンタを分散して配置す
ることにより、多ピン化や多相化に於いても、タイミン
グ発生器の診断及びイニシャライズにかかる時間の増加
を解消できる、診断の高速化回路が提供できた。このた
め、高価な半導体試験装置の待ち時間によるロスタイム
を低減できる効果を有する。
【図１】本考案の構成を示すブロック図である。
【図２】従来の実施例を示すブロック図である。
１ ＬＳＩ ２ 遅延ボード ３ マルチプレクス・ボード ４ 診断ボード ５ 分配回路 １１ａ、１１ｂ、１１ｃ 遅延素子 １２、２１、 マルチプレクサ ４１、２０１ 診断カウンタ ４２、１０１ 位相比較器 １０５ オアゲート
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G091R 31/28 - 31/3193
Claims (1)
- 【請求項１】 半導体試験装置に於けるタイミング発生
器に於いて、 各タイミング発生部（１）毎に、遅延素子（１１ａ、１
１ｂ、１１ｃ）の位相を比較する位相比較器（１０１）
を設け、 当該位相比較器（１０１）に外部より信号を供給する入
力端（１０３）を設け、 複数の位相を同時に測定することを特徴とした、診断の
高速化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993050777U JP2602337Y2 (ja) | 1993-08-25 | 1993-08-25 | 診断の高速化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993050777U JP2602337Y2 (ja) | 1993-08-25 | 1993-08-25 | 診断の高速化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0716183U JPH0716183U (ja) | 1995-03-17 |
| JP2602337Y2 true JP2602337Y2 (ja) | 2000-01-11 |
Family
ID=12868265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993050777U Expired - Lifetime JP2602337Y2 (ja) | 1993-08-25 | 1993-08-25 | 診断の高速化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602337Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5292243B2 (ja) * | 2009-09-28 | 2013-09-18 | 株式会社日立製作所 | 半導体集積回路 |
-
1993
- 1993-08-25 JP JP1993050777U patent/JP2602337Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0716183U (ja) | 1995-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5289116A (en) | Apparatus and method for testing electronic devices | |
| KR100413075B1 (ko) | 혼합신호vlsi테스터용아날로그채널 | |
| US8065549B2 (en) | Scan-based integrated circuit having clock frequency divider | |
| US6966019B2 (en) | Instrument initiated communication for automatic test equipment | |
| EP0454320B1 (en) | Scan test circuit for use with multiple frequency circuits | |
| US6360343B1 (en) | Delta time event based test system | |
| DE112006002092T5 (de) | Schaltungskartensynchronisation innerhalb eines standardisierten Prüfinstrumentenchassis | |
| Heidel et al. | High speed serializing/de-serializing design-for-test method for evaluating a 1 GHz microprocessor | |
| JP2003510613A (ja) | バーンインボード上のデバイスを試験する方法及びシステム | |
| US6976183B2 (en) | Clock architecture for a frequency-based tester | |
| JP2602337Y2 (ja) | 診断の高速化回路 | |
| US7363551B2 (en) | Systems and methods for measuring signal propagation delay between circuits | |
| JP3195790B2 (ja) | 電子部品試験装置 | |
| JP3066072U (ja) | 半導体試験装置 | |
| JP4032612B2 (ja) | 動作周波数測定装置および画像形成装置 | |
| JP3868843B2 (ja) | エッジ変換回路及びエッジ変換回路を備えた半導体試験装置 | |
| Wimmers et al. | 500 MHz testing on a 100 MHz tester | |
| JP2002286800A (ja) | 半導体試験装置 | |
| JPH0926468A (ja) | 半導体試験装置における周波数／周期測定装置 | |
| JP3067850U (ja) | 半導体試験装置 | |
| JP3329081B2 (ja) | Ｄｕｔの良否判定回路 | |
| JPH08122407A (ja) | 半導体ｉｃ試験装置 | |
| JPS6262552A (ja) | 大規模集積回路 | |
| JPH11125660A (ja) | 半導体試験装置用タイミング発生器 | |
| JP2001133518A (ja) | 半導体試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991019 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071029 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081029 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |